１つ以上の円筒型のセルキャパシタを有する埋め込み型ＤＲＡＭメモリ装置を提供する。柱状接点部（２５）を基板（１０）上のＰＭＤ層（２７）における第１の接点溝内に設け、キャパシタの下側（すなわち、蓄積モード）電極は、前記柱状接点部（２５）上にエンドストップ層（４０）を堆積し、次にＰＭＤ層（２７）上に設けた酸化物層（６０）内に第２の接点溝（６２）を形成することにより形成する。前記第２の接点溝（６２）はそれぞれ前記柱状接点部（２５）と整列させ、これら接点溝内には例えば、障壁材料とタングステンとを充填する。前記酸化物層（６０）を前記第２の接点溝（６２）の位置でエンドストップ層（４０）まで選択的にエッチングする。次に、このエンドストップ層（４０）をエッチングし、これに続いて前記ＰＭＤ層（２７）を前記柱状接点部（２５）の長手部分の一部に沿ってエッチングして溝（６３）を形成する。最後に、前記第２の接点溝（６２）内のタングステンを、前記障壁材料を通して選択的にエッチングし、前記第２の接点溝（６２）の内壁及び底部上に、例えばTiＮの障壁層を残す。
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【課題】垂直なゲート電極のトランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】本発明のトランジスタ構造体は、横方向で対向する第１及び第２の側面と縦方向で対向する第３及び第４の側面を有する半導体パターンと、半導体パターンの第１及び第２の側面に隣接して配置されるゲートパターンと、半導体パターンの第３及び第４の側面に直接接触しながら配置される不純物パターンと、ゲートパターンと半導体パターンとの間に介在されるゲート絶縁膜パターンと、を備える。これにより、ゲートパターンがチャネル領域の側面に配置されるので、半導体装置の集積度を増加させることと同時にトランジスタのチャネル幅を増加させうる。 （もっと読む）

【課題】埋込型フローティングゲート構造のフラッシュメモリセル、及び、そのフラッシュメモリセルの製造方法を提供すること。
【解決手段】本発明は、埋め込み型フローティングゲート構造を持つフラッシュメモリセル及びその製造方法に関し、本発明のフラッシュメモリセルは、半導体基板の上部に形成され、第１の導電膜から形成されたコントロールゲートと、半導体基板の表面とコントロールゲートとの間に形成された誘電体膜と、誘電体膜下の半導体基板の内部に埋め込まれ、第２の導電膜から形成されるフローティングゲートと、半導体基板の内部にフローティングゲートを取り囲みながら形成され、フローティングゲートのボトムコーナー(bottom corner)部分でより厚いトンネル酸化膜と、そして、半導体基板内のフローティングゲートとトンネル酸化膜とを挟んで離隔されているソース及びドレインと、を含む。ソースとドレインとのジャンクションの深さは、互いに異なるので、ソースのジャンクションの深さが、フローティングゲートの深さよりも浅く、ドレインのジャンクションの深さは、フローティングゲートの深さと同じであることができる。あるいは、フラッシュメモリセルのソースとドレインとのジャンクションの深さは、フローティングゲートの深さと同じであり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも浅かったり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも深いことができる。 （もっと読む）

【課題】微細化が図られ、かつ、電荷保持特性の良好な不揮発性メモリを有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体層１０と、不揮発性メモリ２０と、前記不揮発性メモリ２０の上方に設けられたエッチングストッパ膜４０と、層間絶縁層５０と、を含み、前記不揮発性メモリ２０は、埋込絶縁層１２により画定された第１領域１０Ｘおよび第２領域と、不純物領域２８からなるコントロールゲートと、絶縁層２２と、前記第１領域１０Ｘおよび前記第２領域の上方で連続した層からなるフローティングゲート電極２４と、前記フローティングゲート電極２４の側方の前記半導体層に設けられたソース領域およびドレイン領域と、を含み、前記フローティングゲート電極２４の上方には、前記エッチングストッパ膜４０が設けられていない除去領域４２が設けられている。 （もっと読む）

【課題】スピン分極電流を利用したマルチビット磁気メモリ素子とその製造及び駆動方法を提供する。
【解決手段】スイッチング素子、及びスイッチング素子に連結された磁気ストレージノードを備え、磁気ストレージノードは、垂直に離隔された第１磁性膜、第２磁性膜及びフリー磁性膜を備え、第１及び第２磁性膜は、磁気分極方向及びスピン分極された電子に対する透過特性が互いに逆であることを特徴とする磁気メモリ素子とその動作及び製造方法である。フリー磁性膜は、離隔された第１及び第２フリー磁性膜を備え、第１フリー磁性膜と第２フリー磁性膜との間に、磁気分極方向及びスピン分極された電子に対する透過特性が逆であり、かつ互いに離隔された第３及び第４磁性膜がさらに備えられる。 （もっと読む）

【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】ソース及びドレイン領域３２、３４とチャンネル領域３６とが設けられた半導体基板３０、チャンネル領域３６上に形成されたシリコン酸化物層４１、シリコン酸化物層４１上に電子をトラップするトラップパーチクルを含む転移金属酸化物層４４、及び転移金属酸化物層４４上に形成されたゲート電極４８を備える不揮発性メモリ素子。 （もっと読む）

【課題】
小型かつ低電圧で動作するＭＯＮＯＳ型不揮発性メモリでを提供する。
【解決手段】
チャネル領域１２上部の電荷蓄積層をエッチングで除去し、電荷蓄積層１８ａ、１８ｂを形成した後、酸化膜を堆積し、その後ゲート電極を作製する。電荷蓄積層のないチャネル領域１２上部のゲート絶縁膜１５の実効的酸化膜厚を電荷蓄積層１８ａ、１８ｂの持つ領域のゲート絶縁膜１９、２０の実効的酸化膜厚より薄くする。 （もっと読む）

【課題】フラッシュメモリを有する半導体装置のメモリセルの動作速度を安定させることのできる技術を提供する。
【解決手段】ゲート電極５ａの形成工程において、（１）導体膜５および酸化シリコン膜６の合計の厚さを測定する、（２）隣接するゲート電極５ａおよび酸化シリコン膜６からなるパターンのスペースの目標とするアスペクト比と前記（１）の結果とを基にしてゲート電極５ａの線幅および隣接するゲート電極５ａのスペース幅を修正する、（３）前記（２）の結果をリソグラフィ工程へフィードフォワードしてレジストパターン７の寸法を調整することにより、目標とするアスペクト比を満たすスペースを形成する。 （もっと読む）

【課題】 本発明は、メモリセルトランジスタに所定の電位を転送するための転送トランジスタを小型化することができる半導体装置を提供することを目的とする。
【解決手段】 半導体基板１００の表面上にゲート絶縁膜１２０を介して形成されたゲート電極１３０と、半導体基板１００の表面部分において、ゲート電極１３０の下方に位置するチャネル領域１６０の両側に、ゲート電極１３０の形状に対応するようにそれぞれ形成されたソース領域１７０Ａ及びドレイン領域１７０Ｂと、ソース領域１７０Ａ又はドレイン領域１７０Ｂ上に形成された第１及び第２のコンタクトプラグ１９０Ａ及び１９０Ｂとを備え、第１及び第２のコンタクトプラグ１９０Ａ及び１９０Ｂは、第１及び第２のコンタクトプラグ１９０Ａ及び１９０Ｂ間の距離として所定の距離ＬＣを確保するように千鳥配置されたことを特徴とする。 （もっと読む）

【課題】 不揮発性半導体記憶装置の高集積化、高性能化を推進する。
【解決手段】 メモリセルは、浮遊ゲート２２１ｂ、ワード線ＷＬを構成する制御ゲート２２２ａおよび補助ゲート２２３ａを有するＭＯＳトランジスタで構成される。補助ゲート２２３ａのゲート酸化膜２１３の厚さは、浮遊ゲート２２１ｂのゲート酸化膜２１１の厚さよりも薄く、ワード線ＷＬの延在方向における補助ゲート２２３ａの寸法（ゲート幅）は、ワード線ＷＬの延在方向における浮遊ゲート２２１ｂのゲート長よりも小さい。また、補助ゲート２２３ａの下部のチャネル不純物濃度は、浮遊ゲート２２１ｂの下部のチャネル不純物濃度よりも低い。 （もっと読む）

【課題】トランジスタのアクティブ領域のレイアウトおよびソース、ドレインにおけるアクティブ端からゲート端までのソース、ドレイン長（Ｘ）を最適化することで、トランジスタの駆動能力を向上させることを可能とする。
【解決手段】トランジスタのゲート長方向に複数のＮＭＯＳトランジスタ２１が配列されているとともに、前記ＮＭＯＳトランジスタ２１が配列されている行とは別の行に複数のＰＭＯＳトランジスタ４１が配列されている半導体装置１であって、前記複数のＮＭＯＳトランジスタ２１のアクティブ領域２２は前記ＮＭＯＳトランジスタ２１のゲート長方向に形成された一つにアクティブ領域からなり、前記ＮＭＯＳトランジスタ２１の間にシールドゲート６１が設けられていて、前記複数のＰＭＯＳトランジスタ４１はそれぞれのＰＭＯＳトランジスタ４１ごとに分離されたアクティブ領域４２を有するものである。 （もっと読む）

本発明は、メモリセルと、選択素子と、接触部と、サブリソグラフィーによるピラーとを含む相変化メモリセル素子、および、その製造方法に関するものである。該接触部は、該選択素子に結合されている。該相変化ピラーは、該接触部に結合されている。該サブリソグラフィーによるピラーは、該接触部に結合されている。該サブリソグラフィーによるピラーは、絶縁材によって取り囲まれており、これにより、該サブリソグラフィーによるピラーのサブリソグラフィック横寸法が規定される。該サブリソグラフィーによるピラーと該接触部との間は、サブリソグラフィックな接触である。
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【課題】チャネル長を長くし、リフレッシュ特性を向上させるとともに、ストレージノードの抵抗特性を向上させることのできる半導体素子及びその製造方法を提供すること。
【解決手段】ストレージノード接合領域、チャネル領域及びビットライン接合領域が画定された活性領域３３を有する半導体基板３１と、半導体基板３１に形成され、活性領域３３と、隣接した活性領域とを相互に電気的に分離する素子分離膜３２と、ストレージノード接合領域及びチャネル領域を含む位置に形成されたホール状のリセス部３５と、リセス部３５の一部に埋め込まれ、チャネル領域上に、活性領域３３の長軸と交差する方向に形成されたライン状のゲートパターンと、ストレージノード接合領域に形成されたストレージノード接合部とを含む。 （もっと読む）

【課題】 半導体素子の回路が形成されているSi層上に絶縁膜を形成し、該絶縁膜上に多結晶もしくは非晶質Si層を積層し、これをレーザー照射及び走査により（再）結晶化して、ここに別の半導体素子の回路を形成し、これらの回路を接続する３次元半導体デバイスの製造方法に関する。レーザー（再）結晶化Ｓｉ層の結晶性を改良することにより、現在のICに適した性能を与える。
【解決手段】絶縁膜17,26をCMPにより平坦化する；多結晶又は非晶質Ｓｉ層22,32を積層し、エネルギーが照射面積当たり10J/cm²以上の固体連続波レーザーにより照射・走査行う；Ｓｉ層22,32に10¹⁴/cm²以上のドーズ量で水素イオンを添加する；その後Si層22,32が溶融しない条件加熱処理する。 （もっと読む）

【課題】 記憶素子の膜構成を工夫することにより、多値化が可能となり、メモリの記憶容量の向上を可能にする記憶素子を提供する。
【解決手段】 情報を磁性体の磁化状態により保持する２層以上の記憶層１７，１９を有し、これらの記憶層１７，１９が非磁性の中間層１８を介して積層され、それぞれ独立して磁化Ｍ１，Ｍ２の向きを変えることが可能であり、記憶層１７，１９に対して、非磁性の中間層１６，２０を介して磁化の向きが固定された磁化固定層３１，２１が設けられ、積層方向に電流を流すことにより、記憶層１７，１９の磁化Ｍ１，Ｍ２の向きが変化して、記憶層１７，１９に対して情報の記録が行われ、各記憶層１７，１９の磁化量に有意差を持ち、かつ、各中間層１６，１８，２０による磁気抵抗効果素子が、抵抗値又は磁気抵抗変化率に有意差を持っている記憶素子３を構成する。 （もっと読む）

【課題】
マクロサイズを小さく抑えながら、高速に動作させることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】
第１メモリセル１０ａと、第２メモリセル１０ｂとを具備する不揮発性半導体記憶装置を用いる。第１メモリセル１０ａは半導体基板１上に設けられている。第２メモリセル１０ｂは、半導体基板１上に設けられ、第１メモリセル１０ａとワード線２方向で隣り合っている。第１メモリセル１０ａと第２メモリセル１０ｂとは、電荷蓄積領域が電荷をトラップするトラップ膜４である。第１メモリセル１０ａの第１拡散層７と第２メモリセル１０ｂの第２拡散層８とは、半導体基板１の厚み方向の高さが異なる。 （もっと読む）

【課題】 データを蓄積するための記憶材料体として均質な結晶性を有するクロスポイント構造の半導体記憶装置の製造方法を提供する。
【解決手段】 同方向に延伸する複数の上部電極配線Ｔと上部電極配線Ｔの延伸方向と直交する方向に延伸する複数の下部電極配線Ｂを備え、上部電極配線Ｔと下部電極配線Ｂの間にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、複数の下部電極配線Ｂとその両側に堆積された絶縁膜の夫々の表面を略同じ高さの一様な平面になるように平滑化して複数の下部電極配線Ｂを形成する下部電極配線形成工程と、複数の下部電極配線Ｂ上に、記憶材料体となる記憶材料体膜を堆積する記憶材料体膜堆積工程と、下部電極配線形成工程と記憶材料体膜堆積工程の間に、熱処理によるアニールを施して、下部電極配線Ｂの表面の研磨によるダメージを回復するアニール工程と、を有する。 （もっと読む）

【課題】メモリセルの素子領域幅の減少による素子特性の劣化を防止できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１上に形成された素子分離領域７ａ、素子分離領域７ａによって区画された素子領域６ａ、素子領域６ａ上に形成されたゲート絶縁膜３ａ、ゲート絶縁膜３ａ上に形成されたゲート電極４ａを有する。さらに、半導体基板１上に形成された素子分離領域７ｂ、素子分離領域７ｂによって区画された素子領域６ｂ、素子領域６ｂ上に形成されたゲート絶縁膜３ｂ、ゲート絶縁膜３ｂ上に形成されたゲート電極４ｂを有する。素子分離領域７ａと素子領域６ａとの間にはシリコン酸化膜８ａが形成され、素子分離領域７ｂと素子領域６ｂとの間にはシリコン酸化膜８ｂが形成されている。素子分離領域７ａの幅は素子分離領域７ｂの幅よりも狭く、シリコン酸化膜８ａの膜厚は、シリコン酸化膜８ｂの膜厚よりも薄い。 （もっと読む）

【課題】 チップサイズを小さくできるＮＡＮＤ型ＥＥＰＲＯＭを提供する。
【解決手段】 ＮＡＮＤセルがアレイ状に配置されたセルアレイ４１は、ｐ型のセルウェル３に形成されている。セルアレイ４１の半分がサブセルアレイ４１−１であり、残りの半分がサブセルアレイ４１−２である。サブセルアレイ４１−１，４１−２は、ｐ型のセルウェル３を共用している。サブセルアレイ４１−１に対応するセンスアンプ３３−１からサブセルアレイ４１−２に対応するセンスアンプ３３−２へ延びたビット線群４３が途中で分断され、ビット線群４３−１，４３−２に分けられている。ビット線群４３−１はサブセルアレイ４１−１に対応し、ビット線群４３−２はサブセルアレイ４１−２に対応する。 （もっと読む）

【課題】 相変化メモリ素子を備える半導体記憶装置の集積密度を上げる。
【解決手段】 相変化メモリセルは、直列に接続された相変化メモリ素子２１〜２３とダイオードとから構成される。隣接する２つの相変化メモリセルは、共通の活性領域４８内に順次に形成されたｎ型半導体層８及びｐ型半導体層９とで形成されたダイオードを有し、且つ、双方のビット線コンタクトプラグは、ｎ型半導体層の下層に配置される高濃度ｎ型半導体層７に接続された、サイドウオール膜２６を有する共通のビット線コンタクトプラグ２７ｂで構成する。 （もっと読む）