【課題】 相変化メモリ素子を備える半導体記憶装置の集積密度を上げる。
【解決手段】 相変化メモリセルは、直列に接続された相変化メモリ素子２１〜２３とダイオードとから構成される。隣接する２つの相変化メモリセルは、共通の活性領域４８内に順次に形成されたｎ型半導体層８及びｐ型半導体層９とで形成されたダイオードを有し、且つ、双方のビット線コンタクトプラグは、ｎ型半導体層の下層に配置される高濃度ｎ型半導体層７に接続された、サイドウオール膜２６を有する共通のビット線コンタクトプラグ２７ｂで構成する。 （もっと読む）

【課題】共通ソースラインを除去し、２つのメモリブロックがソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有して、チップサイズを減らす不揮発性メモリ装置ならびにそのプログラム方法および読取り方法を提供する。
【解決手段】複数のメモリブロックを含んでなる不揮発性メモリ装置において、複数のメモリブロックは、２つのメモリブロックごとに、ソース選択ラインを介して電圧の印加を受けるソース選択トランジスタを共有して構成される。 （もっと読む）

【課題】
マクロサイズを小さく抑えて、更なる高集積化を進めることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】
不揮発性半導体記憶装置は、半導体基板１と複数のメモリセル１０ａ、１０ｂとを具備する。半導体基板１は、複数の溝６を有する。複数のメモリセル１０ａ、１０ｂは、溝６の内面に沿い、溝６の深さ方向に一側面１７ａ、１７ｂにつき二以上並んでいる。複数のメモリセル１０ａ及び１０ｂは、ソースとして機能する第１拡散層７及び９ａと、ドレインとして機能する第２拡散層９ａ及び８とを備えていても良い。その場合、第１拡散層７及び９ａと第２拡散層９ａ及び８とは、溝６での深さ方向の高さが異なる。 （もっと読む）

金属が添加された強誘電体基板と、前記強誘電体基板に設置された一対の電極と、前記強誘電体基板の一部の分極の方向を変化させ得る電界印加部とを備えている。
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【課題】不揮発性特性を有し、高集積度および低消費電力の特性を実現して製造工程が単純であるうえ、製造コストが低いメモリ素子を提供する。
【解決手段】上部電極１０と下部電極３０との間に有機材料層２０を含むメモリ素子１００であって、有機材料層２０が、少なくとも１つの電子供与基（ｅｌｅｃｔｒｏｎ ｄｏｎａｔｉｎｇ ｇｒｏｕｐ）および少なくとも１つの電子受容基（ｅｌｅｃｔｒｏｎ ａｃｃｅｐｔｉｎｇ ｇｒｏｕｐ）を有するデンドリマーを含む。 （もっと読む）

【課題】 メモリセルの占有面積を小さくした強誘電体メモリを提供する。
【解決手段】 強誘電体メモリは、セルトランジスタＮ０とセルトランジスタに一端が接続される強誘電体容量Ｃ０とをそれぞれ有する複数のメモリセルＣＥＬＬと、セルトランジスタＮ０にそれぞれ接続される複数のワード線ＷＬと、ワード線と交差し強誘電体容量の他端に接続される複数のプレート線ＰＬと、セルトランジスタに接続される複数のローカルビット線ＬＢＬと、ローカルビット線に選択的に接続されるグローバルビット線ＧＢＬとを有する。更に、強誘電体メモリは、読み出し時にローカルビット線の電位を非選択プレート線と同等の電位に維持しながら前記メモリセルによるローカルビット線への電荷量を検出するセンスアンプユニットＳＡＵを有する。 （もっと読む）

【課題】コントロールゲートとフローティングゲートを垂直形態で構成し、セルを小さくし、高カップリング比を実現し、プログラミング時電圧を低減したスプリットゲートフラッシュEEPROMとその製造方法を提供し、コントロール及びフローティングゲートを一部オーバーラップして消去特性を向上する。
【解決手段】トレンチを備えた半導体基板と、トレンチ両側壁に形成したトンネリング酸化膜と、トンネリング酸化膜上のトレンチ両側壁に独立に順次形成したフローティングゲート、誘電体膜及びコントロールゲートと、フローティングゲート、誘電体膜及びコントロールゲート側壁に形成したバッファ誘電体膜と、トレンチ底面半導体基板に形成したソースジャンクションと、ソースジャンクションに電気接続し、バッファ誘電体膜間のトレンチ内に形成したソース電極と、トレンチを除く半導体基板表面に形成したドレインジャンクションを有する。 （もっと読む）

【課題】素子の微細化(高集積化)と信頼性の高い安定した高速メモリ動作ができ、２ビット以上の記憶保持ができる半導体記憶装置を提供する。
【解決手段】半導体基板１０上に第１,第２の拡散層領域１７,１８を形成し、その第１,第２の拡散層領域１７,１８を連結するようにチャネル形成領域３１を形成する。上記チャネル形成領域３１上にゲート絶縁膜１２を形成し、そのゲート絶縁膜１２上にゲート電極１３を形成する。また、上記ゲート絶縁膜１２およびゲート電極１３の両側の側壁に電荷保持体６１,６２を形成する。上記チャネル形成領域３１にカーボンナノチューブを用いる。 （もっと読む）

【課題】いわゆるＮＡＮＤ型ＭＯＮＯＳメモリデバイスにおいて、１つのメモリトランジスタに対するデータの書き込みと消去をビット単位で任意に行うことを可能にする。
【解決手段】書き込みにおいては、選択されたメモリトランジスタの電荷蓄積膜（ＯＮＯ膜）３０の第１局部と第２局部に独立に、いわゆるＣＨＥ注入により電子を注入する（第１および第２の電荷注入ステップ）。一方、消去においては、第１局部（Ａ部）に対する電子の注入時にドレインとして機能するソース・ドレイン領域２２側で、バンド−バンド間トンネル電流に起因したホールを発生させ、これをＡ部に注入し、注入したホールによって、Ａ部に注入されている電子の少なくとも一部を電気的に相殺する（第３の電荷注入ステップ）。第３の電荷注入ステップにおいて第２局部（Ａ部と反対側の局部）にホールを注入する場合はソースとドレインの機能を入れ替える。
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不揮発性のメモリセルトランジスタは、ドレインからソースのみに電流が流れ、かつソース側のみで電荷を交換する指向性を有している。ワード線に接続される一対のメモリセルトランジスタのソースとドレインおよびドレインとソースとがそれぞれ接続されている。データの書き換え動作中に、一対のメモリセルトランジスタのソースおよびドレインには、逆の電圧が印加される。メモリセルトランジスタの指向性により、電荷蓄積層に対する電荷交換は、ソース領域のみで行われる。したがって、一方のメモリセルトランジスタのデータのみを書き換えできる。この結果、メモリセルサイズを増加させることなく、メモリセル毎にデータを書き換えできる。
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【課題】電荷捕獲量の調節を容易且つ確実に行い、情報ばけ等の不都合の発生を防止し
て所望の多値情報を記憶する。
【解決手段】ソース領域３−ドレイン領域４間のチャネル領域Ｃとゲート電極６との間
に、ゲート酸化膜１１、シリコン窒化膜１２、シリコン酸化膜１３、シリコン窒化膜１４
、シリコン酸化膜１５、シリコン窒化膜１６及びシリコン酸化膜１７が順次積層されてな
る電荷捕獲膜５が配されて半導体記憶装置が構成される。ここで、各窒化膜１２，１４，
１６とその下層の各酸化膜１１，１３，１５，１７との間に存するトラップに電荷を蓄積
することで、４値（"００"，"０１"，"１０"，"１１"）の情報が記憶される。 （もっと読む）

メモリ装置は、区別可能な双安定状態を振幅変調下で呈するメカニカル素子を備える。これらの状態は、所定周波数の駆動信号の適用によって、動的に双安定性となるか多安定性となる。ヒステリシス効果に関連した素子の固有共振は、区別可能な複数の状態を特定の周波数範囲に亘って生じる。共通コンタクト上に設けられた異なる周波数範囲に対応する多様な素子を持つ複数の装置は、改良された密度で形成される。これらの装置は、起磁式、容量式、圧電式及び／又は光学式方法によって励起され、そして読み取られる。これらの装置は、平面方位付けされるか面外方位付けされて、３次元メモリ構造を可能にする。ＤＣバイアスが、周波数応答をシフトして、素子の状態を弁別するための代替法を可能にすることに使用される。 （もっと読む）

【課題】 本発明は不揮発性強誘電体メモリ装置に関し、強誘電体の分極状態に従いメモリセルのチャンネル抵抗が変化する特性を利用して不揮発性メモリセルの読取り/書込み動作を制御する技術を開示する。
【解決手段】
このような本発明は、ボトムワードラインの上部に絶縁層を形成し、絶縁層の上部にＮ型ドレイン領域、Ｐ型チャンネル領域及びＮ型ソース領域でなるフローティングチャンネル層を形成し、フローティングチャンネル層の上部に強誘電体層を形成し、強誘電体層の上部にワードラインを形成し、強誘電体層の極性に従いチャンネル領域に誘導される抵抗状態を制御して、メモリセルアレイの読取り/書込み動作を制御することになる。 （もっと読む）

【課題】不揮発性記憶素子、その製造方法及び動作方法が開示される。
【解決手段】この素子は、基板上にゲート絶縁膜を介在して形成された浮遊ゲートと、前記浮遊ゲート上に形成されたトンネル絶縁膜と、前記ゲート絶縁膜を通じる電荷の注入を誘導する選択ゲート電極と、前記トンネル絶縁膜を通じる電荷のトンネリングを誘導する制御ゲート電極と、を含む。前記選択ゲート電極は前記制御ゲート電極と絶縁されている。本発明による記憶素子は浮遊ゲート上に選択ゲート電極及び制御ゲート電極を形成して、各ゲート電極に電圧を印加することによって書き込み及び消去が可能である。 （もっと読む）

【課題】改良型３Ｔ１Ｄメモリ・セルを提供する。
【解決手段】メモリ・セルは、（１）第１の端子がビットラインに結合され、制御端子が第１の制御線に結合されている書込みスイッチ１３２５と、（２）２端子半導体デバイスの第１の端子が書込みスイッチの第２の端子に結合され、第２の端子が少なくとも１つの第２の制御線に結合され、第２の端子に対する第１の端子の電圧が閾値電圧を超えるときのキャパシタンスが閾値電圧を超えないときのキャパシタンスよりも大きくなる２端子半導体デバイス１３３０と、（３）制御端子が第２の制御線に結合され、第１の端子がビットラインに結合されている読出し選択スイッチ１３４０と、（４）制御端子がゲート制御ダイオードの第１の端子と書込みスイッチの第２の端子とに結合され、第１の端子が読出し選択ゲートの第２の端子に結合され、さらに、第２の端子が接地されている読出しスイッチ１３４５と、を備える。 （もっと読む）

【課題】ナノスケールチャージトラップインシュレータメモリ装置において維持特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術を開示する。
【解決手段】チャージトラップインシュレータに格納されたデータがビットラインに出力される直列に連結された多数のメモリセルと、第１の選択信号の状態に従いビットラインと前記多数のメモリセルを選択的に連結する第１のスイッチング素子と、第２の選択信号の状態に従いセンシングラインと複数個のメモリセルを選択的に連結する第２のスイッチング素子とを含み、チャージトラップインシュレータの極性に従い抵抗が変化するＰ型フロートチャンネルと、Ｐ型フロートチャンネルの両側に形成されたＰ型ドレイン領域及びＰ型ソース領域とを含む。 （もっと読む）

メモリ装置（１００）およびその製造方法が提供される。メモリ装置（１００）は、半導体基板（１１０）と、半導体基板（１１０）に配置される電荷トラップ誘電体スタック（１１６、１１８、１２０）とを含む。ゲート電極（１２２）が電荷トラップ誘電体スタック（１１６、１１８、１２０）上に配置されており、ここでゲート電極（１２２）は半導体基板（１１０）の一部（１１４）内でチャネル（１２４）を電気的に画定する。メモリ装置（１００）は、１組のビット線（１１２）を含み、ビット線は下方部分と、実質的に台形の上方部分とを有する。
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【課題】ＤＲＡＭのメモリセルを構成するトランジスタとして良好な特性を持ち、且つ微細化にも好適な構成の半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体基板１１と、この半導体基板１１上に形成された素子分離領域２８と、この素子分離領域２８の間の前記半導体基板上に形成され凸部を有する素子形成領域３０と、この素子形成領域３０の凸部に形成されたチャネル部を有するトランジスタＴｒａと、このトランジスタＴｒａに接続されて前記半導体基板内または半導体基板上に形成されたキャパシタＣｔ、Ｃｓとを具備し、前記素子形成領域３０の凸部は前記トランジスタＴｒａのチャネル幅方向に沿って互いに対面する第１、第２斜面とこの第１、第２斜面間に形成された上面とを有し、この上面のチャネル幅方向の幅が６０ｎｍ以下で、かつ前記第１、第２斜面の延長で作られる頂角が鋭角であることを特徴とする半導体記憶装置。 （もっと読む）

【課題】書き込み電流の低減と微細化に適したＭＴＪ素子の形状を提案する。
【解決手段】本発明の例に関わるＭＴＪ素子は、磁化方向が固定される第１強磁性層と磁化方向が磁場に応じて変化する第２強磁性層とを備える。第２強磁性層は、長軸方向を持つ本体部１１ａと、本体部１１ａから長軸とは異なる方向に突出する１つの突出部１１ｂとから構成される。 （もっと読む）

この発明は、メモリセルトランジスタとメモリセルキャパシタとからなるメモリセルを複数有する強誘電体メモリ装置（１０１）において、各メモリセルキャパシタ（１０１ａ）を、各メモリセルキャパシタ毎に独立した下部電極（２）と、該下部電極（２）上に形成された強誘電体層（３）と、該強誘電体層（３）上に形成され、複数が共通に接続されてプレート電極を形成する上部電極（４）とから構成し、上部電極の幅を、強誘電体層の幅よりも狭くしたものである。この発明に係る強誘電体メモリ装置では、上部電極の幅を強誘電体層の幅より小さくしたことにより、上部電極と下部電極との間での電流リークを防止することができ、これにより、上部電極と下部電極との間での電流リークの発生を招くことなくメモリセルキャパシタの配置間隔を縮小して、より小さいメモリセルサイズを実現することができる。
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