【課題】 微細化するＣＭＯＳ半導体集積回路におけるラッチアップ耐性を向上させる。
【解決手段】 半導体基板１上にパターン化されたマスク層１１を形成する工程と、マスク層１１をマスクとし、半導体基板１の表面に対する垂線に対して所定の角度をもって入射する不純物イオン１２を半導体基板１に注入してＣＭＯＳ回路を構成するウエル２を形成する工程とを含み、不純物イオン注入は、半導体基板１に対して異なる方向から複数回行われる。これにより、レジストなどのマスク層１１による注入イオン１２の入射阻害に基づくシャドーイングを抑制することができ、ウエル端部に生じる不純物濃度不足による高抵抗層の発生をなくし、ラッチアップ耐性を改善することができる。また、その構成から明らかなように新たな工程を追加しないので製造コストを上昇させることがない。 （もっと読む）

【課題】ＳＯＮＯＳ構造の不揮発性メモリセルを有する不揮発性半導体記憶装置に関し、高速化・高集積化の２つの要求を同時に実現しうる不揮発性半導体記憶装置の構造及びその製造方法を提供する。
【解決手段】半導体基板内に形成されたチャネル領域と、チャネル領域上に、電荷保持絶縁膜を介して形成されたゲート電極と、第１の方向にチャネル領域を挟んで配置された第１のソース／ドレイン領域対と、第１の方向と交差する第２の方向にチャネル領域を挟んで配置された第２のソース／ドレイン領域対とを有し、第１のソース／ドレイン領域対を有する第１のメモリセルトランジスタと、第２のソース／ドレイン領域対を有する第２のメモリセルトランジスタとが、チャネル領域及びゲート電極を共用している。 （もっと読む）

【課題】回路の性能を落とすことなく、回路素子の合理的な配置を実現した半導体集積回路装置を提供する。
【解決手段】第１方向に複数配置された単位領域の中央部に上記第１方向に延びる信号線を形成し、上記第１方向に複数配置された単位領域上の両側に上記第１方向に延びる電源線を設け、上記電源線を上記第１電圧と第２電圧で動作する論理回路に対応した単位領域上ではそれぞれが１の配線幅を持つように形成し、上記第１電圧及び第２電圧とは異なる第３電圧で動作する論理回路に対応した単位領域上では、上記１の配線幅が上記第１又は第２電圧を供給する電源線と上記第３電圧を供給する電源線及びそれらの配線間隔によって分割したものとする。 （もっと読む）

【課題】 フォトリソグラフィー工程を削減するとともに、活性領域の縮小により半導体装置の集積度を高める。
【解決手段】 フィールド形成用のシリコン窒化膜１０２を用いて素子分離領域１０５を形成した後、このシリコン窒化膜１０２をパターニングすることによりゲートトレンチ１１４ｂを形成する。次に、ゲートトレンチ１１４ｂ内にゲート電極材料１１１〜１１３を埋め込み、これをエッチバックした後、シリコン窒化膜１０２を除去する。そして、これにより形成されたコンタクトホール内にコンタクトプラグを埋め込む。これにより、拡散層コンタクトパターンを用いることなく、コンタクトプラグを形成できるとともに、コンタクトプラグの周縁が素子分離領域と活性領域の境界と実質的に一致することから、活性領域を縮小することが可能となる。 （もっと読む）

【課題】 深孔の壁面におけるボーイングが抑制されたスタック型キャパシタを備える半導体装置を提供する。
【解決手段】 半導体装置１００は、シリコン基板１０１の主面上部に形成された第三の層間絶縁膜１２３と、第三の層間絶縁膜１２３内に形成され上部に開口を有する筒状の下部電極１２５と、下部電極１２５の表面を覆って形成された筒状の誘電体膜１２６と、誘電体膜１２６上に形成され誘電体膜１２６を介して下部電極１２５と対向する上部電極１２７とを備えるキャパシタと、下部電極１２５の底部に金属シリサイド１２４を介して接続されるコンタクトプラグ１２２とを備える。下部電極１２５は、開口に隣接する上部電極部分が２層の多結晶シリコン膜１５３，１５４で構成され、金属シリサイド１２４に隣接する底部電極部分が２層の多結晶シリコン膜１５３，１５４の内で最上層の多結晶シリコン膜１５４で構成される。 （もっと読む）

【課題】非晶質化のために必要な電流（リセット電流）を低減した相変化メモリを提供する。
【解決手段】相変化膜で構成されるメモリセル３０と、メモリセル３０の下主面にその一端が直接に接続され、他端がＭＯＳトランジスタ１０の一方のソース・ドレイン層３に接続されて、当該ソース・ドレイン層３とメモリセル３０とを電気的に接続するとともに、メモリセル３０の下部電極となるプラグ電極ＣＰ１と、メモリセル３０の上主面にその一端が直接に接続され、他端がメモリセル３０を覆うように配設された層間絶縁膜９上に配設されたビット配線層ＷＲに接続されて、当該ビット配線層ＷＲとメモリセル３０とを電気的に接続するとともに、メモリセル３０の上部電極となるプラグ電極ＣＰ１０とを備えている。 （もっと読む）

【課題】 半導体キャパシタ下部電極に形成されるＨＳＧ膜の表面積が、後続の洗浄工程で減少しない半導体装置の製造方法を提供する。
【解決手段】 キャパシタセルが形成された絶縁性基板５１上にドープドポリシリコン層５７とドープドアモルファスシリコン膜５８を形成する（図１（Ａ）〜（Ｄ））。その後、ＨＳＧ化処理によりシリコン原子をマイグレーションさせて表面にＨＳＧ粒５８aを形成する（図１（Ｅ））。この時ポストアニール時間を長くすることにより過度に成長させたＨＳＧ粒５８aを形成する。次に、自然酸化膜やアッシング酸化膜を除去後、アンモニア過酸化水素水などでＨＳＧ粒の粒間隔をウェットエッチングし、所定の粒間隔を有する下部電極を形成する（図１（Ｆ）〜（Ｇ））。 （もっと読む）

【課題】基板表面側でトランジスタとストレージノード電極との接続を低抵抗で実現する。
【解決手段】トレンチ３を形成し、トレンチの内壁にカラー酸化膜４を形成し、不純物が導入されている半導体材料を、前記カラー酸化膜４が形成されているトレンチ内に埋め込んでストレージノード電極５を形成する。ストレージノード電極５に隣接した基板領域に、ソース・ドレイン領域１１を有するトランジスタＴＲを形成する。ソース・ドレイン領域１１とストレージノード電極５とがカラー酸化膜４を挟んで近接する箇所を、半導体材料のエッチングレートに比べ絶縁材料のエッチングレートが大きい条件でエッチングする。このエッチングによりカラー酸化膜４が基板深部側に後退した部分４Ａが形成され、そこに非晶質シリコンなどの半導体材料を埋め込んで半導体接続層１５Ａを形成する。半導体接続層１５Ａおよび周囲の半導体部に半導体と金属の合金層１９を形成し、当該合金層１９によりソース・ドレイン領域１１とストレージノード電極５とを電気的に接続する。 （もっと読む）

【課題】 読み出しのための複雑な回路を必要とせずに、消費電力の減少やアクセス速度の増大を図ることができる記憶装置及び半導体装置を提供する。
【解決手段】 第１の閾値電圧以上の電圧が印加されることによって書き込みが行なわれ、第２の閾値電圧以上の電圧が印加されることによって消去が行なわれるメモリ素子と、メモリ素子と直列に接続されたＭＯＳトランジスタとを有してメモリセルが構成され、このメモリセルがマトリクス状に配置された記憶装置であって、メモリ素子の読み出し時のＭＯＳトランジスタの抵抗値が、メモリ素子の書き込み時または消去時の抵抗値とは異なると共に、メモリ素子の読み出し時にメモリセルに印加する電圧は、メモリ素子の書き込み時または消去時にメモリセルに印加する電圧と同じにする。 （もっと読む）

【課題】自己位置合わせ法で不揮発性読取専用デバイスを形成すること。
【解決手段】電子トラップ誘電性材料を基板上に形成し、導電性材料を該誘電性材料上に形成し、材料スペーサを該導電性材料上に形成し、該誘電性材料及び該導電性材料の一部を除去して、該材料スペーサの下に配置されたそのセグメントを形成し、基板の導電型とは異なる第２導電型を有する第１及び第２離間領域を基板内に形成し、チャネル領域は該第１の領域と該第２の領域との間に延ばし、該誘電性材料及び第１導電性材料のセグメントを該チャネル領域の第１部分上に配置して、その導電性を制御し、第２導電性材料を該チャネル領域の第２部分の上に形成し、これから絶縁されるようにして、その導電性を制御することによって、メモリ・デバイス（及び結果として得られるデバイス）を形成する方法。 （もっと読む）

【課題】 信頼性が高く、プロセスルールの微細化に適した半導体記憶装置を提供すること。
【解決手段】
複数のメモリセル１０によって構成され、第１の方向ＤＲ１に沿って形成された複数のビット線ＢＬ１、ＢＬ２と、方向ＤＲ１に垂直な第２の方向ＤＲ２に沿って形成された複数のワード線ＭＷＬと、を有するメモリセルアレイ１００を含む半導体記憶装置であって、メモリセルアレイ１００は、メモリセル１０のウェルの電位を設定するための複数のウェル電位設定セル２０を含み、各ウェル電位設定セル２０の拡散領域ＤＦ３、ＤＦ４、ＤＦ７、ＤＦ８は、各メモリセル１０の拡散領域ＤＦ１、ＤＦ２、ＤＦ５、ＤＦ６と同一形状であり、各ウェル電位設定セル２０のゲート電極用配線ＧＰ３、ＧＰ４、ＳＷＰＬ２は、各メモリセル１０のゲート電極用配線ＧＰ１、ＧＰ２、ＳＷＰＬ１と同一形状である。 （もっと読む）

【課題】微細な領域におけるデバイスの信頼性を確保し、大容量で高速動作を可能とする。
【解決手段】半導体基板１の主表面の第１の領域にゲート絶縁膜２と、浮遊ゲート電極３，７と、層間絶縁膜１５と、制御ゲート電極８と、第２導電型のソース領域１１およびドレイン領域１０からなるメモリセルをマトリックス状に配置し、メモリセルの素子分離を浅溝素子分離構造としたものである。素子分離に絶縁膜の埋込みによる浅溝構造を用いることにより微細領域での素子分離耐圧の低下を防止し、さらに選択トランジスタのしきい値ばらつきを低減でき、また、メモリマット内のメモリセルを選択トランジスタによって分割することによりメモリセルのディスターブ耐性を改善できる。 （もっと読む）

【課題】 多値記録可能な強誘電体メモリ装置を提供する。
【解決手段】 第１導電型のチャネル領域を含む半導体基体と、前記半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含む強誘電体メモリ装置において、前記強誘電体膜中は、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域を形成し、前記第1、第２および第３の領域に、独立に分極を誘起する。 （もっと読む）

【課題】 書き込み電圧低減のためにヒューズのジョイントを低抵抗化し又は溶断部を短くすると、書き込み電流増加のため、駆動用トランジスタのセル面積の増大が必要となり、チップ面積が大きくなる。
【解決手段】
ポリシリコンヒューズ１００は、電圧印加により溶断される溶断部１０１ａと、溶断部１０１ａの一端に接続された＋端子側ジョイント１０４ａと、溶断部１０１ａの他端に接続された−端子側ジョイント１０４ｂとを備え、前記電圧印加の際に高電圧となる＋端子側ジョイント１０４ａは、−端子側ジョイント１０４ｂに比べて低い抵抗と高い熱伝導性とを有している。
また、ポリシリコンヒューズ１００の＋端子側ジョイントに対して直列に電流制限抵抗を接続し、該電流制限抵抗を介して電圧パルスを印加することにより、溶断部１０１ａの溶断の際にポリシリコンヒューズ１００流れる電流を所定の範囲に制限しながら書き込みを行なう。 （もっと読む）

【課題】 スピン注入効率を向上することにより、書き込みに要する電流値を低減することができる記憶素子を提供する。
【解決手段】 情報を磁性体の磁化状態により保持する記憶層３２の上下に、中間層１４，１８を介して磁化固定層３１，３３が設けられ、これら磁化固定層３１，３３のそれぞれ記憶層３２に最も近い強磁性層１３，１９の磁化Ｍ１３，Ｍ１９の向きが略平行であり、記憶層３２が非磁性導体層１６を介して積層された複数層の強磁性層１５，１７から成り、記憶層３２の最上層の強磁性層１７の磁化Ｍ１７と最下層の強磁性層１５の磁化Ｍ１５とが、互いに向きが反平行であり、積層方向に電流を流すことにより、記憶層３２の磁化Ｍ１５，Ｍ１７の向きが変化して、記憶層３２に対して情報の記録が行われる記憶素子３を構成する。 （もっと読む）

【課題】不揮発性メモリ素子とその製造方法を提供する。
【解決手段】本発明の半導体素子は、半導体基板上に配置され絶縁されたフローティングゲートと、フローティングゲートの少なくとも一側面に形成された絶縁されたプログラムゲートと、フローティングゲートに隣接して配置され絶縁された消去ゲートと、を含む。これにより、より低い電圧でプログラム又は消去動作が可能であり、従来の不揮発性メモリ素子のサイズに比べて効果的に素子のサイズを縮小させることができ、消去動作電圧を減少させうる。 （もっと読む）

【課題】一部を除去した配線パターンを利用して、ワード線に対するボーダーレスコンタクト或いは、ビット線に対するビアコンタクト等を歩留まり良く形成する。
【解決手段】メモリセルアレイ上の列方向に延伸する複数の活性領域パターンＡＡ_i，ＡＡ_i+1，…，ＡＡ_nと、行方向に延伸すると共に、非一様に配置される複数のワード線パターンＷＬ１，ＷＬ２…と、複数のワード線パターンに平行に配列される複数の選択ゲート線パターンＳＧ１，ＳＧ２…と、メモリセルアレイ上のワード線パターンの終端部分近傍において配置され、メモリセルアレイ端から引き出された配線の一部分に接触し、配線の隣の配線とは接触していないボーダーレスコンタクト１４と、複数のワード線パターン及び選択ゲート線パターンの内の一部を２重露光により除去して形成したコンタクト形成予定領域内に配置されたビット線コンタクト（ＣＢ）１１とを備える半導体記憶装置。 （もっと読む）

【課題】 少なくとも一方向の寸法が同一で、且つ１層目配線までのトランジスタ形成を固定化した複数の基本セルをベースにし、この複数の基本セルを第１のビア以降を修正することにより、半導体集積回路の異なる動作要求又は回路要求に対して対応する。
【解決手段】 ＳＲＡＭセル部１は、２つのＰｃｈ ＭＯＳトランジスタ及び２つのＮｃｈ ＭＯＳトランジスタを有する基本セルＡ１と、２つのＰｃｈ ＭＯＳトランジスタ及び２つのＮｃｈ ＭＯＳトランジスタを有し、基本セルＡ１とはセルの原点の配置のみ異なる基本セルＡ２と、基本セルＡ１と基本セルＡ２の間に設けられ、４つのＮｃｈ ＭＯＳトランジスタを有し、Ｘ方向の寸法が基本セルＡ１と同一な基本セルＢとから構成され、第１のビア１５、２層目配線１６、第２のビア１７、３層目配線１８を用いてトランジスタ間の接続と回路の接続を行っている。 （もっと読む）

ナノスケール配線の電気伝導を制御する方法を示した。ナノスケール配線には、軸方向および／または半径方向に分布する制御可能領域が設けられる。ミクロスケール配線または追加のナノスケール配線によって、これらの領域を制御することにより、ナノスケール配線の電気伝導を可能にしたり、遮断したりすることができる。制御可能領域には２の異なる種類がある。例えば第１の制御可能領域は、第２の制御可能領域とは異なるドーピング特性を示す。この方法では、サブパターン転写ピッチで束ねられた１または２以上のナノスケール配線組を別々に選択することができる。 （もっと読む）

【課題】ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】ソース／ドレイン領域の一方になり、かつビット線にもなる第１の不純物拡散層２４の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜１３が設けられる。キャパシタ絶縁膜１３を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）