【課題】従来の技術による諸問題を解決するためのメモリーセル及び関連操作方法を提供する。
【解決手段】メモリーセルは、Ｎ型ウェルと、Ｎ型ウェルの上に形成される３つのＰ型ドープ領域と、Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第一ドープ領域及び第二ドープ領域の間に形成される二酸化珪素酸化膜からなる誘電膜と、誘電膜の上に形成される第一ゲートと、Ｎ型ウェルの上、３つのＰ型ドープ領域のうち第二ドープ領域及び第三ドープ領域の間に形成される電荷保存ユニットと、電荷保存ユニットの上に形成される第二ゲートとを含む （もっと読む）

【課題】ＳＲＡＭを有する半導体装置の信頼性を向上させることのできる技術を提供する。
【解決手段】ＣＭＯＳインバータを構成する負荷用ＭＩＳと駆動用ＭＩＳとに共通するゲート電極の引き出し部ＧＭ２の側壁に形成する第２サイドウォール９ａ１によって素子分離２の端部を覆うことにより、負荷用ＭＩＳ（Ｌｄ１）のドレイン（ｐ^＋型半導体領域１３）と上記引き出し部ＧＭ２との両者に接する配線溝ＨＭ１を形成する際の素子分離２を構成する酸化シリコン膜の削れを、負荷用ＭＩＳ（Ｌｄ１）のｐ^＋型半導体領域１３の深さよりも小さく抑える。 （もっと読む）

【課題】 電気泳動堆積法を用い、強誘電体微粒子の分極方向を揃えて基板上に堆積することによって強誘電体薄膜を形成する。この際に、基板内に形成された電子素子の破壊等の損傷を軽減する。
【解決手段】 強誘電体薄膜の製造方法は、基板１０５が入れられた液体１０３ａと、強誘電体微粒子１０４ｂが分散された分散液１０４ａとを、強誘電体微粒子１０４ｂが分散液１０４ａから液体１０３ａに対して拡散することができるように配置する工程と、分散液１０４ａ中の強誘電体微粒子１０４ｂの周囲に電界を形成して分散液１０４ａ中の強誘電体微粒子１０４ｂを基板１０５に向けて泳動させることにより、基板１０５上に強誘電体微粒子１０４ｂを堆積させる工程とを備え、基板１０５は、分散液１０４ａから所定の距離以上離して配置されるようになっている。 （もっと読む）

【課題】立体スタック型構造を有する誘電体メモリにおいて、上部電極の電位を拡散層へ引き出す構造を実現することを目的とする。
【解決手段】半導体装置は、第１の不純物拡散層102及び第２の不純物拡散層103と、第１の層間絶縁膜104と、第１のコンタクトプラグ106と、第２のコンタクトプラグ107と、第２の層間絶縁膜110と、第１の開口部110aと、第２の開口部110bと、第１の開口部110aの壁部及び底部に第１のコンタクトプラグ106と電気的に接続する第１の金属膜（下部電極）111、強誘電体膜（容量絶縁膜）112、第２の金属膜（上部電極）113からなる容量素子と、第２の開口部110bの壁面及び底面に第２のコンタクトプラグ107と電気的に接続する第１の金属膜111とを備える。第２の金属膜113は、容量絶縁膜112の上から第２の開口部110bに跨り、第２の開口部110bで、第２の開口部110bの壁面及び底面に形成された第１の金属膜111の少なくとも一部と接続している。 （もっと読む）

【課題】ソフトエラーフリーで、かつ高集積度のＤＲＡＭを安定して動作させる。
【解決手段】ＤＲＡＭをＳＯＩ基板上に形成する。ＤＲＡＭのセンスアンプ２０、プリチャージ回路２３、ビット線選択回路２６Ａ，２６Ｂ、メモリセル２７、ダミーセル２８およびコラム選択回路２９におけるトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２，Ｑｐｃ，Ｑｅ，Ｑｂ，Ｑｄ，Ｑｍ，Ｑｉｏのボディ領域を電気的に固定した。 （もっと読む）

【課題】 狭小ピッチで配線パターンを形成し、該配線パターンに接続するプラグを高い裕度で形成する。
【解決手段】 導電膜上に第１パターン１１を形成し、該第１パターン１１をトリムエッチングで細らせる。微細な第１パターン１１ａの周囲に自己整合的に閉ループの第２パターン１２を形成する。第２パターン１２を一部で分断して第３パターン１２ａを形成する。第３パターン１２ａをマスクとして導電膜をエッチングすることにより、配線パターン１３を形成する。配線パターン１３を層間絶縁膜で覆った後、配線パターン１３の屈曲した端部が露出するように開口１４を層間絶縁膜内に形成する。開口１４内に導電膜を埋め込みプラグを形成する。 （もっと読む）

【課題】 セルアレイと周辺回路の特性が最適化された半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、絶縁性基板とこの上に形成された半導体層とを有する半導体素子基体と、前記半導体素子基体に形成されて電気的にフローティングのチャネルボディのキャリア蓄積状態によりデータ記憶を行うセルトランジスタが配列され、各ソース及びドレイン層が一方向に隣接する２セルトランジスタにより共有されるセルアレイと、前記半導体素子基体に形成された、前記セルアレイの周辺回路を構成するロジックトランジスタとを有し、前記セルトランジスタのソース及びドレイン層の少なくとも一部が前記ロジックトランジスタのソース及びドレイン層と異なる厚みをもって形成されている。
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【課題】離散化された電荷蓄積手段を含む記憶素子のディスターブ特性を改善する。
【解決手段】書き込み時において選択された記憶素子（メモリトランジスタＭ１１）が結合している共通線（ＢＬ１とＳＬ１）以外の共通線（ＢＬ２とＳＬ２）に結合している非選択の記憶素子（メモリトランジスタＭ２１,Ｍ２２）のソース領域２及び／又はドレイン領域４に、当該領域がチャネル形成領域１ａに対して逆バイアスとなる逆バイアス電圧を共通線（ＢＬ２とＳＬ２）を介して供給する書き込みインヒビット電圧供給手段２０と、非選択のワード線ＷＬ２に、チャネル形成領域１ａの導電型がｐ型の場合は当該チャネル形成領域１ａの電位より高く、ｎ型の場合は当該チャネル形成領域１ａの電位より低いゲートバイアス電圧を供給する非選択ワード線バイアス手段２２とを有する。 （もっと読む）

【目的】入出力回路のパッドとトランジスタの配置構造を工夫することによってチップ全体を小型化した半導体集積回路装置を実現する。
【構成】長辺と短辺を有する長方形をなすように形成されたメモリセル領域と、前記メモリセル領域の短辺であって、メモリセル領域の外側に、前記メモリセル領域の短辺の外端とパッドの端部とがほぼ一致するように前記短辺に沿って配列されたパッドと、該パッドに接続されるＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとから成る複数組の組を成すトランジスタとを具備し、前記組をなすトランジスタは、前記メモリセル領域と前記パッドの間に配列せしめられるとともに、前記組を成すトランジスタは、前記配列されたパッドの列に沿ってＰチャンネルＭＯＳトランジスタ列とＮチャンネルＭＯＳトランジスタ列との２列となるように配されていることを特徴とする半導体集積回路装置を提供する。 （もっと読む）

【課題】 電流直接駆動による磁化反転により、一つの素子に複数ビットの情報を記録することを可能にする磁気記録素子の提供。
【解決手段】 磁化方向が可変な磁性層（記録層）を有し、スピン偏極した電子を注入され、スピン偏極した電流の流れの向きに応じて磁化方向が変化し、磁化方向に応じた情報を記録可能な磁気記録素子であって、記録層をn層有し（nは２以上）、記録層の磁化方向を反転するのに必要な電流の臨界値が互いに異なり、第i記録層の正負の反転電流臨界値をIc(i;+),Ic(i;-)とすると、任意のi,jに対して、Ic(i;+)>Ic(j;+)ならば|Ic(i;-)|>|Ic(j;-)|を満たすことを特徴とする磁気記録素子。 （もっと読む）

【課題】 キャパシタ部の形成にあたり写真製版による設計上の制約をなくし、且つキャパシタ部を効率よく使用できる半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１に形成したリセス部１４の側面にキャパシタ下層４を有し、リセス部１４の底部で隣り合うキャパシタ下層４間を電気的に分離し、酸化膜を介してリセス部１４に電極材料を埋め込んでなるキャパシタ部１０を有する半導体装置の製造方法において、シリコン基板１にリセス部を形成するステップと、リセス部１４の開口及びキャパシタ下層４を形成したい当該リセス部の深さ方向の寸法に基づき決定されたリセス部１４の側壁でイオンビームがブロックされてリセス部１４の底部にイオンが注入されない照射角度でイオン注入することによりキャパシタ下層４を形成するステップとを備える。 （もっと読む）

【課題】ＳＲＡＭのメモリセルの蓄積ノード容量を増やしてソフトエラー耐性を向上させる。
【解決手段】６個のＭＩＳＦＥＴでメモリセルを構成した完全ＣＭＯＳ型のＳＲＡＭにおいて、メモリセルの駆動用ＭＩＳＦＥＴＱｄ_１,Ｑｄ_２、転送用ＭＩＳＦＥＴＱｔ_１,Ｑｔ_２および負荷用ＭＩＳＦＥＴＱｐ_１,Ｑｐ_２のそれぞれのゲート電極６，１０ａ，１０ｂを構成する第１導電層の上層に形成した高融点金属シリサイド層でＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線Ｌ_１,Ｌ_２を形成し、この局所配線Ｌ_１,Ｌ_２の上層に形成した基準電圧線２０を局所配線Ｌ_１,Ｌ_２と重なるように配置して蓄積ノード容量素子を形成する。局所配線Ｌ_１,Ｌ_２の一方は、この蓄積ノード容量素子の一方の電極を構成する。 （もっと読む）

【課題】ソース−ドレイン間の電位差を小さくしてメモリセルのゲート長を短くすることができる不揮発性半導体記憶装置の書込方法を提供する。
【解決手段】ドレイン付近にバンド間トンネリングによるホットエレクトロン（ＢＢＨＥ）を発生させ、このホットエレクトロンを電荷蓄積層に注入してビットデータの書き込みを行う。ゲート電圧Ｖｇ、セルウェル電圧Ｖｓｕｂ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄの関係をＶｇ＞Ｖｓｕｂ＞Ｖｓ＞Ｖｄとし、Ｖｇ−Ｖｄがバント間トンネル電流の発生電位差以上となり、且つ、Ｖｓｕｂ−Ｖｄがトンネル絶縁膜の障壁電位と比べてほぼ同等以上となるようにする。 （もっと読む）

【課題】
より少ないフォト工程で、且つ、製造プロセス上の最小加工寸法で規定される最小メモリセル面積よりも小さいメモリセル面積の半導体記憶装置及びその製造方法を提供する。
【解決手段】
同方向に延伸する複数の上部電極２と、上部電極２の延伸方向と直交する方向に延伸する複数の下部電極１とを備え、上部電極２と下部電極１との間の層にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置であって、記憶材料体が、ペロブスカイト材料からなり、且つ、上部電極２夫々の下部電極１側に、上部電極２に沿って延伸するように形成されている。 （もっと読む）

【課題】 製造時以外にデータの書き込みが可能であり、書き換えによる偽造を防止可能な半導体装置を提供することを目的とする。さらに、本発明は、単純な構造のメモリから構成される安価な半導体装置およびその駆動方法の提供を課題とする。
【解決手段】複数のメモリセルを含むメモリセルアレイを有する有機メモリと、有機メモリを制御する制御回路と、アンテナとを有し、メモリセルアレイは、第１の方向に延在するビット線と、第１の方向と垂直な第２の方向に延在するワード線とを複数有し、複数のメモリセルの各々は、ビット線とワード線の間に設けられた有機化合物層を設け、光学的作用または電気的作用を有機化合物層に加えることによってデータを書き込むことを特徴とする。 （もっと読む）

不揮発性メモリ（５０）を開示する。第２電極（５６）が設けられる。第１電極（５１）も設けられる。抵抗値が可変の複数の相変化セル（５４）を有する記録層が第１電極（５１）及び第２電極（５６）間に設けられる。記録層と第１電極の各々に隣接して不均一トンネルバリヤ（５４０）が設けられる。使用中、第１電極が不均一トンネルバリヤと通電し、第１電極が不均一トンネルバリヤを経て第２電極と通電する。
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【課題】 微細化できるとともに、配線抵抗を低くすることができる半導体装置を得る。
【解決手段】 半導体基板上にゲート絶縁膜を介して行列状に配置されたフローティングゲートと、フローティングゲート上に行方向に形成された制御ゲートと、半導体基板のフローティングゲート間の領域に列方向に形成されたトレンチと、トレンチを埋め込む絶縁膜と、絶縁膜中に列方向に形成された補助ゲートとを有し、補助ゲートにバイアスを印加することにより補助ゲートの近傍の半導体基板中に生じる反転層を配線として用いる。 （もっと読む）

【課題】 回路面積を縮小可能な不揮発性半導体記憶装置を提供する。
【解決手段】 複数のメモリセルをマトリクス状に配置したセルアレイ１０１と、マトリクスの列方向に走行する複数のビット線ＢＬ１〜ＢＬ（ｍ＋１）と、メモリセルからビット線ＢＬ１〜ＢＬ（ｍ＋１）を介して読み出されたデータを増幅するセンスアンプ１０３と、奇数番目のビット線ＢＬ１〜ＢＬｍ間及び偶数番目のビット線ＢＬ２〜ＢＬ（ｍ＋１）間をシールドする電位を供給するシールド電源１０７と、奇数番目のビット線ＢＬ１〜ＢＬｍがセンスアンプ１０３に導通するときは、偶数番目のビット線ＢＬ１〜ＢＬ（ｍ＋１）をシールド電源１０７に導通させ、偶数番目のビット線ＢＬ１〜ＢＬ（ｍ＋１）がセンスアンプ１０３に導通するときは、奇数番目のビット線ＢＬ１〜ＢＬｍをシールド電源１０７に導通させるビット線選択回路１０２とを備える。 （もっと読む）

【課題】 製造時以外にデータの書き込みが可能であり、書き換えによる偽造を防止可能な半導体装置を提供することを目的とする。さらに、本発明は、単純な構造のメモリから構成される安価な半導体装置の提供を課題とする。
【解決手段】単結晶半導体基板上に形成された電界効果トランジスタと、電界効果トランジスタの上に設けられた第１の導電層と、第１の導電層上に設けられた有機化合物層と、有機化合物層上に設けられた第２の導電層とを有し、第１の導電層と有機化合物と前記第２の導電層とで記憶素子を構成する。また、上記構成において、アンテナを具備することによって、非接触でデータの送受信が可能な半導体装置を提供することができる。 （もっと読む）

【課題】 素子の面積を小さくかつ面積のばらつきを小さくすることを可能にする。
【解決手段】 端面を有する第１電極４と、磁化の向きが固着された磁化固着層８ａ、磁化の向きが可変の磁化自由層８ｃ、および磁化固着層と磁化自由層との間に設けられた非磁性層８ｂを有し、第１電極の端面に表面が接するように形成された磁気抵抗効果膜８と、磁気抵抗効果膜の第１電極に接する表面と反対側の表面上に形成された第２電極１０とを備えている。 （もっと読む）