【課題】 製造プロセスの容易化及び設計自由度の向上が実現できる、有機強誘電体メモリ及びその製造方法を提供することにある。
【解決手段】 マトリクス型の有機強誘電体メモリの製造方法であって、（ａ）半導体層１１４、ゲート絶縁層１１６及びゲート電極１１８を有する薄膜トランジスタ１１０を形成すること、（ｂ）薄膜トランジスタ１１０の上方に第１の絶縁層１２０を形成すること、（ｃ）第１の絶縁層１２０に、半導体層１１４と電気的に接続するコンタクト層１２４を形成すること、（ｄ）コンタクト層１２４と電気的に接続し、下部電極１３２、有機強誘電体層１３４及び上部電極１３６を有する強誘電体キャパシタ１３０を形成すること、（ｅ）強誘電体キャパシタ１３０の上方に第２の絶縁層１４０を形成すること、を含む。 （もっと読む）

【課題】ＯＴＰメモリセルの小型化と製造プロセス・コストの大幅な節減を可能とする。
【解決手段】ＯＴＰメモリのセルトランジスタのドレイン領域Ｄ内にキャパシタの下部電極となる埋め込み層８（ＢＮ＋）を形成させ、この埋め込み層８上にデータ線ＤＬから印加される所定の電圧によって絶縁破壊され得る膜厚の薄いキャパシタ絶縁膜７a，７ｂを形成させ、このキャパシタ絶縁膜７ａ，７ｂ上，フィールド酸化膜２上にキャパシタの上部電極となる導電層１０を形成した。また、埋め込み層８（ＢＮ＋）と高濃度のドレイン領域１３（Ｎ＋）を一部オーバーラップさせた。 （もっと読む）

【課題】ＭＩＳＦＥＴの微細化を推進する。
【解決手段】窒化シリコン膜１４とサイドウォールスペーサ１６とをマスクにしたドライエッチングによって、素子分離領域の基板１に溝２ａを形成した後、窒化シリコン膜１４の側壁のサイドウォールスペーサ１６を除去し、次いで、基板１を熱酸化することによって、活性領域の周辺部の基板１の表面をラウンド加工し、凸状の丸みが付いた断面形状とする。これにより、活性領域の寸法を減少させることなく、その周辺部をラウンド加工することができる。 （もっと読む）

【課題】入出力ビット構造を調節し得る半導体メモリ装置が開示される。
【解決手段】半導体メモリ装置は、第１単位メモリチップ、及び第２単位メモリチップを具備する。第１単位メモリチップは、第１チップ選択信号とコマンド信号とアドレス信号とクロック信号に応答して第１乃至第Ｎデータを内部に入力するか外部に出力する。第２単位メモリチップは、第１単位メモリチップと半導体基板を共有し、第２チップ選択信号とコマンド信号とアドレス信号とクロック信号に応答して第Ｎ＋１乃至第２Ｎデータを内部に入力するか外部に出力する。したがって、半導体メモリ装置は同一の半導体基板上に形成される単位メモリチップをチップ選択信号に応答して選択することで入出力ビット構造を調節することができ、マルチチップパッケージの製造が容易である。 （もっと読む）

【課題】王冠型の容量素子を備える半導体装置の製造に際し、容量電極の傾斜又は倒壊の発生を防止する方法を提供する。
【解決手段】半導体装置の製造方法は、絶縁膜２０及びコンタクトプラグ２２ａ，２２ｂ，２２ｃ上に絶縁２３を介してポリシリコン２７を堆積する工程と、ポリシリコン２７にコンタクトプラグ２２ａ，２２ｂ，２２ｃの頂部を露出する開口２６を形成する工程と、開口２６の側壁に第１の容量絶縁膜３０を形成する工程と、第１の容量絶縁膜３０の表面に、コンタクトプラグ２２ａ，２２ｂ，２２ｃの頂部に接続する第２の導電性膜を形成し、容量電極３２とする工程と、容量電極３２及びコンタクトプラグ２２ａ，２２ｂ，２２ｃの表面に第２の容量絶縁膜３３を形成する工程と、第２の容量絶縁膜３３の表面に第３の導電性膜３４を形成する工程と、第１の導電性膜２７及び第３の導電性膜３４を所定の電位に接続して対向電極に形成する工程とを有する。 （もっと読む）

【課題】高集積化が可能な磁気記憶装置を提供する。
【解決手段】磁気記憶装置は、第１ノードと第２ノードとの間に並列に接続され、かつ記憶する情報により抵抗値が変化する複数の可変抵抗素子Ｒと、第１ノードに接続され、複数の可変抵抗素子Ｒを選択する選択トランジスタ１４と、第２ノードに接続されたビット線ＢＬとを具備し、第１ノードと第２ノードとの間で可変抵抗素子Ｒを含む複数の電流経路は、抵抗値が異なる。 （もっと読む）

【課題】ゲート電極の側壁に電荷保持部を有する半導体記憶装置で、書き込み動作の速度を向上させるために電荷保持部をゲート絶縁膜とチャネル領域との界面よりも下に配置する構造では、読み出し電流経路が長くなることを抑制し、読み出しのアクセス時間を短くする。
【解決手段】ゲート電極に垂直な方向の断面において、凸部の段差を有する半導体基板の凸部両側底面であって電荷保持部の直下である領域が、活性領域上では、全てソース／ドレインである拡散層領域の一部である構造にした。さらに、ゲート電極の左右両端部下の基板の凸部側面をオフセット領域とする構造にした。このため、書き込み動作時の電荷注入効率が高いと言う特長を有したまま、従来の構造よりも読み出し電流量を多くすることができる。 （もっと読む）

【課題】 表示デバイスを駆動するためにＭＰＵから入力される画像データを一時的に記憶するＳＲＡＭを内蔵した半導体集積回路において、チップ面積を低減する。
【解決手段】 この半導体集積回路は、Ｘ方向に長手方向を有するＰ型半導体基板と、半導体基板内に形成され、Ｙ方向に長手方向を有するＮ型ウエルと、Ｎ型ウエル内に形成されたソース・ドレインを有するＰチャネルトランジスタＱＰ１〜ＱＰ２、及び、Ｐ型半導体基板内に形成されたソース・ドレインを有するＮチャネルトランジスタＱＮ１〜ＱＮ４によって構成されるメモリセルＭＣ００〜ＭＣ１１と、メモリセルに接続され、Ｙ方向に延在するビットラインＢＬ０、ＢＬ０バー、ＢＬ１、ＢＬ１バーと、メモリセルに接続され、Ｘ方向に延在するワードラインＷＬ０、ＷＬ１とを具備する。 （もっと読む）

【課題】信頼性を低下させることなく、プログラム回路のパターン占有面積を縮小できる半導体集積回路装置を提供することを目的としている。
【解決手段】半導体集積回路装置は、記憶素子、プログラム回路及び検知回路を備えている。記憶素子は、素子特性を電気的に不可逆変化させることによって情報を記憶する。プログラム回路は、記憶素子の素子特性を電気的に不可逆変化させてプログラムする。検知回路は、不可逆変化させた前記記憶素子の素子特性を、変化していない状態と区別して検知する。上記プログラム回路は、記憶素子に高電圧を与えて記憶素子の素子特性を不可逆変化させる高電圧発生部２１と、高電圧発生部により素子特性を変化させた記憶素子２２，２３に電流を流して素子特性を安定化する電流供給部とを備える。 （もっと読む）

【課題】 不揮発性半導体記憶装置の書き込み速度を向上させる。
【解決手段】 補助電極１０〜１２と、制御電極３０と、記憶ノード５０、５１とを含み、書き込み動作中にｐ型ウエル３を０Ｖに設定し、補助電極１０を電位Ａに設定することによって形成した反転層６０を電位Ｂに設定し、補助電極１１を電位Ｃに設定し、補助電極１２を電位Ｄに設定することによって形成した反転層６２を電位Ｅに設定し、制御電極３０を電位Ｆに設定することで、補助電極１１の近傍のｐ型ウエル３の表面で発生するホットエレクトロンを記憶ノード５１に注入するフラッシュメモリである。 （もっと読む）

【課題】データの読み書きの際に格別な制御方式や手順が必要なく、通常のＭＯＳＦＥＴ回路と同じような取り扱いができ、かつ占有面積も少ない不揮発性のラッチ回路を提供すること。
【解決手段】この発明は、ゲート部に強誘電体薄膜を有するＮ型ＭＦＳＦＥＴ１０１と、Ｐ型ＭＯＳＦＥＴ１０２とを組み合わせた相補型のインバータ回路１０７と、ゲート部に強誘電体薄膜を有するＮ型ＭＦＳＦＥＴ１０３と、Ｐ型ＭＯＳＦＥＴ１０４とを組み合わせた相補型のインバータ回路１０８と、を備えている。インバータ回路１０７とインバータ回路１０８とは、互いにその出力を入力として帰還させるようにたすき掛けに接続されている。 （もっと読む）

【課題】低消費電力で動作し、記憶情報の信頼性が高く、小型で軽量、安価な記憶装置とその駆動方法を提供することを課題とする。さらに低消費電力で動作し、記憶情報の信頼性が高く、無線通信距離の長い、小型で軽量、安価な半導体装置とその駆動方法を提供することを課題とする。
【解決手段】記憶装置は、少なくとも記憶素子がマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、記憶素子は第一の導電層と、第二の導電層と第一の導電層と第二の導電層とに挟まれて設けられた有機化合物層とを有し、書き込み回路は、複数回印加する電圧を発生させる電圧発生回路と、電圧の出力時間を制御するタイミング制御回路とを有することを特徴とする。 （もっと読む）

【課題】半導体装置でのパッド配置構造及びそのパッド配置方法を提供することにある。
【解決手段】半導体装置の動作テストまたはワイヤボンディングに使用するために半導体装置上に形成されるパッドの配置構造において、半導体装置上でワイヤボンディングされる１つ以上のパッドのサイズに比べワイヤボンディングされない１つ以上のパッドのサイズが小さいように形成されることを特徴とする。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、書き込み時にビット線に流れるリーク電流を低減しうる半導体記憶装置の構造及びその書き込み方法を提供する。
【解決手段】 第１の拡散層及び第２の拡散層と、第１の拡散層と第２の拡散層との間の半導体基板上に形成された電荷蓄積層及びゲート電極とを有するＮ型メモリセルトランジスタと、半導体基板に形成され、第１の拡散層に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路と、Ｎ型メモリセルトランジスタへの書き込みの際に、第２の拡散層に基準電圧を印加し、基準電圧に対する負電圧を電源回路から供給して第１の拡散層に印加することにより、第１の拡散層と第２の拡散層との間に電流を流して電荷蓄積層に電荷を蓄積させる書き込み手段とを有する。 （もっと読む）

【課題】 Ｃｕの埋め込み配線構造に於けるバリアメタルで構成したヒューズを少ない工程で容易に作製できるように、また、埋め込み配線表面とヒューズ表面とが同一面にある構造を実現しようとする。
【解決手段】 バリアメタル膜５とＣｕからなる配線７とが順に積層されて絶縁膜４中に埋め込まれた構造の一対のヒューズ電極を備え、バリアメタル膜５は両ヒューズ電極を隔てる絶縁膜４上を越えて両ヒューズ電極を結ぶと共に該絶縁膜４上に在る部分の表面がヒューズ電極及びその周辺と略同一面を成し且つ該絶縁膜４上に在る部分がヒューズ５Ａを成している。 （もっと読む）

【課題】デュアルストレージノードを備える半導体メモリ装置とその製造及び動作方法を提供する。
【解決手段】基板４０と、基板４０に形成された第１トランジスタと、第１トランジスタのソース領域４２に連結された第１ストレージノードと、第１トランジスタのドレイン領域４４に連結された第２ストレージノードと、第１及び第２ストレージノードに同時に接触された第１プレートライン６２と、を備えることを特徴とする半導体メモリ装置である。 （もっと読む）

【課題】 微細化され、かつ、電荷保持特性の良好な不揮発性メモリを有する半導体装置を提供する。
【解決手段】不揮発性メモリ２０は、前記半導体層１０に設けられた埋込絶縁層１２により画定された第１領域１０Ｘおよび第２領域１０Ｙ、Ｚと、前記第１領域１０Ｘに設けられ、不純物層２８からなるコントロールゲートと、前記第１領域１０Ｘおよび前記第２領域１０Ｙ、Ｚの上方に設けられたゲート絶縁層２２と、前記ゲート絶縁層２２の上方に設けられ、前記第１領域１０Ｘおよび前記第２領域１０Ｙ、Ｚの上方で連続した一の層からなるフローティングゲート電極２４と、前記第２領域１０Ｙ、Ｚにおいて、前記フローティングゲート電極２４の側方の前記半導体層１０に設けられ、ソース領域またはドレイン領域となる不純物領域３２、３４とからなる。また、前記複数の不揮発性メモリ２０の前記コントロールゲート２８は、連続した不純物層からなる。 （もっと読む）

【課題】バイト単位の書き換えが可能な不揮発性半導体メモリを提供する。
【解決手段】メモリセルアレイは、１個のメモリセルと１個のセレクトトランジスタとから構成されるユニットを有する。１ブロックには、１本のコントロールゲート線が配置され、１本のコントロールゲート線に接続されるメモリセルにより１ページが構成される。ビット線には、ラッチ機能を持つセンスアンプが接続される。データ書き換えは、まず、１ページ分のメモリセルのデータをセンスアンプに読み出し、センスアンプでデータの上書きを行い、ページ消去を行った後、センスアンプのデータを１ページ分のメモリセルに書き込む。センスアンプにおけるデータの上書きによりバイト単位のデータ書き換えが可能となる。 （もっと読む）

１つ以上の円筒型のセルキャパシタを有する埋め込み型ＤＲＡＭメモリ装置を提供する。柱状接点部（２５）を基板（１０）上のＰＭＤ層（２７）における第１の接点溝内に設け、キャパシタの下側（すなわち、蓄積モード）電極は、前記柱状接点部（２５）上にエンドストップ層（４０）を堆積し、次にＰＭＤ層（２７）上に設けた酸化物層（６０）内に第２の接点溝（６２）を形成することにより形成する。前記第２の接点溝（６２）はそれぞれ前記柱状接点部（２５）と整列させ、これら接点溝内には例えば、障壁材料とタングステンとを充填する。前記酸化物層（６０）を前記第２の接点溝（６２）の位置でエンドストップ層（４０）まで選択的にエッチングする。次に、このエンドストップ層（４０）をエッチングし、これに続いて前記ＰＭＤ層（２７）を前記柱状接点部（２５）の長手部分の一部に沿ってエッチングして溝（６３）を形成する。最後に、前記第２の接点溝（６２）内のタングステンを、前記障壁材料を通して選択的にエッチングし、前記第２の接点溝（６２）の内壁及び底部上に、例えばTiＮの障壁層を残す。
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【課題】 １ビット当たりの配置面積を小さくして高集積化に適した相変化メモリ装置を提供する。
【解決手段】 本発明の相変化メモリ装置は、半導体基板１０上にマトリクス状に配列された複数のワード線と複数のビット線の各交点にＭＯＳトランジスタを設け、カルコゲナイド膜２４においてＭＯＳトランジスタの拡散層の上部に対向する領域に所定数のビット情報を記憶保持する所定数の相変化メモリ素子を形成し、その所定数の相変化メモリ素子の各々を電気的に接続するための下部電極構造としてプラグ２８ａ、下部電極プレート２８ｂ、下部電極プラグ３３ａを形成し、素子選択線としての上部電極膜３５からＭＯＳトランジスタを経由した電流を相変化メモリ素子に流してビット情報の書込みを行う。 （もっと読む）