【課題】ビット線ピッチを緩和し、ビット線とビアコンタクトの近接不良を回避する。
【解決手段】複数の活性領域１０と、活性領域１０上にそれぞれ配置される複数のビット線コンタクト１１と、複数のビット線コンタクト１１のそれぞれに接触し，島状に形成される複数の第１のローカル配線１３（Ｍ０）と、第１のローカル配線１３（Ｍ０）上面にそれぞれ接触して形成され，活性領域１０と平行な方向に一列に配置される複数の第１のビアコンタクト１４（Ｖ１）と、複数の第１のビアコンタクト１４（Ｖ１）の内の１つに接触し、活性領域１０と平行な方向に延伸する第１のビット線ＢＬ１，ＢＬ４と、第１のビット線線ＢＬ１，ＢＬ４に接触していない第１のビアコンタクト１４（Ｖ１）の上部において、第２のローカル配線１５（Ｍ１）を介してそれぞれ配置される複数の第２のビアコンタクト１６（Ｖ２）とを備える半導体記憶装置およびその形成方法。 （もっと読む）

磁気メモリ内に磁気メモリ・セルを設ける方法およびシステムが開示される。本方法およびシステムは、各磁気メモリ・エレメントを設けること、磁気メモリ・エレメント毎に第１書き込み線および第２書き込み線を設けることを含む。磁気メモリ・エレメントは、上部および底部を有する。第１書き込み線は、磁気メモリ・エレメントの下方にあり、磁気メモリ・エレメントの底部と電気的に接続されている。第２書き込み線は、磁気メモリ・エレメントの上方にある。第２書き込み線は、磁気メモリ・エレメントから電気的に分離されており、第１書き込み線に対して所定の角度をなして配位されている。この磁気メモリ・セルは、製造プロセスの簡素化、セル・サイズの縮小、およびプログラミング効率の向上を可能にする。 （もっと読む）

【課題】高集積化が可能であるとともに、固定磁化層からの漏洩磁界のばらつきによる誤書き込みや誤読み出しを抑制しうる磁気抵抗効果素子及びその製造方法を提供する。
【解決手段】第１の強磁性層５０と、第１の強磁性層５０上に形成された非磁性層５２と、非磁性層５２上に形成された第２の強磁性層５４と、第２の強磁性層５４の側壁部分に形成された側壁絶縁膜６４とを有し、第１の強磁性層５０の端部は、側壁絶縁膜６４の端部に整合している。 （もっと読む）

【課題】 高密度化に伴う種々の不具合を回避することができる半導体装置及びその製造方法を提供する。
【解決手段】 強誘電体キャパシタを形成した後、強誘電体キャパシタの上部電極２２上に、Ｔｉ又はＩｒからなるキャップ膜１９を形成する。その後、強誘電体キャパシタを覆うアルミナ膜２３を保護膜として形成する。更に、強誘電体キャパシタをアルミナ膜２３の上から覆うＳｉＯ₂膜をスパッタ法により形成する。層間絶縁膜２５を形成した後、キャップ膜１９及び下部電極２０まで到達する孔２６を夫々形成し、その内部にＴｉ又はＴｉＮからなるバリアメタル膜２７及びＷ膜２８を形成する。 （もっと読む）

【課題】半導体装置において、ＤＲＡＭとＳＲＡＭとを混載した場合には、チップサイズが大きくなるとか、製造プロセスが複雑で工程が長くなり、製造コストが高くなるという問題がある。
【解決手段】本発明の半導体装置は、シリンダ型容量を有するＤＲＡＭと、ＤＲＡＭセルのシリンダ型容量の電極配線を負荷抵抗とするＳＲＡＭから構成される。ＳＲＡＭセルをＤＲＡＭ標準プロセス、構成に類似させて設計することでセルサイズの小さいＳＲＡＭが得られ、最適なＤＲＡＭ、ＳＲＡＭを混載した半導体装置が得られる。 （もっと読む）

２つの電極（１０６、１０８）間に制御可能な導電媒体（１１０）を有する２つの電極（１０６、１０８）で作られる有機メモリセルの製造方法が開示されている。制御かのうな導電媒体（１１０）には有機半導体層（１１２）及び受動層（１１４）が含まれる。有機半導体層（１１２）はある種の溶剤を用いて、スピンオン技術により形成される。
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【課題】ＲＯＭ及び／又はＷＯＲＭ及び／又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び／又は演算モジュールを基板上に備えたデータ記憶・演算装置であり、低温適応の有機材料及び／又は低温で処理された無機膜を備えている。
【解決手段】メモリ及び／又は演算モジュールは、層を順次蒸着することによって、基板上に備えられる。層の蒸着及び処理は、すでに蒸着されて処理された下にある単数又は複数の層、特に有機材料を、安定のための限界を超える過度な静的又は動的温度に晒さないような熱的条件下で行われる。 （もっと読む）

【課題】選択ゲートがフローティングゲートの両方の壁に形成されて不揮発性メモリセルのチャネル長が増加するのを防止して、セル電流が減少することを防止しながら、セルの面積を減少させることのできる不揮発性メモリ素子、その製造方法及びこれを利用した半導体素子の製造方法を提供すること。
【解決手段】本発明の不揮発性メモリ素子は、基板と、該基板上に形成されたトンネル絶縁膜と、該トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲートの上部と一方の壁を覆うように形成された誘電体膜と、前記誘電体膜の一方の壁に形成された選択ゲートと、該選択ゲートと前記フローティングゲートとの一方に露出された前記基板に形成されたソース／ドレイン領域とを含む。 （もっと読む）

【課題】集積回路の信頼性を損なうことなく、微細化を促進できる絶縁ゲート型電界効果トランジスタを備えた半導体集積装置およびその製造方法を提供できる。
【解決手段】半導体集積装置は、半導体基板２１内から半導体基板上面に突出して設けられた、前記半導体基板に素子領域を区画する素子分離絶縁膜ＳＴＩと、前記素子領域上に設けられたゲート絶縁膜３１と、前記ゲート絶縁膜上に設けられたゲート電極３２と、前記ゲート電極の両側に位置する前記半導体基板内に設けられたソース／ドレイン領域Ｓ／Ｄと、前記ゲート電極上に設けられた絶縁膜３４と、前記絶縁膜を貫通し、前記ゲート電極に接触するコンタクト配線３５とを備え、前記ゲート電極が有する側壁のうちの２つの相対した側壁が前記素子分離絶縁膜に接し、前記ゲート電極のゲート幅が前記素子分離絶縁膜によって規定されている絶縁ゲート型電界効果トランジスタＴＲを複数具備する。 （もっと読む）

【課題】 不揮発性半導体記憶素子がマトリックス状に配置されている仮想グラウンドアレイの半導体集積回路装置において、ビット線間およびワード線間のリーク電流を効率よく抑制する。
【解決手段】 ビット線ＢＬ１〜４である拡散層とワード線ＷＬ１〜３であるゲート電極に囲まれた領域にある半導体基板の表面上に、不揮発性半導体記憶素子とは分離された状態で、シリコン酸化膜を介してシリコン窒化膜（電荷トラップ層）を形成し、さらに基板全体をプラズマ雰囲気に晒すことで、このシリコン窒化膜に電子を意図的にトラップさせる。その結果、この領域の半導体基板表面には正電荷が蓄積状態となり、ビット線間およびワード線間のリーク電流を抑制することができる。 （もっと読む）

【課題】 主要回路領域に形成されるスタックドゲート構造を利用して、その周辺回路領域にキャパシタ素子構造を有する半導体装置を提供する。
【解決手段】 半導体基板上の主要回路領域に、第１ゲート絶縁膜２２、浮遊ゲート電極層２３、第２ゲート絶縁膜２５、制御ゲート電極層２６の順に積層された構造を有する半導体装置において、周辺回路領域に、浮遊ゲート電極層２３、第２ゲート絶縁膜２５、及び制御ゲート電極層２６のそれぞれを下部電極、電荷蓄積層、及び上部電極とするキャパシタ素子を備える。電荷蓄積層は、底部に下部電極層が露出する開口部を有し、制御ゲート電極層２６が開口部を介して下部電極に電気的に接続され、上部電極と電気的に分離された第１領域２６Ａを備える。 （もっと読む）

【課題】ＮＯＲ構造のハイブリッドマルチビットの不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】複数の行及び列のマトリックスに配列された単位セルＣを備え、各単位セルＣは、相異なる形態の第１メモリ部及び第２メモリ部を備え、二つのメモリ部は、ソース及びドレインを共有し、一の行に配列された単位セルＣの第１メモリ部は、一のワードラインＷに連結され、一の列に配列された単位セルＣのドレインは、一のビットラインＢに連結されるハイブリッドマルチビットの不揮発性メモリ素子である。 （もっと読む）

【課題】アクティブ領域とフローティングゲートとの間のオーバーレイマージンを高めるフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板１０の上にパッド酸化膜１１とパッド窒化膜１２を形成する工程と、半導体基板１０にトレンチ１３を形成してアクティブ領域とフィールド領域を設定する工程と、トレンチ１３内に素子分離膜１４を形成する工程と、パッド窒化膜１２を除去する工程と、パッド酸化膜１２を除去しながら素子分離膜１４の側面を所定の厚さだけ除去して前記アクティブ領域の半導体基板１０とその両側のトレンチ上部の半導体基板１０とを露出させる工程と、露出した半導体基板１０内にチャンネル領域を形成する工程と、チャンネル領域が形成された半導体基板１０の上に所定の膜厚にトンネル誘電膜１５を形成する工程と、このトンネル誘電膜１５の上にフローティングゲート１６を形成する段階とを含んでなる。 （もっと読む）

【課題】強誘電体又は高誘電体を用いた容量絶縁膜を有するキャパシタをロジックに混載する半導体装置において、レイアウトの自由度を高め、マスク枚数を抑制する。
【解決手段】本発明の半導体装置では、半導体基板１０の上方に、第１の電極１７、第２の電極１８および容量絶縁膜１９が基板の上面と垂直方向に配置することにより、キャパシタ２０が構成されている。キャパシタ２０が複数設けられている場合には、それぞれは同一の形状を有していなくてもよく、コンタクトプラグ２３および配線２４等により構成されるロジック回路に応じて配置される。 （もっと読む）

【課題】 ＳＲＡＭセルを内蔵した半導体集積回路において、ＳＲＡＭセルの行間を狭くすることができ、チップ面積を低減することができる。
【解決手段】 この半導体集積回路は、第１群及び第２群のメモリセルをそれぞれ含む第１及び第２の行を１つの単位領域としてレイアウトが施されており、第１群のメモリセル又は第２群のメモリセルが、列方向において第２群のメモリセル又は第１群のメモリセルと所定量ずれるように、それぞれ配置されている。 （もっと読む）

【課題】高信頼性のNAND型フラッシュメモリを実現すること。
【解決手段】本発明は、ゲート配線よりも上層に、順に、少なくとも第１及び第２の配線層を有し、前記メモリセルへ電気的にデータを書き込むことができる半導体記憶装置であって、前記メモリセルは、ワード線及びビット線を有し、前記メモリセルに接続された前記ワード線は、前記ゲート配線によって形成され、前記ワード線は、第１のトランジスタのソース又はドレインに接続される際に、前記ゲート配線、前記第１の配線層及び前記第２の配線層の三層配線を用いて接続され、該接続領域において、前記ゲート配線同士間の最大電位差は、書き込み電圧以下であり、前記第１の配線同士間の最大電位差は、書き込み電圧以下、又は前記書き込み電圧を前記第１のトランジスタにより転送するための第１の電圧以下であり、前記第２の配線層同士間の最大電位差は、前記書き込み電圧以下又は消去電圧以下である。 （もっと読む）

【課題】 特に相変化材料を含む半導体装置において、テスト機能に関する回路素子増加を最小に抑え、テストの容易化を実現する。
【解決手段】 相変化素子Ｐ１のリテンション試験などを行う際に、例えば、相変化素子Ｐ１に印加する電圧を、本来相変化素子Ｐ１のセット動作を行うために設けられたセット用ビット線電圧電源ＶＧ＿ｓｅｔの発生電圧ＶＳ１とし、相変化素子Ｐ１に電圧ＶＳ１を印加するタイミングを、本来相変化素子Ｐ１の読出し動作を行うために設けられた読出し／テスト時タイミング発生回路ＴＧ＿ｒｄ＿ｔｅｓｔによって生成する。これによって、回路素子の増加を抑えて、電圧ベースで加速したリテンション試験を容易に行うことが可能となる。 （もっと読む）

【課題】 比較的単純な構造で不揮発性メモリを構成することができる記憶素子を提供する。
【解決手段】 Ｚｒ，Ｈｆから選ばれる少なくとも一種以上の元素の酸化物を主体とする酸化物層１３と、この酸化物層１３の下層及び上層に、それぞれＴｉ，Ｚｒ，Ｈｆ，Ｔａから選ばれる少なくとも一種以上の元素と窒素とから成る導電性窒化物層１２，１４が積層されて成る記憶素子１０を構成する。 （もっと読む）

【課題】 製造プロセスの容易化及び設計自由度の向上が実現できる、有機強誘電体メモリ及びその製造方法を提供することにある。
【解決手段】 マトリクス型の有機強誘電体メモリの製造方法であって、（ａ）半導体層１１４、ゲート絶縁層１１６及びゲート電極１１８を有する薄膜トランジスタ１１０を形成すること、（ｂ）薄膜トランジスタ１１０の上方に第１の絶縁層１２０を形成すること、（ｃ）第１の絶縁層１２０に、半導体層１１４と電気的に接続するコンタクト層１２４を形成すること、（ｄ）コンタクト層１２４と電気的に接続し、下部電極１３２、有機強誘電体層１３４及び上部電極１３６を有する強誘電体キャパシタ１３０を形成すること、（ｅ）強誘電体キャパシタ１３０の上方に第２の絶縁層１４０を形成すること、を含む。 （もっと読む）

【課題】ＯＴＰメモリセルの小型化と製造プロセス・コストの大幅な節減を可能とする。
【解決手段】ＯＴＰメモリのセルトランジスタのドレイン領域Ｄ内にキャパシタの下部電極となる埋め込み層８（ＢＮ＋）を形成させ、この埋め込み層８上にデータ線ＤＬから印加される所定の電圧によって絶縁破壊され得る膜厚の薄いキャパシタ絶縁膜７a，７ｂを形成させ、このキャパシタ絶縁膜７ａ，７ｂ上，フィールド酸化膜２上にキャパシタの上部電極となる導電層１０を形成した。また、埋め込み層８（ＢＮ＋）と高濃度のドレイン領域１３（Ｎ＋）を一部オーバーラップさせた。 （もっと読む）