【課題】 第３ゲートを有する半導体集積回路装置において、微細化と動作速度向上を図るとともに絶縁膜の欠陥密度低減を図る。
【解決手段】 半導体基板１００中に形成された第１導電型のウェル１０１と、ウェル１０１中の第２導電型のソース／ドレイン拡散層領域１０５と、半導体基板１００上に絶縁膜１０２を介して形成された浮遊ゲート１０３ｂと、浮遊ゲート１０３ｂと絶縁膜１１０aを介して形成された制御ゲート１１１aと、前記制御ゲートを接続して形成されたワード線と、前記半導体基板、浮遊ゲート、制御ゲートと絶縁膜を介して形成され、浮遊ゲート及び制御ゲートとは異なる第３のゲート１０７aを有する半導体集積回路装置において、上記第３のゲートがワード線及びチャネルと垂直な方向に存在する浮遊ゲートの隙間に埋込まれて存在するように配置する。 （もっと読む）

【課題】 第３ゲートを有する半導体集積回路装置において、微細化と動作速度向上を図るとともに絶縁膜の欠陥密度低減を図る。
【解決手段】 半導体基板１００中に形成された第１導電型のウェル１０１と、ウェル１０１中の第２導電型のソース／ドレイン拡散層領域１０５と、半導体基板１００上に絶縁膜１０２を介して形成された浮遊ゲート１０３ｂと、浮遊ゲート１０３ｂと絶縁膜１１０aを介して形成された制御ゲート１１１aと、前記制御ゲートを接続して形成されたワード線と、前記半導体基板、浮遊ゲート、制御ゲートと絶縁膜を介して形成され、浮遊ゲート及び制御ゲートとは異なる第３のゲート１０７aを有する半導体集積回路装置において、上記第３のゲートがワード線及びチャネルと垂直な方向に存在する浮遊ゲートの隙間に埋込まれて存在するように配置する。 （もっと読む）

本発明は、磁気または磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）に関する。本発明は、論理的に編成された行および列に配置された磁気抵抗メモリ・セルを有し、各メモリ・セルが磁気抵抗素子（３２Ａ，３２Ｂ）を含むアレイを提供する。この行列は、一組の列線（３４）を含む。列線（３４）は、列の各メモリ・セルの磁気抵抗素子（３２Ａ，３２Ｂ）と磁気結合できる連続的な導体ストリップである。列線（３４）は、隣接する２つの列によって共有される。この共有される列線（３４）は、その列線を共有する、隣接する２つの列の磁気抵抗素子の上まで実質的に延びる領域を有する。本発明によれば、このアレイはさらに、列線（３４）を共有する、隣接する列の一方の磁気抵抗素子（３２Ａ，３２Ｂ）内に局所的な磁界を発生させる補助列線（３６Ａ，３６Ｂ）を列ごとに少なくとも１つ含む。本発明の一利点は、メモリ・セルの密度を高めることによって、ＭＲＡＭメモリの作成に必要なスペースを減らすことができることである。
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本発明は、電界効果トランジスタ構造、それに関連した半導体記憶セル、および、それに対応した生成方法に関する。半導体基板（１）に、ダイオードドーピング領域（４）が電界効果トランジスタ構造（Ｓ／Ｄ、３、Ｋ）によって実現され、ダイオード（Ｄ）を形成するために、導電的なダイオード接続層（５）は、電界効果トランジスタ構造の制御層（３）をダイオードドーピング領域（４）に接続する。それにより、望ましくないボディ効果が妨げられるように、半導体基板（１）における過剰な荷電キャリア（Ｌ）を除去することができる。
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半導体装置ウェハ上でエッチマスクの一連の開口部をパターニングする際に使用するためにリソグラフィマスク上に光学的特徴を作るための方法（２１０）が提供され、この方法は、第１の方向に沿ってリソグラフィマスク上で互いから間隔をあけられた一連の光学的特徴を作るステップ（３００，３１０）を含み、個々の光学的特徴は、エッチマスクにパターニングされる開口部に対する所望の第１の寸法より小さい第１の方向に沿った第１のマスク特徴寸法を有する。
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【課題】処理雰囲気内から反応生成物を確実に除去することが可能な、白金およびマンガンを含む金属膜のエッチング方法およびこれを用いた磁気記憶装置の製造方法を提供する。
【解決手段】電流磁界による磁化反転を利用して情報を記憶するもので、磁化固定層１４ａと磁化自由層１４ｃとでトンネル絶縁層１４ｂを挟持してなるＴＭＲ素子１４と、磁化固定層１４ａの磁化の方向を固定する反強磁性体層１３と、磁化自由層１４ｃに接続された配線層とを備えた磁気記憶装置の反強磁性体層１３をドライエッチングによりパターンニングする金属膜のエッチング方法および磁気記憶装置の製造方法であって、反強磁性体層１３は、白金およびマンガンを含む金属膜からなり、反強磁性体層１３のドライエッチングに用いるエッチングガスは、ハロゲンと水素と窒素とを含むことを特徴とする金属膜のエッチング方法および磁気記憶装置の製造方法である。 （もっと読む）

【課題】
フラッシュメモリでは、微細化するにあたりトランジスタのチャネル長が短くなるため、リーク電流を抑制することが求められている。補助電極を有したＡＮＤ型メモリアレイはＭＯＳトランジスタを用いたフィールドアイソレーションによって、メモリセル面積を低減しているが、さらに微細化が進むとチャネル方向のリーク電流が大きくなり、書込み特性の劣化や消費電流の増大、読出し不良などが問題となる。
【解決手段】
上記目的を達成するために、本発明は書込みおよび読出し動作において、互いに平行に配線された補助電極のうち少なくとも１本の補助電極を負の電位に設定し、前記補助電極近傍の半導体基板表面を非導通にすることによって、電気的に素子分離を行うことを特徴とする。 （もっと読む）

【課題】 面積の増大なしにメモリセルのデータを一括書込みできる。
【解決手段】 第１のＮ型ＭＯＳトランジスタ１０２と第２のＰ型ＭＯＳトランジスタ１０３とで構成される第１のインバータと、第３のＮ型ＭＯＳトランジスタ１０４と第４のＰ型ＭＯＳトランジスタ１０５とで構成される第２のインバータと、第１のインバータの出力に接続した第５のトランジスタ１０６と、第２のインバータの出力に接続した第６のトランジスタ１０７とを有し、第１と第２のインバータとでラッチ回路を構成し、第２のトランジスタ１０３と第４のトランジスタ１０５のソースは共通の電源線に接続され、第１のトランジスタ１０２と第３のトランジスタ１０４のソースはそれぞれ第１および第２の端子１０８，１０９に接続され、第１または第２の端子１０８，１０９を制御することによってラッチ回路の保持データを任意の状態に設定できる。 （もっと読む）

導電層（１１０，４０２，６０２，８０８）上にパッシブ層（３０，１０６，２１２）を形成するためのシステム及び方法が記載される。形成は、有機メモリセルの製造中行われ得る。パッシブ層が概して、硫化銅（ＣＵＺＳ）のような導電性を容易にする化合物（１０６，４０６，６１４，１２１２）を含む。導電性を容易にする化合物（１０６，４０６，６１４，１２１２）は、金属有機（ＭＯ）前駆体（４０８，６１６）を利用して導電層（１１０，４０２，６０２，８０８）上にプラズマ化学蒸着デポジション（ＰＥＣＶＤ）（２００，８００，１２００）を介してデポジットされる。前駆体（４０８，６１６）は、毒性硫化水素（ＨＺＳ）がない場合、比較的低温及び低圧（例、それぞれ約４００Ｋ〜約６００Ｋ及び約０．０５Ｐａ〜約０．５Ｐａ）で導電性を容易にする化合物をデポジットすることを容易にする。デポジションプロセスは、とりわけ、導電性を容易にする化合物を求められる膜厚にデポジットすることを容易にすることを監視及びコントロールされ得る。
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【課題】キャパシタ容量およびデータ保持特性をさらに向上させることができる半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板と、半導体基板に形成されたトランジスタＴｒと、半導体基板に形成されたトレンチに形成され、トランジスタの一方のノードに接続する第１記憶ノード電極を有する第１メモリキャパシタＣｔと、トランジスタを被覆して形成された層間絶縁膜と、層間絶縁膜上に形成され、一方のノードに接続する第２記憶ノード電極を有する第２メモリキャパシタＣｓと、層間絶縁膜を貫通して形成され、第１記憶ノード電極と第２記憶ノード電極を接続する記憶ノードコンタクトプラグとを有し、第１メモリキャパシタ、第２メモリキャパシタおよびトランジスタを有するメモリセルが複数個配置されている構成とする。 （もっと読む）

【課題】 微細化に有利な構造を持ち、かつ、通常の強誘電体メモリと同じように読み出し、書き込み等の処理動作を実行できるようにした強誘電体メモリを提供する。
【解決手段】 列方向に並べられた複数本のワード線１６１及び１６２と、列方向と交差する行方向に並べられた複数本のビット線１３０とを備え、隣り合う一対のワード線１６１及び１６２によって一組のワード線対を構成し、一組のワード線対を構成する各ワード線１６１及び１６２に対しては、ジグザグ状に配置された複数個のキャパシタセル１１０を互い違いに接続し、一組のワード線対に接続された複数個のキャパシタセル１１０を個々に選択可能とするように複数本のビット線１３０を配置し、一対のワード線１６１及び１６２を同じタイミングで選択制御することを特徴とするものである。 （もっと読む）

【課題】 磁気ラム素子を提供する。
【解決手段】 磁気ラム素子は、半導体基板及び前記半導体基板上に配置された磁気トンネル接合構造体を具備する。前記磁気トンネル接合構造体と前記半導体基板との間に下部電極コンタクトプラグが配置される。前記下部電極コンタクトプラグは、前記磁気トンネル接合構造体と前記半導体基板との間に電気的接続を提供する。前記磁気トンネル接合構造体に隣接してデジットラインが配置される。また、前記磁気ラム素子の製造方法も提供する。 （もっと読む）

本メモリセルは、半導体材料内のソース領域（１）およびドレイン領域（２）と、該ソース領域とドレイン領域との間に提供されるチャネル領域上に、境界層（Ａ、Ｃ）の間に記憶層（Ｄ’）を有する３層の層構造と、その上に配置されるゲート電極（Ｇ）とを含み、記憶層は、Ａｌ_２Ｏ_３からなるエッチング層（Ｂ’）によってチャネル領域の上に置き換えられる。製造中、エッチング層は、横方向にエッチングされ、それにより、第２の境界層（Ｃ）も切り取られる。結果として生じる空間は、記憶層（Ｄ’）の材料（Ｄ）で充填される。適切なスペーサの提供により、メモリセルの寸法が規定される。
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【課題】トレンチ型ＤＲＡＭメモリセルの形成において、垂直型トラジスタとトレンチ型キャパシタの接続を容易化し、高集積化する。
【解決手段】第１および第２ソース／ドレイン領域と、該第１および第２ソース／ドレイン領域を接続する、半導体基板の中に配置されたチャネル領域と、ゲート電極とを含み、該ゲート電極は、上記第１および第２ソース／ドレイン領域間に流れる電流を制御するために、上記チャネル領域に沿って配置され、該チャネル領域から電気的に絶縁されている。また、上記チャネル領域では、該チャネルがリッジ状の形をなしたフィン領域を有している。この「リッジ状」とは、１つの上面と、第１ソース／ドレイン領域と第２ソース／ドレイン領域とを接続する線に対して（断面図では）垂直である２つの側面とからなる。この上面は、半導体基板の表面よりも下に配置されており、ゲート電極は、この上面および２つの側面に沿って設けられる。 （もっと読む）

【課題】容易に製造可能であり、セルのサイズの縮小を可能にするメモリデバイスを提供する。
【解決手段】 本発明の、トンネル電界効果トランジスタ（ＴＦＥＴ）と埋込みビット線とを用いたメモリデバイスには、記憶セルの行および列を含む行列が含まれる。各記憶セルには、少なくとも１つのセルトランジスタ（Ｔ０１〜Ｔｍｎ）が含まれ、そのセルトランジスタは第１のドープされた領域と第２のドープされた領域とを含んでおり、一方がソース領域（９８）であり、もう一方がドレイン領域（１５２）である。そのメモリデバイスにはワード線（Ｔ０１〜Ｔｍｎ）が含まれ、各ワード線は１つの行にあるメモリセルとビット線とに接続されており、各ビット線は１つの列における記憶セルに接続されている。第１のドープされた領域と第２のドープされた領域のドーピングタイプは異なる。 （もっと読む）

【課題】 基板上の磁気トンネル接合構造体を有するメモリセルを備える磁気ラム素子の駆動方法を提供する。
【解決手段】 基板１上に磁気トンネル接合構造体４１ａ、４１ｂを有するメモリセルを備える磁気ラム素子を駆動させる方法であって、前記磁気トンネル接合構造体４１ａ、４１ｂを介して書込み電流パルスを印加する段階と、前記磁気トンネル接合構造体に書込み磁界パルスを印加する段階と、を含み、前記書込み磁界パルスの少なくとも一部は前記書込み電流パルスの少なくとも一部と時間的に重複することを特徴とする磁気ラム素子の駆動方法。 （もっと読む）

情報担体（10）は、記憶区域配列（11）を構成する超常磁性体のパターンを有する情報面を有する。情報面での特定の超常磁性体（12Ｒ、12Ｇ、12Ｂ、12Ｙ）の存在で、記憶区域の値が表現される。超常磁性体は、例えば従来の減衰時間のような、変化磁場に対する固有の応答を示す。記憶ユニットは、情報面と協働するインターフェース面（32）と、変化磁場を発生するコイル（27）とを有する。インターフェース表面は、磁気センサ素子（24、25、26）の配列を有し、各磁気センサ素子は、読み出し信号を発生する検出領域を有する。処理ユニット（33）は、読み出し信号を処理して固有の応答を介して前記存在を検出する。
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【課題】微細化に適した構造を有し、製造が容易であり、使用できる材料に対する制約の少ない強誘電体メモリを含む半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板の表面領域に形成された電界効果型トランジスタと、前記電界効果型トランジスタの一方のソース／ドレイン内の前記半導体基板内に形成され、一方の電極が前記ソース／ドレインに接続されたトレンチ型強誘電体キャパシタと、前記半導体基板中に形成され、前記トレンチ型強誘電体キャパシタの他方の電極に接続された配線とを具備する。 （もっと読む）

単独トランジスタＤＲＡＭセル（１０）が、互いから電気的に隔離された本体にＤＲＡＭセルが形成されるようにＳＯＩ基板（１２，１４）に形成される。各々のセル（１０）はソースおよびドレイン接続として機能するドープ領域（３６，４２）を有する。ドレイン接続（４２）および本体（１６）の間には、本体（１６）と同じ導電型を有するが本体（１６）より高濃度の領域（４０）が存在し、プログラミングの間に衝突電離を促進することによって電子／正孔形成を促進する。ソース接続（３６）および本体（１６）に隣接して、ソース接続（３６）と同じ導電型を有するがソース接続（３６）より低濃度の領域（３８）が存在し、消去の間にダイオード電流を促進する。
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列ビット線と行ワード線の交差点に配置されたトランジスタで構成されるプログラム可能なメモリ・セルを開示する。トランジスタは、列ビット線から形成されるゲート及び行ワード線に接続されたソースを有する。列ビット線と行ワード線との間に電位差を印加してトランジスタのゲートの下にある基板内にプログラムされたｎ＋領域を作ることによってメモリ・セルをプログラムする。
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