【課題】メモリブロックを縮小化可能な不揮発性半導体記憶装置を提供する。
【解決手段】一態様に係る不揮発性半導体記憶装置は、半導体基板、メモリストリング、複数の第１導電層、第２導電層、及び第３導電層を有する。メモリストリングは、半導体基板に対して垂直方向に直列接続された複数のメモリセル、ダミートランジスタ、及びバックゲートトランジスタを有する。複数の第１導電層は、メモリセルのゲートと電気的に接続されている。第２導電層は、ダミートランジスタのゲートと電気的に接続されている。第３導電層は、バックゲートトランジスタのゲートと電気的に接続されている。第２導電層は、第３導電層と短絡している。 （もっと読む）

【課題】記憶容量の増大を図ることができる不揮発性記憶装置を提供する。
【解決手段】実施形態に係る不揮発性記憶装置は、第１の方向に延びる複数本のワード線を含むワード線配線層と、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、を備える。前記ピラーは、電流を流すか否かを選択する電流選択膜と、前記電流選択膜に積層された複数枚の抵抗変化膜と、を有する。１枚の前記抵抗変化膜は、金属と、酸素又は窒素と、を含有し、残りの前記抵抗変化膜は、前記金属と、酸素又は窒素と、電気陰性度が前記金属の電気陰性度よりも高い高電気陰性度物質と、を含有する。そして、前記残りの抵抗変化膜における前記高電気陰性度物質の濃度は、前記抵抗変化膜間で相互に異なる。 （もっと読む）

【課題】周辺回路領域を整形された形状とすることによりチップ面積を縮小する。
【解決手段】Ｙ方向に延在する複数のデータバスＤＢがピッチＰ１でＸ方向に配列されたメモリセル領域４０と、対応する複数のデータバスＤＢにそれぞれ接続された複数のバッファ回路ＢＣが設けられたバッファ領域６１とを備える。バッファ領域６１上においては、Ｙ方向に延在する複数のデータバスＤＢがピッチＰ２でＸ方向に配列され、ピッチＰ２はピッチＰ１よりも小さい。本発明によれば、データバスＤＢの配列ピッチをバッファ領域上において縮小していることから、他の回路ブロックに割当可能な面積を十分に確保することが可能となる。これにより、当該回路ブロックの幅拡大や形状の変形が不要となることから、無駄な空きスペースが生じにくく、チップ面積を縮小することが可能となる。 （もっと読む）

【課題】大容量ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｈｉｐに、プロセスコストが殆ど無く、ＳＲＡＭに比べセル面積が小さいＤＲＡＭメモリを混載し、ＣＨＩＰコストをおさえつつ、ＮＡＮＤのシステム性能を向上させることを可能とする複合メモリを提供すること。
【解決手段】第１絶縁膜と、第１Ｆｌｏａｔｉｎｇ Ｇａｔｅと、第２絶縁膜と、第１ゲート電極からなる第１メモリセルと、第３絶縁膜と、第２Ｆｌｏａｔｉｎｇ Ｇａｔｅと、第４絶縁膜と、第２ゲート電極と、第２Ｆｌｏａｔｉｎｇ Ｇａｔｅと第４ゲート電極を接続する第１コンタクトからなる第１選択トランジスタと、第１メモリセルが直列に複数接続され、ビット線に接続され、第１選択トランジスタを介してソース線に接続されたもので第１セルブロックを構成し、これを複数配列する不揮発性メモリにおいて、面積Ｓ１が、面積Ｓ２に比べて大きい。 （もっと読む）

【課題】安定した性能と高い生産性とを実現する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、メモリセルアレイ部と、第１平面内においてメモリセルアレイ部と並置されたコンタクト部と、を備えた不揮発性半導体記憶装置が提供される。メモリセルアレイ部は、積層体、半導体層、メモリ膜を含む。積層体は、第１平面に対して垂直な第１軸に沿って積層された複数の電極膜とそれらの間の電極間絶縁膜とを含む。半導体層は電極膜の側面に対向する。メモリ膜は電極膜と半導体層との間に設けられ電荷保持層を含む。コンタクト部は、コンタクト部絶縁層と複数のコンタクト電極とを含む。コンタクト部絶縁層は、コンタクト部絶縁膜と粒子とを含む。コンタクト電極はコンタクト部絶縁層を第１軸に沿って貫通する。コンタクト電極は電極膜に接続される。 （もっと読む）

【課題】所定のレイアウト面積内において複数の抵抗値が得られる抵抗素子を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１３上に配置された絶縁膜１４と、絶縁膜１４上に配置された導電層１２と、導電層１２上に配置された絶縁膜１６と、絶縁膜１６上に配置され、開口部を介して導電層１２に接続された導電層１１Ａと、導電層１１Ａに接続されたコンタクト２４Ａと、絶縁膜１６上に配置され、開口部を介して導電層１２に接続された導電層１１Ｂと、導電層１１Ｂに接続されたコンタクト２４Ｂと、絶縁膜１６上に配置され、開口部を介して導電層１２に接続された導電層１１Ｃと、導電層１１Ｃに接続されたコンタクト２４Ｃとを備える。導電層１２はフローティングゲート層と同じ材料から形成され、導電層１１Ａ、１１Ｂ、１１Ｃはコントロールゲート層と同じ材料から形成されている。 （もっと読む）

【課題】ビット線が直線状であり、かつセルトランジスタの長手方向がビット線方向に平行であり、さらにビット線がセルトランジスタと平面視で重複する位置に配線された半導体装置を提供する。
【解決手段】第１及び第２のコンタクトプラグ６ａ，６ｂの上面に第１の絶縁層１０ａを介して設けられ、かつ第１の不純物拡散層４ａと第２の不純物拡散層４ｂとを結ぶ方向に延伸するビット線ＢＬと、第１の絶縁層１０ａを貫通して設けられ、ビット線ＢＬと第１のコンタクトプラグ６ａとを電気的に接続するビット線コンタクトプラグと、ビット線ＢＬの一方側面側の側方に第１の下部電極７ａを有する第１のセルキャパシタと、ビット線ＢＬと第１の下部電極７ａとを絶縁する第１の絶縁膜８ａと、第１の下部電極７ａの下端と第２のコンタクトプラグ６ｂの側面とを電気的に接続する第１のコンタクト導体９ａとを備える。 （もっと読む）

【課題】露光パターンのピッチの１／４のピッチのパターンを形成する方法でありながら、形成されたパターンの本数を４の倍数以外の数にする。
【解決手段】第２のパターンおよび第２のマスクパターンを覆うと共に第１の膜の上に第３の膜を形成する工程と、第３の膜をエッチバック処理することにより、第２のパターンおよび第２のマスクパターンの側壁に第１の側壁ラインパターンおよび第１の側壁マスクパターンをそれぞれ形成する工程と、第２のマスクパターンおよび第１の側壁マスクパターンを覆うように第３のマスクパターンを形成する工程と、第３のマスクパターンをマスクとし、第２のパターンを第１の側壁ラインパターンに対して選択的にエッチングして除去した後、第３のマスクパターンを除去する工程とを備えた。 （もっと読む）

【課題】 メモリセルの微細化を図りつつ、セル電流を確保する。
【解決手段】 実施形態による半導体記憶装置は、ゲート溝１５と第１乃至第３の溝１９ａ、１９ｂ、１８とを有し、第１乃至第３の溝はゲート溝の底面に形成され、第３の溝は第１及び第２の溝の間に形成された半導体基板１１と、第１の溝内形成された第１のゲート部２１ａと第２の溝内形成された第２のゲート部２１ｂと第３の溝内形成された第３のゲート部２１ｃとゲート溝内に形成された第４のゲート部２１ｄとを有するゲート電極２１と、を具備する。ゲート電極を有するセルトランジスタＴｒは、第１及び第３のゲート部間の半導体基板内に形成された第１のチャネル領域Ｃｈ１と、第２及び第３のゲート部間の半導体基板内に形成された第２のチャネル領域Ｃｈ２と、を有する。 （もっと読む）

【課題】本実施形態は、ゲートパターン加工時のアスペクト比を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】本実施形態の半導体装置の製造方法は、基板上に、ゲート絶縁膜と下部ゲート電極と電極間絶縁膜と上部ゲート電極とハードマスクとを順次形成し、選択トランジスタの形成予定領域に、ハードマスクと上部ゲート電極と電極間絶縁膜とを貫き、下部ゲート電極まで達する溝を形成し、溝の中に選択的に下部ゲート電極の結晶構造から影響を受けつつ結晶成長させることにより、特定の結晶配向を優先的に持つ結晶構造を有し、且つ、下部ゲート電極と上部ゲート電極とを電気的に接続する接続層を形成する。 （もっと読む）

【課題】メモリセルにセレクターを搭載せずに、非選択のメモリセルに流れる回り込み電流を十分に抑制することができる抵抗変化メモリを提供する。
【解決手段】第１電極１ａ及び第２電極１ｂと、第１電極１ａと第２電極１ｂとの間に配置された可変抵抗層１ｃとを有し、少なくとも３つの状態を有するメモリセルＭＣと、第１電極１ａと第２電極１ｂとの間に電圧を印加して、書き込み、消去、及び読み出しを行う制御回路２とを備える。制御回路２は、書き込み動作時に、第１電極１ａと第２電極１ｂとの間に、第１電圧パルスを与え、前記第１電圧パルスを与えた後、前記第１電圧パルスと極性の異なる第２電圧パルスを与える。 （もっと読む）

【課題】エッチング加工により高アスペクト比の構造体の形成が可能な半導体装置の製造方法を提供すること。
【解決手段】異なる材料からなる複数の膜を積層して少なくとも酸化シリコン膜を含む積層膜を形成する工程と、前記積層膜上にハードマスクパターンを形成する工程と、前記ハードマスクパターンをエッチングマスクに用いて前記積層膜を異方性エッチングして所定の形状の積層膜パターンを形成する工程と、前記ハードマスクパターンを除去する工程と、を含み、前記ハードマスクパターンは、第１ハードマスク層と第２ハードマスク層とが少なくとも１層ずつ以上積層されて構成され、前記第１ハードマスク層は、前記第２ハードマスク層よりもウェットエッチングによる剥離性が良い材料からなり、前記積層膜の直上には前記第１ハードマスク層が配置される。 （もっと読む）

【課題】微細なパターンを含む半導体装置の信頼性を向上する。
【解決手段】本実施形態の半導体装置は、素子形成領域１００内の半導体素子と、素子形成領域１００内から引き出し領域１５０内に延在する複数の配線ＷＬと、引き出し領域１５０内の配線ＷＬに接続されるコンタクト部３９と、を具備し、配線ＷＬは、ｎ番（ｎは１以上の整数）の側壁膜のパターンに対応する（ｎ＋１）番目の側壁膜のパターンに基づいて形成され、配線ＷＬの配線幅ＷＷ又は素子形成領域１５０内の配線間隔ＷＤに対応する第１の寸法は、リソグラフィの解像度の限界寸法より小さく、露光波長がλ、レンズの開口数がＮＡ、プロセスパラメータがｋ１で示される場合、第１の寸法は、（ｋ１／２^ｎ）×（λ／ＮＡ）以下であり、引き出し領域内で互いに隣接する配線ＷＬの間隔ＷＣ２に対応する第２の寸法は第１の寸法より大きい。 （もっと読む）

【課題】半導体記憶装置の面積を削減する。
【解決手段】複数のメモリセル(NMC,DMC)のうち周辺回路領域(PC)に隣接するメモリセル(DMC)と半導体基板(100)との間には、そのメモリセル(DMC)の下部電極(M13)から半導体基板(100)に向けて延伸するコンタクトプラグが形成されていない。第１のコンタクトプラグ(C101)は、半導体基板(100)の平面視において第１のコンタクトプラグの端面の少なくとも一部がメモリセルアレイ(MARY)の周縁よりも内側に配置されるように形成されている。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】集積度が高く、データ保持時間の長い半導体記憶装置。
【解決手段】基板上の半導体膜と、半導体膜を覆う第１のゲート絶縁膜と、第１のゲート絶縁膜を介して半導体膜上に設けられた第１のゲート電極と、第１のゲート絶縁膜上にあり、半導体膜と重畳しない、第１のゲート電極と同一層かつ同一材料である第１の導電膜と、第１のゲート絶縁膜上にあり、第１のゲート電極および第１の導電膜の上面を露出し、第１のゲート電極および第１の導電膜の間に溝部を有する絶縁膜と、該絶縁膜上にあり、第１のゲート電極、第１の導電膜および溝部と接する酸化物半導体膜と、酸化物半導体膜を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜を介して酸化物半導体膜および溝部上に設けられた第２のゲート電極と、第２のゲート絶縁膜および酸化物半導体膜を介して第１のゲート電極上に設けられた、第２のゲート電極と同一層かつ同一材料である第２の導電膜と、を有する。 （もっと読む）

【課題】メモリアレイの周辺に配置される周辺回路の専有面積を小さくすることができる半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、メモリアレイと、周辺回路と、を備える。メモリアレイは、複数のメモリセルと、複数のワード線と、複数のビット線と、を有し、４つのブロックを有する。周辺回路は、第１ブロックに属するワード線に接続された第１転送トランジスタと、第２ブロックに属する前記ワード線に接続された第２転送トランジスタと、第３ブロックに属するワード線に接続された第３転送トランジスタと、を含むトランジスタグループを有する。第１〜第３転送トランジスタにおいては、それぞれのソース及びドレインのいずれか他方を共有し、ソース及びドレインのいずれか一方と他方とをむすぶ方向が隣り合う転送トランジスタどうしで互いに９０°または１８０°異なる。 （もっと読む）

【課題】アモルファスシリコンを記憶部に用いる記憶装置の動作電圧を低減し、かつ、それを低温プロセスで形成する。
【解決手段】実施形態に係わる記憶装置は、結晶化されたＳｉ_ｘＧｅ_１−ｘ （０≦ｘ＜１）層を含む第１の電極ＥＬ１と、金属元素を含む第２の電極ＥＬ２と、第１及び第２の電極ＥＬ１，ＥＬ２間に配置され、アモルファスＳｉ層を含む可変抵抗部ＶＲと、アモルファスＳｉ層内の金属元素を含むフィラメントの長さを制御する制御回路とを備える。 （もっと読む）

【課題】新たな構造の半導体装置を提供し、書き込み後の当該半導体装置のメモリセルのしきい値電圧のばらつきを小さくし、動作電圧を低減する、または記憶容量を増大する。
【解決手段】酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセルを駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、複数のメモリセルへのデータの書き換えが終了したか否かを検知する書き込み終了検知回路と、を有し、駆動回路は、データバッファと、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有する。 （もっと読む）

【課題】メモリセルのセルサイズを縮小することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセル（１２）と、複数の第１および第２の制御線（１１２，１１１）と、複数のワード線（１０４，１０５）とを備え、複数のメモリセルは、２つのメモリセルからなるメモリセルペア（１０）を備え、各メモリセルペアは、第１および第２の拡散領域（１０１，１０２）を有し、ワード線（１０４）がゲートとなるＭＯＳトランジスタ（１５）と、記憶素子（１０９Ａ，１０９Ｂ）と、第２および第３の拡散領域（１０２，１０３）を有し、ワード線（１０５）がゲートとなるＭＯＳトランジスタ（１８）とを備えており、第１の拡散領域（１０１）から第２の拡散領域（１０２）へ向かう方向と、第３の拡散領域（１０３）から第２の拡散領域（１０２）へ向かう方向とがそれぞれ、第１の制御線（１１２）に対して傾いている。 （もっと読む）