半導体記憶装置
【課題】半導体記憶装置の面積を削減する。
【解決手段】複数のメモリセル(NMC,DMC)のうち周辺回路領域(PC)に隣接するメモリセル(DMC)と半導体基板(100)との間には、そのメモリセル(DMC)の下部電極(M13)から半導体基板(100)に向けて延伸するコンタクトプラグが形成されていない。第１のコンタクトプラグ(C101)は、半導体基板(100)の平面視において第１のコンタクトプラグの端面の少なくとも一部がメモリセルアレイ(MARY)の周縁よりも内側に配置されるように形成されている。
【解決手段】複数のメモリセル(NMC,DMC)のうち周辺回路領域(PC)に隣接するメモリセル(DMC)と半導体基板(100)との間には、そのメモリセル(DMC)の下部電極(M13)から半導体基板(100)に向けて延伸するコンタクトプラグが形成されていない。第１のコンタクトプラグ(C101)は、半導体基板(100)の平面視において第１のコンタクトプラグの端面の少なくとも一部がメモリセルアレイ(MARY)の周縁よりも内側に配置されるように形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
行列状に配列された複数のメモリセル（例えば、ＤＲＡＭやＦｅＲＡＭなど）からなるメモリセルアレイでは、メモリセルアレイの中央領域に配列されたメモリセルの四方には別のメモリセルが隣接しているが、メモリセルアレイ領域の周辺領域に配列されたメモリセルの四方には別のメモリセルが隣接しているとは限らない。そのため、メモリセルアレイの中央領域よりもメモリセルアレイの周辺領域のほうがメモリセルの加工精度が劣化してメモリ特性が劣化しやすい。そこで、メモリ特性の確保のために、メモリセルアレイの周辺領域に形成されたメモリセルをダミーメモリセルとして利用することが考えられている。また、回路面積の増加を抑制できる半導体記憶装置の構造として、ＣＯＢ（Capacitor Over Bit-line）構造が知られている（例えば、特許文献１の図４など）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１９５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＣＯＢ構造の半導体記憶装置においてメモリセルアレイの周辺領域に配列されたメモリセルをダミーメモリセルとして利用する場合、ダミーメモリセルと半導体基板との間にはダミーメモリセルの下部電極から半導体基板に向けて延伸するコンタクトプラグが形成されることになるので、ビット線に電気的に接続されるコンタクトプラグの形成位置が制限されてしまう。そのため、半導体記憶装置の回路面積を削減することが困難である。例えば、半導体基板の平面視においてコンタクトプラグ（ビット線に電気的に接続されるコンタクトプラグ）の端面がメモリセルアレイの周縁よりも外側に配置されるようにコンタクトプラグを形成しなければならない場合がある。この場合、メモリセルアレイの列方向における半導体記憶装置の長さが増加することになる。
【０００５】
そこで、この発明は、回路規模を削減可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の１つの局面に従うと、半導体記憶装置は、半導体基板と、上記半導体基板の上方に形成されたメモリセルアレイと、上記メモリセルアレイの列方向に延伸するように上記メモリセルアレイと上記半導体基板との間に形成されたビット線と、上記半導体基板と上記ビット線との間に形成されるとともに上記メモリセルアレイの列方向において上記メモリセルアレイに隣接する周辺回路領域に含まれる配線に電気的に接続された導電層と、上記ビット線と上記導電層とを電気的に接続する第１のコンタクトプラグとを備え、上記メモリセルアレイは、上記ビット線に並行するようにそのメモリセルアレイの列方向に配列された複数のメモリセルを含み、上記複数のメモリセルの各々は、下部電極と、上部電極と、上記下部電極と上記上部電極との間に挟まれたメモリ層とを含み、上記複数のメモリセルのうち上記周辺回路領域に隣接するメモリセルと上記半導体基板との間には、そのメモリセルの下部電極から上記半導体基板に向けて延伸するコンタクトプラグが形成されておらず、上記第１のコンタクトプラグは、上記半導体基板の平面視においてその第１のコンタクトプラグの端面の少なくとも一部が上記メモリセルアレイの周縁よりも内側に配置されるように形成されている。
【０００７】
上記半導体記憶装置では、周辺回路領域に隣接するメモリセルと半導体基板との間にメモリセルの下部電極から半導体基板に向けて延伸するコンタクトプラグが形成されていないので、半導体基板の平面視において第１のコンタクトプラグの端面の少なくとも一部がメモリセルアレイの周縁よりも内側に配置されるように第１のコンタクトプラグを形成できる。このように、ビット線と導電層とを電気的に接続するコンタクトプラグの形成位置の制限を緩和できるので、半導体基板の平面視において第１のコンタクトプラグの端面がメモリセルアレイの周縁よりも外側に配置される場合よりも、半導体記憶装置の面積を削減できる。
【０００８】
なお、上記半導体記憶装置は、上記ビット線と上記メモリセルアレイとの間に形成された下部水素バリア膜と、上記メモリセルアレイの上方および側方を覆うとともに上記メモリセルアレイの外縁部において上記下部水素バリア膜に接続された上部水素バリア膜とをさらに備え、上記メモリ層は、強誘電体または高誘電体によって構成されるものであっても良い。
【０００９】
上記半導体記憶装置では、下部水素バリア膜および上部水素バリア膜によってメモリセルアレイを覆うことにより、水素還元によるメモリセルの劣化を防止できる。また、半導体基板の平面視において第１のコンタクトプラグの端面の少なくとも一部がメモリセルアレイの周縁よりも内側に配置されるように第１のコンタクトプラグを形成できるので、メモリセルアレイの列方向における下部水素バリア膜および上部水素バリア膜の長さを減少させることができる。その結果、半導体記憶装置の回路面積を削減できる。
【００１０】
また、上記半導体記憶装置は、上記第１のコンタクトプラグとともに上記ビット線と上記導電層とを電気的に接続する補助コンタクトプラグをさらに備え、上記メモリセルアレイの周縁領域には、上記複数のメモリセルのうち２以上のメモリセルが配置されており、その２以上のメモリセルの各々と上記半導体基板との間には、そのメモリセルの下部電極から上記半導体基板に向けて延伸するコンタクトプラグが形成されておらず、上記補助コンタクトプラグは、上記半導体基板の平面視において上記第１のコンタクトプラグの端面よりも上記メモリセルアレイの内側に配置されるように形成されていても良い。
【００１１】
上記半導体記憶装置では、第１のコンタクトプラグとともに補助コンタクトプラグによってビット線と導電層とを電気的に接続するので、１つのコンタクトプラグによってビット線と導電層とを電気的に接続する場合よりも、ビット線と導電層との接続部における電気抵抗を低下させることができ、信号伝達性を向上させることができる。
【００１２】
なお、上記導電層は、上記半導体基板に形成された不純物拡散層によって構成されても良いし、上記半導体基板に形成されたゲート電極によって構成されても良い。上記のように構成することにより、半導体基板に形成されるＭＯＳトランジスタの製造工程（不純物拡散層を形成する工程、または、ゲート電極を形成する工程）において導電層を形成できるので、半導体記憶装置の製造工程の増加を抑制できる。
【００１３】
または、上記導電層は、上記ビット線と上記半導体基板との間に形成された配線によって構成されても良い。上記のように構成することにより、導電層を構成する配線と半導体基板との間に素子形成領域（例えば、ＭＯＳトランジスタを形成できる程度の領域）を確保できる。これにより、周辺回路の一部を素子形成領域に形成できるので、周辺回路の回路面積を削減できる。
【００１４】
または、上記導電層は、上記半導体基板に形成されたＭＯＳトランジスタによって構成され、上記ＭＯＳトランジスタの２つの不純物拡散層の一方は、上記第１のコンタクトプラグに電気的に接続され、上記ＭＯＳトランジスタの２つの不純物拡散層の他方は、上記周辺回路領域に含まれる配線に電気的に接続されても良い。上記のように構成することにより、導電層を構成するＭＯＳトランジスタを周辺回路の一部として利用できるので、周辺回路の回路面積を削減できる。
【００１５】
また、上記半導体記憶装置は、上記複数のメモリセルのうち上記メモリセルアレイの中央領域に配列されたメモリセルの下部電極から上記半導体基板へ向けて延伸する第２のコンタクトプラグと、上記半導体基板に形成されたスイッチＭＯＳトランジスタと、第３のコンタクトプラグとをさらに備え、上記第２のコンタクトプラグは、上記スイッチＭＯＳトランジスタの２つの不純物拡散層の一方に電気的に接続され、上記第３のコンタクトプラグは、上記スイッチＭＯＳトランジスタの２つの不純物拡散層の他方と上記ビット線とを電気的に接続しても良い。
【発明の効果】
【００１６】
以上のように、半導体記憶装置の回路面積を削減できる。
【図面の簡単な説明】
【００１７】
【図１】実施形態１による半導体記憶装置の平面構造について説明するための図。
【図２】（Ａ）図１に示した半導体記憶装置のＡ−Ａ線における断面構造について説明するための図。（Ｂ）図１に示した半導体記憶装置のＢ−Ｂ線における断面構造について説明するための図。
【図３】半導体記憶装置の比較例１の平面構造について説明するための図。
【図４】（Ａ）図３に示した半導体記憶装置のＡ−Ａ線における断面構造について説明するための図。（Ｂ）図３に示した半導体記憶装置のＢ−Ｂ線における断面構造について説明するための図。
【図５】実施形態１の変形例１による半導体記憶装置の平面構造について説明するための図。
【図６】図５に示した半導体記憶装置のVI−VI線における断面構造について説明するための図。
【図７】実施形態１の変形例２による半導体記憶装置の平面構造について説明するための図。
【図８】図７に示した半導体記憶装置のVIII−VIII線における断面構造について説明するための図。
【図９】実施形態１の変形例３による半導体記憶装置の平面構造について説明するための図。
【図１０】実施形態２による半導体記憶装置について説明するための図。
【図１１】半導体記憶装置の比較例２について説明するための図。
【図１２】導電層の変形例１について説明するための図。
【図１３】導電層の変形例２について説明するための図。
【図１４】導電層の変形例３について説明するための図。
【発明を実施するための形態】
【００１８】
以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００１９】
（実施形態１）
図１は、実施形態１による半導体記憶装置の平面構造を示し、図２Ａは、図１に示した半導体記憶装置のＡ−Ａ線における断面構造を示し、図２Ｂは、図１に示した半導体記憶装置のＢ−Ｂ線における断面構造を示す。この半導体記憶装置は、半導体基板１００と、メモリセルアレイＭＡＲＹと、複数のビット線ＢＬと、複数の不純物拡散層１０１と、複数のコンタクトプラグＣ１０１〜Ｃ１０４と、複数のスイッチＭＯＳトランジスタＭＴとを備える。すなわち、メモリセルアレイＭＡＲＹのメモリセル列毎に、ビット線ＢＬ，不純物拡散層１０１，コンタクトプラグＣ１０１〜Ｃ１０４，およびスイッチＭＯＳトランジスタが設けられている。なお、以下では、説明の便宜上、メモリセルアレイＭＡＲＹの１つのメモリセル列（すなわち、メモリセルアレイＭＡＲＹを構成する行列状に配列された複数のメモリセルのうち、１つのビット線ＢＬに並行するようにメモリセルアレイＭＡＲＹの列方向に配列された複数のメモリセル）に関連する構成について説明する。
【００２０】
メモリセルアレイＭＡＲＹは、半導体基板１００の上方に形成される。ビット線ＢＬは、メモリセルアレイＭＡＲＹの列方向（Ｘ軸方向）に延伸するように、メモリセルアレイＭＡＲＹと半導体基板１００との間に形成される。不純物拡散層１０１（導電層）は、半導体基板１００とビット線ＢＬとの間に形成され、コンタクトプラグＣ１０４を経由して周辺回路領域ＰＣに含まれる配線１０５に電気的に接続される。周辺回路領域ＰＣは、メモリセルアレイＭＡＲＹの列方向においてメモリセルアレイＭＡＲＹに隣接する領域であり、メモリセルアレイＭＡＲＹの周辺回路（例えば、センスアンプなど）が形成される。コンタクトプラグＣ１０１（第１のコンタクトプラグ）は、ビット線ＢＬと不純物拡散層１０１とを電気的に接続する。
【００２１】
〔メモリセル〕
メモリセルアレイＭＡＲＹを構成する複数のメモリセルの各々は、下部電極Ｍ１３と、上部電極Ｍ１１と、下部電極Ｍ１３と上部電極Ｍ１１との間に挟まれたメモリ層Ｍ１２とを含む。メモリ層Ｍ１２は、ＰＺＴ（チタン酸ジルコン酸鉛）のような強誘電体によって構成されても良いし、ＢＳＴ（チタン酸バリウムストロンチウム）のような高誘電体によって構成されても良い。すなわち、メモリセルは、不揮発性のＦｅＲＡＭ（Ferroelectric Random Access Memory）であっても良いし、揮発性のＤＲＡＭ（Dynamic Random Access Memory）であっても良い。ここでは、上部電極Ｍ１１は、メモリセルアレイＭＡＲＹの行方向（Ｙ軸方向）に延伸しており、上部電極Ｍ１１と下部電極１３との交差部にメモリセルが形成されている。なお、図１では、説明の便宜上、上部電極Ｍ１１を透明で示している。また、メモリセルアレイＭＡＲＹの中央領域に配列されたメモリセルは、ノーマルメモリセルＮＭＣとして利用され、メモリセルアレイＭＡＲＹの中央領域を取り囲む周辺領域に配列されたメモリセルは、ダミーメモリセルＤＭＣとして利用される。すなわち、メモリセルアレイＭＡＲＹでは、行列状に配列された複数のノーマルメモリセルＮＭＣを取り囲むように複数のダミーメモリセルＤＭＣが配列されている。
【００２２】
〔ノーマルメモリセル〕
ノーマルメモリセルＮＭＣは、メモリセルアレイＭＡＲＹの中央領域に配列されたメモリセルである。ノーマルメモリセルＮＭＣと半導体基板１００との間には、ノーマルメモリセルＮＭＣの下部電極Ｍ１３から半導体基板１００へ向けて（Ｚ軸方向に沿って）延伸するコンタクトプラグＣ１０２が形成されている。半導体基板１００には、不純物拡散層１１１，１１２およびゲート電極ＧＬを有するスイッチＭＯＳトランジスタＭＴが形成されている。コンタクトプラグＣ１０２は、スイッチＭＯＳトランジスタＭＴの不純物拡散層１１１に電気的に接続され、コンタクトプラグＣ１０３は、スイッチＭＯＳトランジスタＭＴの不純物拡散層１１２とビット線ＢＬとを電気的に接続する。なお、ここでは、ゲート電極ＧＬは、メモリセルアレイＭＡＲＹの行方向（Ｙ軸方向）に延伸している。また、図１では、説明の便宜上、不純物拡散層１１１，１１２の図示を省略している。
【００２３】
〔ダミーメモリセル〕
ダミーメモリセルＤＭＣは、周辺回路領域ＰＣに隣接するメモリセルアレイＭＡＲＹの周縁領域に配列されたメモリセルである。また、ダミーメモリセルＤＭＣと半導体基板１００との間には、ダミーメモリセルＤＭＣの下部電極Ｍ１３から半導体基板１００に向けて延伸するコンタクトプラグが形成されていない。すなわち、ダミーメモリセルＤＭＣの下部電極Ｍ１３は、半導体基板１００，不純物拡散層１０１，およびビット線ＢＬから絶縁されている。
【００２４】
〔コンタクトプラグ〕
コンタクトプラグＣ１０１は、半導体基板１００の平面視においてコンタクトプラグＣ１０１の端面の全部がメモリセルアレイＭＡＲＹの周縁よりも内側に配置されるように形成されている。ここでは、メモリセルアレイＭＡＲＹの周縁は、半導体基板１００の平面視におけるダミーメモリセルＤＭＣの外側側面によって定められている。
【００２５】
〔半導体記憶装置の比較例１〕
ここで、図３および図４を参照して、半導体記憶装置の比較例１について説明する。図３は、半導体記憶装置の比較例１の平面構造を示し、図４Ａは、図３に示した半導体記憶装置のＡ−Ａ線における断面構造を示し、図４Ｂは、図３に示した半導体記憶装置のＢ−Ｂ線における断面構造を示す。半導体記憶装置の比較例１では、ダミーメモリセルＤＭＣの下部電極Ｍ１３と半導体基板１００との間に、下部電極Ｍ１３から半導体基板１００（詳しくは、半導体基板１００に形成された不純物拡散層９０１）へ向けて延伸するコンタクトプラグＣ９０１が形成されている。そのため、半導体基板１００の平面視においてコンタクトプラグＣ９０２の端面がメモリセルアレイＭＡＲＹの周縁よりも内側に配置しようとしてもコンタクトプラグＣ９０１，Ｃ９０２の間隔がデザインルールによって規定された最小間隔よりも狭くなってしまう場合、コンタクトプラグＣ９０２は、半導体基板１００の平面視においてコンタクトプラグＣ９０２の端面がメモリセルアレイＭＡＲＹの周縁よりも外側に配置されるように形成されることになる。その結果、メモリセルアレイＭＡＲＹの列方向における半導体記憶装置の長さが増加することになる。このように、ビット線ＢＬと不純物拡散層１０１とを電気的に接続するコンタクトプラグＣ９０２の形成位置が制限されてしまうので、半導体記憶装置の回路面積を削減することが困難である。
【００２６】
一方、図１および図２に示した半導体記憶装置では、ダミーメモリセルＤＭＣと半導体基板１００との間にダミーメモリセルＤＭＣの下部電極Ｍ１３から半導体基板１００に向けて（Ｚ軸方向に沿って）延伸するコンタクトプラグが形成されていないので、半導体基板１００の平面視においてコンタクトプラグＣ１０１の端面の全部がメモリセルアレイＭＡＲＹの周縁よりも内側に配置されるようにコンタクトプラグＣ１０１を形成できる。これにより、メモリセルアレイＭＡＲＹの列方向における半導体記憶装置の長さを減少させることができる。このように、ビット線ＢＬと不純物拡散層１０１とを電気的に接続するコンタクトプラグＣ１０１の形成位置の制限を緩和できるので、図３および図４に示した半導体記憶装置の比較例１よりも回路面積を削減できる。
【００２７】
また、周辺回路領域ＰＣに含まれる配線１０５に電気的に接続される導電層として不純物拡散層１０１を利用することにより、半導体基板１００に不純物拡散層を形成する製造工程において他の不純物拡散層（例えば、不純物拡散層１１１，１１２）とともに導電層を形成できるので、半導体記憶装置の製造工程の増加を抑制できる。
【００２８】
また、図１および図２に示した半導体記憶装置は、メモリセルアレイＭＡＲＹの行方向（Ｙ軸方向）に延伸するように半導体基板１００に形成されたダミーゲート電極ＤＧＬを備えている。このようにダミーゲート電極ＤＧＬを形成することにより、ダミーゲート電極ＤＧＬに隣接するゲート電極ＧＬの加工精度を向上させることができる。さらに、ダミーゲート電極ＤＧＬだけでなくＭＯＳトランジスタの他の構成要素（例えば、不純物拡散層）もダミー要素として半導体基板１００に形成されていても良い。例えば、ダミートランジスタとしてＭＯＳ容量が半導体基板１００に形成されていても良い。なお、図１および図２に示した半導体記憶装置は、ダミーゲート電極ＤＧＬを備えていなくても良い。
【００２９】
〔実施形態１の変形例１〕
なお、図５および図６のように、実施形態１による半導体記憶装置は、図１および図２に示したコンタクトプラグＣ１０１に代えてコンタクトプラグＣ１０１ａを備えていても良い。コンタクトプラグＣ１０１ａは、半導体基板１００の平面視においてコンタクトプラグＣ１０１ａの端面の一部がメモリセルアレイＭＡＲＹの周縁よりも内側に配置されるように形成されている。このように構成した場合も、ダミーメモリセルＤＭＣの下部電極から半導体基板１００へ向けて延伸するコンタクトプラグが形成されている場合（図３および図４に示した半導体記憶装置）よりも、半導体記憶装置の回路面積を削減できる。
【００３０】
〔実施形態１の変形例２〕
また、図７および図８のように、実施形態１による半導体記憶装置は、メモリセルアレイＭＡＲＹの列方向においてメモリセルアレイＭＡＲＹの周縁領域に２以上のダミーメモリセル（ここでは、２個のダミーメモリセルＤＭＣａ，ＤＭＣｂ）を備えていても良い。ダミーメモリセルＭＣＤａ，ＭＣＤｂの各々と半導体基板１００との間には、そのダミーメモリセルの下部電極Ｍ１３から半導体基板１００に向けて延伸するコンタクトプラグが形成されていない。この場合、実施形態１による半導体記憶装置は、１または複数の補助コンタクトプラグ（ここでは、補助コンタクトプラグＣ１０１ｂ，Ｃ１０１ｃ）をさらに備えていても良い。補助コンタクトプラグＣ１０１ｂ，Ｃ１０１ｃの各々は、ビット線ＢＬと導電層（ここでは、不純物拡散層１０１）とを電気的に接続する。また、補助コンタクトプラグＣ１０１ｂ，１０１ｃの各々は、半導体基板１００の平面視においてコンタクトプラグＣ１０１の端面よりもメモリセルアレイＭＡＲＹの内側に配置されるように形成されている。
【００３１】
このように、コンタクトプラグＣ１０１とともに補助コンタクトプラグＣ１０１ｂ，Ｃ１０１ｃによってビット線ＢＬと導電層とを電気的に接続することにより、１つのコンタクトプラグによってビット線ＢＬと導電層とを電気的に接続する場合よりも、ビット線ＢＬと導電層との接続部における電気抵抗を低下させることができ、信号伝達性を向上させることができる。なお、図７および図８に示した半導体記憶装置は、補助コンタクトプラグＣ１０１ｂ，Ｃ１０１ｃを備えていなくても良い。
【００３２】
〔実施形態１の変形例３〕
さらに、図９のように、ノーマルメモリセルＮＭＣおよびダミーメモリセルＤＭＣの各々の上部電極Ｍ１１は、メモリセルアレイＭＡＲＹの行方向（Ｙ軸方向）においてメモリセル列毎に分断されていても良い。このように構成した場合、メモリセルアレイＭＡＲＹの周縁は、メモリセルアレイＭＡＲＹの行方向に配列された複数のダミーメモリセルＤＭＣの外側側面によって定められる。
【００３３】
（実施形態２）
図１０Ａは、実施形態２による半導体記憶装置の断面構造（ビット線ＢＬに沿って切断した半導体記憶装置の断面図）を示し、図１０Ｂは、実施形態２による半導体記憶装置の別の断面構造（メモリセル列（ノーマルメモリセルＮＭＣおよびダミーメモリセルＤＭＣ）に沿って切断した半導体記憶装置の断面図）を示す。この半導体記憶装置は、図１および図２に示した構成に加えて、下部水素バリア膜２０１と、上部水素バリア膜２０２とを備える。なお、実施形態２による半導体記憶装置の平面構造は、図１に示した平面構造と同様である。すなわち、図１０Ａは、図１のＡ−Ａ線における断面図に相当し、図１０Ｂは、図１のＢ−Ｂ線における断面図に相当する。
【００３４】
下部水素バリア膜２０１は、ビット線ＢＬとメモリセルアレイＭＡＲＹとの間に形成される。上部水素バリア膜２０２は、メモリセルアレイＭＡＲＹの上方および側方を覆うとともにメモリセルアレイＭＡＲＹの外縁部において下部水素バリア膜２０１に接続されるように形成される。下部水素バリア膜２０１および上部水素バリア膜２０２は、水素の通過を阻止できる材料（例えば、水素透過性の低い材料）によって構成される。下部水素バリア膜２０１および上部水素バリア膜２０２によってメモリセルアレイＭＡＲＹを覆うことにより、水素還元によるメモリセル（特に、ノーマルメモリセルＮＭＣ）の劣化を防止できる。
【００３５】
〔半導体記憶装置の比較例２〕
ここで、図１１を参照して、半導体記憶装置の比較例２について説明する。半導体記憶装置の比較例２では、ダミーメモリセルＤＭＣの下部電極Ｍ１３と半導体基板１００との間に、下部電極Ｍ１３から半導体基板１００（詳しくは、半導体基板１００に形成された不純物拡散層９０１）へ向けて延伸するコンタクトプラグＣ９０１が形成されているので、コンタクトプラグＣ９０２は、半導体基板１００の平面視においてコンタクトプラグＣ９０２の端面がメモリセルアレイＭＡＲＹの周縁よりも外側に配置されるように形成されることになる。上部水素バリア膜２０２の周縁は、半導体基板１００の平面視においてコンタクトプラグＣ９０２の端面よりも外側に位置することになるので、メモリセルアレイＭＡＲＹの列方向における上部水素バリア膜２０２の長さが増加してしまい、その結果、半導体記憶装置の回路面積も増加してしまう。
【００３６】
一方、実施形態２による半導体記憶装置では、半導体基板１００の平面視においてコンタクトプラグＣ１０１の端面の少なくとも一部がメモリセルアレイＭＡＲＹの周縁よりも内側に配置されるようにコンタクトプラグＣ１０１を形成できるので、メモリセルアレイＭＡＲＹの列方向における上部水素バリア膜２０２長さを減少させることができ、その結果、半導体記憶装置の回路面積を削減できる。
【００３７】
なお、下部水素バリア膜２０１および上部水素バリア膜２０２は、メモリセルアレイの全体を一括して覆うように構成されていても良いし、複数のメモリセルを個別に覆うように構成されていても良い。
【００３８】
また、図１０に示した半導体記憶装置において、コンタクトプラグＣ１０１は、図５に示したコンタクトプラグＣ１０１ａのように、半導体基板１００の平面視においてコンタクトプラグＣ１０１の端面の一部がメモリセルアレイＭＡＲＹの周縁よりも内側に配置されるように形成されても良い。さらに、図１０に示した半導体記憶装置は、図７および図８のように、メモリセルアレイＭＡＲＹの列方向においてメモリセルアレイＭＡＲＹの周縁領域に２以上のダミーメモリセルを備えていても良いし、１または複数の補助コンタクトプラグを備えていても良い。また、上部電極Ｍ１１は、図１のようにメモリセルアレイＭＡＲＹの行方向（Ｙ軸方向）に延伸していても良いし、図９のようにメモリセルアレイＭＡＲＹの行方向（Ｙ軸方向）においてメモリセル列毎に分断されていても良い。
【００３９】
（導電層の変形例１）
なお、図１２のように、実施形態２による半導体記憶装置は、図１０に示した不純物拡散層１０１に代えてゲート電極１０１ａを導電層として備えていても良い。このように構成した場合も、半導体基板１００にゲート電極を形成する製造工程において他のゲート電極（例えば、ゲート電極ＧＬ，ダミーゲート電極ＤＧＬ）とともに導電層を形成できるので、半導体記憶装置の製造工程の増加を抑制できる。なお、実施形態１による半導体記憶装置も、不純物拡散層１０１に代えてゲート電極１０１ａを導電層として備えていても良い。
【００４０】
（導電層の変形例２）
また、図１３のように、実施形態２による半導体記憶装置は、図１０に示した不純物拡散層１０１に代えて配線１０１ｂを導電層として備えていても良い。配線１０１ｂは、ビット線ＢＬと半導体基板１００との間に形成される。このように構成することにより、配線１０１ｂと半導体基板１００との間に素子形成領域（例えば、ＭＯＳトランジスタを形成できる程度の領域）を確保できる。これにより、周辺回路の一部を素子形成領域に形成できるので、周辺回路の回路面積を削減できる。なお、実施形態１による半導体記憶装置も、不純物拡散層１０１に代えて配線１０１ｂを備えていても良い。
【００４１】
（導電層の変形例３）
また、図１４のように、実施形態２による半導体記憶装置は、不純物拡散層１０１に代えてＭＯＳトランジスタＭＴａを導電層として備えていても良い。ＭＯＳトランジスタＭＴａは、不純物拡散層１０１ｃ，１０１ｅと、ゲート電極１０１ｄとを有する。不純物拡散層１０１ｃは、コンタクトプラグＣ１０１に電気的に接続され、不純物拡散層１０１ｅは、コンタクトプラグＣ１０４を経由して周辺回路領域ＰＣに含まれる配線１０５に電気的に接続される。このように構成することにより、ＭＯＳトランジスタＭＴａを周辺回路の一部として利用できるので、周辺回路の回路面積を削減できる。なお、実施形態１による半導体記憶装置も、不純物拡散層１０１に代えてＭＯＳトランジスタＭＴａを備えていても良い。また、複数のＭＯＳトランジスタが導電層として設けられていても良い。
【産業上の利用可能性】
【００４２】
以上説明したように、上述の半導体記憶装置は、回路面積を削減できるので、ＦｅＲＡＭやＤＲＡＭなどの半導体メモリとして有用である。
【符号の説明】
【００４３】
１００ 半導体基板
１０１ 不純物拡散層
ＢＬ ビットライン
ＭＡＲＹ メモリセルアレイ
ＰＣ 周辺回路領域
ＮＭＣ ノーマルメモリセル
ＤＭＣ，ＤＭＣａ，ＤＭＣｂ ダミーメモリセル
Ｍ１１ 上部電極
Ｍ１２ メモリ層
Ｍ１３ 下部電極
Ｃ１０１，Ｃ１０１ａ，Ｃ１０２〜Ｃ１０４ コンタクトプラグ
Ｃ１０１ｂ，Ｃ１０１ｃ 補助コンタクトプラグ
１０５ 配線
ＭＴ スイッチＭＯＳトランジスタ
１１１，１１２ 不純物拡散層
ＧＬ ゲート電極
ＤＧＬ ダミーゲート電極
２０１ 下部水素バリア膜
２０２ 上部水素バリア膜
１０１ａ ゲート電極
１０１ｂ 配線
ＭＴａ ＭＯＳトランジスタ
１０１ｃ，１０１ｅ 不純物拡散層
１０１ｄ ゲート電極
【技術分野】
【０００１】
この発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
行列状に配列された複数のメモリセル（例えば、ＤＲＡＭやＦｅＲＡＭなど）からなるメモリセルアレイでは、メモリセルアレイの中央領域に配列されたメモリセルの四方には別のメモリセルが隣接しているが、メモリセルアレイ領域の周辺領域に配列されたメモリセルの四方には別のメモリセルが隣接しているとは限らない。そのため、メモリセルアレイの中央領域よりもメモリセルアレイの周辺領域のほうがメモリセルの加工精度が劣化してメモリ特性が劣化しやすい。そこで、メモリ特性の確保のために、メモリセルアレイの周辺領域に形成されたメモリセルをダミーメモリセルとして利用することが考えられている。また、回路面積の増加を抑制できる半導体記憶装置の構造として、ＣＯＢ（Capacitor Over Bit-line）構造が知られている（例えば、特許文献１の図４など）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１９５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＣＯＢ構造の半導体記憶装置においてメモリセルアレイの周辺領域に配列されたメモリセルをダミーメモリセルとして利用する場合、ダミーメモリセルと半導体基板との間にはダミーメモリセルの下部電極から半導体基板に向けて延伸するコンタクトプラグが形成されることになるので、ビット線に電気的に接続されるコンタクトプラグの形成位置が制限されてしまう。そのため、半導体記憶装置の回路面積を削減することが困難である。例えば、半導体基板の平面視においてコンタクトプラグ（ビット線に電気的に接続されるコンタクトプラグ）の端面がメモリセルアレイの周縁よりも外側に配置されるようにコンタクトプラグを形成しなければならない場合がある。この場合、メモリセルアレイの列方向における半導体記憶装置の長さが増加することになる。
【０００５】
そこで、この発明は、回路規模を削減可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の１つの局面に従うと、半導体記憶装置は、半導体基板と、上記半導体基板の上方に形成されたメモリセルアレイと、上記メモリセルアレイの列方向に延伸するように上記メモリセルアレイと上記半導体基板との間に形成されたビット線と、上記半導体基板と上記ビット線との間に形成されるとともに上記メモリセルアレイの列方向において上記メモリセルアレイに隣接する周辺回路領域に含まれる配線に電気的に接続された導電層と、上記ビット線と上記導電層とを電気的に接続する第１のコンタクトプラグとを備え、上記メモリセルアレイは、上記ビット線に並行するようにそのメモリセルアレイの列方向に配列された複数のメモリセルを含み、上記複数のメモリセルの各々は、下部電極と、上部電極と、上記下部電極と上記上部電極との間に挟まれたメモリ層とを含み、上記複数のメモリセルのうち上記周辺回路領域に隣接するメモリセルと上記半導体基板との間には、そのメモリセルの下部電極から上記半導体基板に向けて延伸するコンタクトプラグが形成されておらず、上記第１のコンタクトプラグは、上記半導体基板の平面視においてその第１のコンタクトプラグの端面の少なくとも一部が上記メモリセルアレイの周縁よりも内側に配置されるように形成されている。
【０００７】
上記半導体記憶装置では、周辺回路領域に隣接するメモリセルと半導体基板との間にメモリセルの下部電極から半導体基板に向けて延伸するコンタクトプラグが形成されていないので、半導体基板の平面視において第１のコンタクトプラグの端面の少なくとも一部がメモリセルアレイの周縁よりも内側に配置されるように第１のコンタクトプラグを形成できる。このように、ビット線と導電層とを電気的に接続するコンタクトプラグの形成位置の制限を緩和できるので、半導体基板の平面視において第１のコンタクトプラグの端面がメモリセルアレイの周縁よりも外側に配置される場合よりも、半導体記憶装置の面積を削減できる。
【０００８】
なお、上記半導体記憶装置は、上記ビット線と上記メモリセルアレイとの間に形成された下部水素バリア膜と、上記メモリセルアレイの上方および側方を覆うとともに上記メモリセルアレイの外縁部において上記下部水素バリア膜に接続された上部水素バリア膜とをさらに備え、上記メモリ層は、強誘電体または高誘電体によって構成されるものであっても良い。
【０００９】
上記半導体記憶装置では、下部水素バリア膜および上部水素バリア膜によってメモリセルアレイを覆うことにより、水素還元によるメモリセルの劣化を防止できる。また、半導体基板の平面視において第１のコンタクトプラグの端面の少なくとも一部がメモリセルアレイの周縁よりも内側に配置されるように第１のコンタクトプラグを形成できるので、メモリセルアレイの列方向における下部水素バリア膜および上部水素バリア膜の長さを減少させることができる。その結果、半導体記憶装置の回路面積を削減できる。
【００１０】
また、上記半導体記憶装置は、上記第１のコンタクトプラグとともに上記ビット線と上記導電層とを電気的に接続する補助コンタクトプラグをさらに備え、上記メモリセルアレイの周縁領域には、上記複数のメモリセルのうち２以上のメモリセルが配置されており、その２以上のメモリセルの各々と上記半導体基板との間には、そのメモリセルの下部電極から上記半導体基板に向けて延伸するコンタクトプラグが形成されておらず、上記補助コンタクトプラグは、上記半導体基板の平面視において上記第１のコンタクトプラグの端面よりも上記メモリセルアレイの内側に配置されるように形成されていても良い。
【００１１】
上記半導体記憶装置では、第１のコンタクトプラグとともに補助コンタクトプラグによってビット線と導電層とを電気的に接続するので、１つのコンタクトプラグによってビット線と導電層とを電気的に接続する場合よりも、ビット線と導電層との接続部における電気抵抗を低下させることができ、信号伝達性を向上させることができる。
【００１２】
なお、上記導電層は、上記半導体基板に形成された不純物拡散層によって構成されても良いし、上記半導体基板に形成されたゲート電極によって構成されても良い。上記のように構成することにより、半導体基板に形成されるＭＯＳトランジスタの製造工程（不純物拡散層を形成する工程、または、ゲート電極を形成する工程）において導電層を形成できるので、半導体記憶装置の製造工程の増加を抑制できる。
【００１３】
または、上記導電層は、上記ビット線と上記半導体基板との間に形成された配線によって構成されても良い。上記のように構成することにより、導電層を構成する配線と半導体基板との間に素子形成領域（例えば、ＭＯＳトランジスタを形成できる程度の領域）を確保できる。これにより、周辺回路の一部を素子形成領域に形成できるので、周辺回路の回路面積を削減できる。
【００１４】
または、上記導電層は、上記半導体基板に形成されたＭＯＳトランジスタによって構成され、上記ＭＯＳトランジスタの２つの不純物拡散層の一方は、上記第１のコンタクトプラグに電気的に接続され、上記ＭＯＳトランジスタの２つの不純物拡散層の他方は、上記周辺回路領域に含まれる配線に電気的に接続されても良い。上記のように構成することにより、導電層を構成するＭＯＳトランジスタを周辺回路の一部として利用できるので、周辺回路の回路面積を削減できる。
【００１５】
また、上記半導体記憶装置は、上記複数のメモリセルのうち上記メモリセルアレイの中央領域に配列されたメモリセルの下部電極から上記半導体基板へ向けて延伸する第２のコンタクトプラグと、上記半導体基板に形成されたスイッチＭＯＳトランジスタと、第３のコンタクトプラグとをさらに備え、上記第２のコンタクトプラグは、上記スイッチＭＯＳトランジスタの２つの不純物拡散層の一方に電気的に接続され、上記第３のコンタクトプラグは、上記スイッチＭＯＳトランジスタの２つの不純物拡散層の他方と上記ビット線とを電気的に接続しても良い。
【発明の効果】
【００１６】
以上のように、半導体記憶装置の回路面積を削減できる。
【図面の簡単な説明】
【００１７】
【図１】実施形態１による半導体記憶装置の平面構造について説明するための図。
【図２】（Ａ）図１に示した半導体記憶装置のＡ−Ａ線における断面構造について説明するための図。（Ｂ）図１に示した半導体記憶装置のＢ−Ｂ線における断面構造について説明するための図。
【図３】半導体記憶装置の比較例１の平面構造について説明するための図。
【図４】（Ａ）図３に示した半導体記憶装置のＡ−Ａ線における断面構造について説明するための図。（Ｂ）図３に示した半導体記憶装置のＢ−Ｂ線における断面構造について説明するための図。
【図５】実施形態１の変形例１による半導体記憶装置の平面構造について説明するための図。
【図６】図５に示した半導体記憶装置のVI−VI線における断面構造について説明するための図。
【図７】実施形態１の変形例２による半導体記憶装置の平面構造について説明するための図。
【図８】図７に示した半導体記憶装置のVIII−VIII線における断面構造について説明するための図。
【図９】実施形態１の変形例３による半導体記憶装置の平面構造について説明するための図。
【図１０】実施形態２による半導体記憶装置について説明するための図。
【図１１】半導体記憶装置の比較例２について説明するための図。
【図１２】導電層の変形例１について説明するための図。
【図１３】導電層の変形例２について説明するための図。
【図１４】導電層の変形例３について説明するための図。
【発明を実施するための形態】
【００１８】
以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００１９】
（実施形態１）
図１は、実施形態１による半導体記憶装置の平面構造を示し、図２Ａは、図１に示した半導体記憶装置のＡ−Ａ線における断面構造を示し、図２Ｂは、図１に示した半導体記憶装置のＢ−Ｂ線における断面構造を示す。この半導体記憶装置は、半導体基板１００と、メモリセルアレイＭＡＲＹと、複数のビット線ＢＬと、複数の不純物拡散層１０１と、複数のコンタクトプラグＣ１０１〜Ｃ１０４と、複数のスイッチＭＯＳトランジスタＭＴとを備える。すなわち、メモリセルアレイＭＡＲＹのメモリセル列毎に、ビット線ＢＬ，不純物拡散層１０１，コンタクトプラグＣ１０１〜Ｃ１０４，およびスイッチＭＯＳトランジスタが設けられている。なお、以下では、説明の便宜上、メモリセルアレイＭＡＲＹの１つのメモリセル列（すなわち、メモリセルアレイＭＡＲＹを構成する行列状に配列された複数のメモリセルのうち、１つのビット線ＢＬに並行するようにメモリセルアレイＭＡＲＹの列方向に配列された複数のメモリセル）に関連する構成について説明する。
【００２０】
メモリセルアレイＭＡＲＹは、半導体基板１００の上方に形成される。ビット線ＢＬは、メモリセルアレイＭＡＲＹの列方向（Ｘ軸方向）に延伸するように、メモリセルアレイＭＡＲＹと半導体基板１００との間に形成される。不純物拡散層１０１（導電層）は、半導体基板１００とビット線ＢＬとの間に形成され、コンタクトプラグＣ１０４を経由して周辺回路領域ＰＣに含まれる配線１０５に電気的に接続される。周辺回路領域ＰＣは、メモリセルアレイＭＡＲＹの列方向においてメモリセルアレイＭＡＲＹに隣接する領域であり、メモリセルアレイＭＡＲＹの周辺回路（例えば、センスアンプなど）が形成される。コンタクトプラグＣ１０１（第１のコンタクトプラグ）は、ビット線ＢＬと不純物拡散層１０１とを電気的に接続する。
【００２１】
〔メモリセル〕
メモリセルアレイＭＡＲＹを構成する複数のメモリセルの各々は、下部電極Ｍ１３と、上部電極Ｍ１１と、下部電極Ｍ１３と上部電極Ｍ１１との間に挟まれたメモリ層Ｍ１２とを含む。メモリ層Ｍ１２は、ＰＺＴ（チタン酸ジルコン酸鉛）のような強誘電体によって構成されても良いし、ＢＳＴ（チタン酸バリウムストロンチウム）のような高誘電体によって構成されても良い。すなわち、メモリセルは、不揮発性のＦｅＲＡＭ（Ferroelectric Random Access Memory）であっても良いし、揮発性のＤＲＡＭ（Dynamic Random Access Memory）であっても良い。ここでは、上部電極Ｍ１１は、メモリセルアレイＭＡＲＹの行方向（Ｙ軸方向）に延伸しており、上部電極Ｍ１１と下部電極１３との交差部にメモリセルが形成されている。なお、図１では、説明の便宜上、上部電極Ｍ１１を透明で示している。また、メモリセルアレイＭＡＲＹの中央領域に配列されたメモリセルは、ノーマルメモリセルＮＭＣとして利用され、メモリセルアレイＭＡＲＹの中央領域を取り囲む周辺領域に配列されたメモリセルは、ダミーメモリセルＤＭＣとして利用される。すなわち、メモリセルアレイＭＡＲＹでは、行列状に配列された複数のノーマルメモリセルＮＭＣを取り囲むように複数のダミーメモリセルＤＭＣが配列されている。
【００２２】
〔ノーマルメモリセル〕
ノーマルメモリセルＮＭＣは、メモリセルアレイＭＡＲＹの中央領域に配列されたメモリセルである。ノーマルメモリセルＮＭＣと半導体基板１００との間には、ノーマルメモリセルＮＭＣの下部電極Ｍ１３から半導体基板１００へ向けて（Ｚ軸方向に沿って）延伸するコンタクトプラグＣ１０２が形成されている。半導体基板１００には、不純物拡散層１１１，１１２およびゲート電極ＧＬを有するスイッチＭＯＳトランジスタＭＴが形成されている。コンタクトプラグＣ１０２は、スイッチＭＯＳトランジスタＭＴの不純物拡散層１１１に電気的に接続され、コンタクトプラグＣ１０３は、スイッチＭＯＳトランジスタＭＴの不純物拡散層１１２とビット線ＢＬとを電気的に接続する。なお、ここでは、ゲート電極ＧＬは、メモリセルアレイＭＡＲＹの行方向（Ｙ軸方向）に延伸している。また、図１では、説明の便宜上、不純物拡散層１１１，１１２の図示を省略している。
【００２３】
〔ダミーメモリセル〕
ダミーメモリセルＤＭＣは、周辺回路領域ＰＣに隣接するメモリセルアレイＭＡＲＹの周縁領域に配列されたメモリセルである。また、ダミーメモリセルＤＭＣと半導体基板１００との間には、ダミーメモリセルＤＭＣの下部電極Ｍ１３から半導体基板１００に向けて延伸するコンタクトプラグが形成されていない。すなわち、ダミーメモリセルＤＭＣの下部電極Ｍ１３は、半導体基板１００，不純物拡散層１０１，およびビット線ＢＬから絶縁されている。
【００２４】
〔コンタクトプラグ〕
コンタクトプラグＣ１０１は、半導体基板１００の平面視においてコンタクトプラグＣ１０１の端面の全部がメモリセルアレイＭＡＲＹの周縁よりも内側に配置されるように形成されている。ここでは、メモリセルアレイＭＡＲＹの周縁は、半導体基板１００の平面視におけるダミーメモリセルＤＭＣの外側側面によって定められている。
【００２５】
〔半導体記憶装置の比較例１〕
ここで、図３および図４を参照して、半導体記憶装置の比較例１について説明する。図３は、半導体記憶装置の比較例１の平面構造を示し、図４Ａは、図３に示した半導体記憶装置のＡ−Ａ線における断面構造を示し、図４Ｂは、図３に示した半導体記憶装置のＢ−Ｂ線における断面構造を示す。半導体記憶装置の比較例１では、ダミーメモリセルＤＭＣの下部電極Ｍ１３と半導体基板１００との間に、下部電極Ｍ１３から半導体基板１００（詳しくは、半導体基板１００に形成された不純物拡散層９０１）へ向けて延伸するコンタクトプラグＣ９０１が形成されている。そのため、半導体基板１００の平面視においてコンタクトプラグＣ９０２の端面がメモリセルアレイＭＡＲＹの周縁よりも内側に配置しようとしてもコンタクトプラグＣ９０１，Ｃ９０２の間隔がデザインルールによって規定された最小間隔よりも狭くなってしまう場合、コンタクトプラグＣ９０２は、半導体基板１００の平面視においてコンタクトプラグＣ９０２の端面がメモリセルアレイＭＡＲＹの周縁よりも外側に配置されるように形成されることになる。その結果、メモリセルアレイＭＡＲＹの列方向における半導体記憶装置の長さが増加することになる。このように、ビット線ＢＬと不純物拡散層１０１とを電気的に接続するコンタクトプラグＣ９０２の形成位置が制限されてしまうので、半導体記憶装置の回路面積を削減することが困難である。
【００２６】
一方、図１および図２に示した半導体記憶装置では、ダミーメモリセルＤＭＣと半導体基板１００との間にダミーメモリセルＤＭＣの下部電極Ｍ１３から半導体基板１００に向けて（Ｚ軸方向に沿って）延伸するコンタクトプラグが形成されていないので、半導体基板１００の平面視においてコンタクトプラグＣ１０１の端面の全部がメモリセルアレイＭＡＲＹの周縁よりも内側に配置されるようにコンタクトプラグＣ１０１を形成できる。これにより、メモリセルアレイＭＡＲＹの列方向における半導体記憶装置の長さを減少させることができる。このように、ビット線ＢＬと不純物拡散層１０１とを電気的に接続するコンタクトプラグＣ１０１の形成位置の制限を緩和できるので、図３および図４に示した半導体記憶装置の比較例１よりも回路面積を削減できる。
【００２７】
また、周辺回路領域ＰＣに含まれる配線１０５に電気的に接続される導電層として不純物拡散層１０１を利用することにより、半導体基板１００に不純物拡散層を形成する製造工程において他の不純物拡散層（例えば、不純物拡散層１１１，１１２）とともに導電層を形成できるので、半導体記憶装置の製造工程の増加を抑制できる。
【００２８】
また、図１および図２に示した半導体記憶装置は、メモリセルアレイＭＡＲＹの行方向（Ｙ軸方向）に延伸するように半導体基板１００に形成されたダミーゲート電極ＤＧＬを備えている。このようにダミーゲート電極ＤＧＬを形成することにより、ダミーゲート電極ＤＧＬに隣接するゲート電極ＧＬの加工精度を向上させることができる。さらに、ダミーゲート電極ＤＧＬだけでなくＭＯＳトランジスタの他の構成要素（例えば、不純物拡散層）もダミー要素として半導体基板１００に形成されていても良い。例えば、ダミートランジスタとしてＭＯＳ容量が半導体基板１００に形成されていても良い。なお、図１および図２に示した半導体記憶装置は、ダミーゲート電極ＤＧＬを備えていなくても良い。
【００２９】
〔実施形態１の変形例１〕
なお、図５および図６のように、実施形態１による半導体記憶装置は、図１および図２に示したコンタクトプラグＣ１０１に代えてコンタクトプラグＣ１０１ａを備えていても良い。コンタクトプラグＣ１０１ａは、半導体基板１００の平面視においてコンタクトプラグＣ１０１ａの端面の一部がメモリセルアレイＭＡＲＹの周縁よりも内側に配置されるように形成されている。このように構成した場合も、ダミーメモリセルＤＭＣの下部電極から半導体基板１００へ向けて延伸するコンタクトプラグが形成されている場合（図３および図４に示した半導体記憶装置）よりも、半導体記憶装置の回路面積を削減できる。
【００３０】
〔実施形態１の変形例２〕
また、図７および図８のように、実施形態１による半導体記憶装置は、メモリセルアレイＭＡＲＹの列方向においてメモリセルアレイＭＡＲＹの周縁領域に２以上のダミーメモリセル（ここでは、２個のダミーメモリセルＤＭＣａ，ＤＭＣｂ）を備えていても良い。ダミーメモリセルＭＣＤａ，ＭＣＤｂの各々と半導体基板１００との間には、そのダミーメモリセルの下部電極Ｍ１３から半導体基板１００に向けて延伸するコンタクトプラグが形成されていない。この場合、実施形態１による半導体記憶装置は、１または複数の補助コンタクトプラグ（ここでは、補助コンタクトプラグＣ１０１ｂ，Ｃ１０１ｃ）をさらに備えていても良い。補助コンタクトプラグＣ１０１ｂ，Ｃ１０１ｃの各々は、ビット線ＢＬと導電層（ここでは、不純物拡散層１０１）とを電気的に接続する。また、補助コンタクトプラグＣ１０１ｂ，１０１ｃの各々は、半導体基板１００の平面視においてコンタクトプラグＣ１０１の端面よりもメモリセルアレイＭＡＲＹの内側に配置されるように形成されている。
【００３１】
このように、コンタクトプラグＣ１０１とともに補助コンタクトプラグＣ１０１ｂ，Ｃ１０１ｃによってビット線ＢＬと導電層とを電気的に接続することにより、１つのコンタクトプラグによってビット線ＢＬと導電層とを電気的に接続する場合よりも、ビット線ＢＬと導電層との接続部における電気抵抗を低下させることができ、信号伝達性を向上させることができる。なお、図７および図８に示した半導体記憶装置は、補助コンタクトプラグＣ１０１ｂ，Ｃ１０１ｃを備えていなくても良い。
【００３２】
〔実施形態１の変形例３〕
さらに、図９のように、ノーマルメモリセルＮＭＣおよびダミーメモリセルＤＭＣの各々の上部電極Ｍ１１は、メモリセルアレイＭＡＲＹの行方向（Ｙ軸方向）においてメモリセル列毎に分断されていても良い。このように構成した場合、メモリセルアレイＭＡＲＹの周縁は、メモリセルアレイＭＡＲＹの行方向に配列された複数のダミーメモリセルＤＭＣの外側側面によって定められる。
【００３３】
（実施形態２）
図１０Ａは、実施形態２による半導体記憶装置の断面構造（ビット線ＢＬに沿って切断した半導体記憶装置の断面図）を示し、図１０Ｂは、実施形態２による半導体記憶装置の別の断面構造（メモリセル列（ノーマルメモリセルＮＭＣおよびダミーメモリセルＤＭＣ）に沿って切断した半導体記憶装置の断面図）を示す。この半導体記憶装置は、図１および図２に示した構成に加えて、下部水素バリア膜２０１と、上部水素バリア膜２０２とを備える。なお、実施形態２による半導体記憶装置の平面構造は、図１に示した平面構造と同様である。すなわち、図１０Ａは、図１のＡ−Ａ線における断面図に相当し、図１０Ｂは、図１のＢ−Ｂ線における断面図に相当する。
【００３４】
下部水素バリア膜２０１は、ビット線ＢＬとメモリセルアレイＭＡＲＹとの間に形成される。上部水素バリア膜２０２は、メモリセルアレイＭＡＲＹの上方および側方を覆うとともにメモリセルアレイＭＡＲＹの外縁部において下部水素バリア膜２０１に接続されるように形成される。下部水素バリア膜２０１および上部水素バリア膜２０２は、水素の通過を阻止できる材料（例えば、水素透過性の低い材料）によって構成される。下部水素バリア膜２０１および上部水素バリア膜２０２によってメモリセルアレイＭＡＲＹを覆うことにより、水素還元によるメモリセル（特に、ノーマルメモリセルＮＭＣ）の劣化を防止できる。
【００３５】
〔半導体記憶装置の比較例２〕
ここで、図１１を参照して、半導体記憶装置の比較例２について説明する。半導体記憶装置の比較例２では、ダミーメモリセルＤＭＣの下部電極Ｍ１３と半導体基板１００との間に、下部電極Ｍ１３から半導体基板１００（詳しくは、半導体基板１００に形成された不純物拡散層９０１）へ向けて延伸するコンタクトプラグＣ９０１が形成されているので、コンタクトプラグＣ９０２は、半導体基板１００の平面視においてコンタクトプラグＣ９０２の端面がメモリセルアレイＭＡＲＹの周縁よりも外側に配置されるように形成されることになる。上部水素バリア膜２０２の周縁は、半導体基板１００の平面視においてコンタクトプラグＣ９０２の端面よりも外側に位置することになるので、メモリセルアレイＭＡＲＹの列方向における上部水素バリア膜２０２の長さが増加してしまい、その結果、半導体記憶装置の回路面積も増加してしまう。
【００３６】
一方、実施形態２による半導体記憶装置では、半導体基板１００の平面視においてコンタクトプラグＣ１０１の端面の少なくとも一部がメモリセルアレイＭＡＲＹの周縁よりも内側に配置されるようにコンタクトプラグＣ１０１を形成できるので、メモリセルアレイＭＡＲＹの列方向における上部水素バリア膜２０２長さを減少させることができ、その結果、半導体記憶装置の回路面積を削減できる。
【００３７】
なお、下部水素バリア膜２０１および上部水素バリア膜２０２は、メモリセルアレイの全体を一括して覆うように構成されていても良いし、複数のメモリセルを個別に覆うように構成されていても良い。
【００３８】
また、図１０に示した半導体記憶装置において、コンタクトプラグＣ１０１は、図５に示したコンタクトプラグＣ１０１ａのように、半導体基板１００の平面視においてコンタクトプラグＣ１０１の端面の一部がメモリセルアレイＭＡＲＹの周縁よりも内側に配置されるように形成されても良い。さらに、図１０に示した半導体記憶装置は、図７および図８のように、メモリセルアレイＭＡＲＹの列方向においてメモリセルアレイＭＡＲＹの周縁領域に２以上のダミーメモリセルを備えていても良いし、１または複数の補助コンタクトプラグを備えていても良い。また、上部電極Ｍ１１は、図１のようにメモリセルアレイＭＡＲＹの行方向（Ｙ軸方向）に延伸していても良いし、図９のようにメモリセルアレイＭＡＲＹの行方向（Ｙ軸方向）においてメモリセル列毎に分断されていても良い。
【００３９】
（導電層の変形例１）
なお、図１２のように、実施形態２による半導体記憶装置は、図１０に示した不純物拡散層１０１に代えてゲート電極１０１ａを導電層として備えていても良い。このように構成した場合も、半導体基板１００にゲート電極を形成する製造工程において他のゲート電極（例えば、ゲート電極ＧＬ，ダミーゲート電極ＤＧＬ）とともに導電層を形成できるので、半導体記憶装置の製造工程の増加を抑制できる。なお、実施形態１による半導体記憶装置も、不純物拡散層１０１に代えてゲート電極１０１ａを導電層として備えていても良い。
【００４０】
（導電層の変形例２）
また、図１３のように、実施形態２による半導体記憶装置は、図１０に示した不純物拡散層１０１に代えて配線１０１ｂを導電層として備えていても良い。配線１０１ｂは、ビット線ＢＬと半導体基板１００との間に形成される。このように構成することにより、配線１０１ｂと半導体基板１００との間に素子形成領域（例えば、ＭＯＳトランジスタを形成できる程度の領域）を確保できる。これにより、周辺回路の一部を素子形成領域に形成できるので、周辺回路の回路面積を削減できる。なお、実施形態１による半導体記憶装置も、不純物拡散層１０１に代えて配線１０１ｂを備えていても良い。
【００４１】
（導電層の変形例３）
また、図１４のように、実施形態２による半導体記憶装置は、不純物拡散層１０１に代えてＭＯＳトランジスタＭＴａを導電層として備えていても良い。ＭＯＳトランジスタＭＴａは、不純物拡散層１０１ｃ，１０１ｅと、ゲート電極１０１ｄとを有する。不純物拡散層１０１ｃは、コンタクトプラグＣ１０１に電気的に接続され、不純物拡散層１０１ｅは、コンタクトプラグＣ１０４を経由して周辺回路領域ＰＣに含まれる配線１０５に電気的に接続される。このように構成することにより、ＭＯＳトランジスタＭＴａを周辺回路の一部として利用できるので、周辺回路の回路面積を削減できる。なお、実施形態１による半導体記憶装置も、不純物拡散層１０１に代えてＭＯＳトランジスタＭＴａを備えていても良い。また、複数のＭＯＳトランジスタが導電層として設けられていても良い。
【産業上の利用可能性】
【００４２】
以上説明したように、上述の半導体記憶装置は、回路面積を削減できるので、ＦｅＲＡＭやＤＲＡＭなどの半導体メモリとして有用である。
【符号の説明】
【００４３】
１００ 半導体基板
１０１ 不純物拡散層
ＢＬ ビットライン
ＭＡＲＹ メモリセルアレイ
ＰＣ 周辺回路領域
ＮＭＣ ノーマルメモリセル
ＤＭＣ，ＤＭＣａ，ＤＭＣｂ ダミーメモリセル
Ｍ１１ 上部電極
Ｍ１２ メモリ層
Ｍ１３ 下部電極
Ｃ１０１，Ｃ１０１ａ，Ｃ１０２〜Ｃ１０４ コンタクトプラグ
Ｃ１０１ｂ，Ｃ１０１ｃ 補助コンタクトプラグ
１０５ 配線
ＭＴ スイッチＭＯＳトランジスタ
１１１，１１２ 不純物拡散層
ＧＬ ゲート電極
ＤＧＬ ダミーゲート電極
２０１ 下部水素バリア膜
２０２ 上部水素バリア膜
１０１ａ ゲート電極
１０１ｂ 配線
ＭＴａ ＭＯＳトランジスタ
１０１ｃ，１０１ｅ 不純物拡散層
１０１ｄ ゲート電極
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成されたメモリセルアレイと、
前記メモリセルアレイの列方向に延伸するように前記メモリセルアレイと前記半導体基板との間に形成されたビット線と、
前記半導体基板と前記ビット線との間に形成されるとともに前記メモリセルアレイの列方向において前記メモリセルアレイに隣接する周辺回路領域に含まれる配線に電気的に接続された導電層と、
前記ビット線と前記導電層とを電気的に接続する第１のコンタクトプラグとを備え、
前記メモリセルアレイは、前記ビット線に並行するように当該メモリセルアレイの列方向に配列された複数のメモリセルを含み、
前記複数のメモリセルの各々は、下部電極と、上部電極と、前記下部電極と前記上部電極との間に挟まれたメモリ層とを含み、
前記複数のメモリセルのうち前記周辺回路領域に隣接するメモリセルと前記半導体基板との間には、当該メモリセルの下部電極から前記半導体基板に向けて延伸するコンタクトプラグが形成されておらず、
前記第１のコンタクトプラグは、前記半導体基板の平面視において当該第１のコンタクトプラグの端面の少なくとも一部が前記メモリセルアレイの周縁よりも内側に配置されるように形成されている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記ビット線と前記メモリセルアレイとの間に形成された下部水素バリア膜と、
前記メモリセルアレイの上方および側方を覆うとともに前記メモリセルアレイの外縁部において前記下部水素バリア膜に接続された上部水素バリア膜とをさらに備え、
前記メモリ層は、強誘電体または高誘電体によって構成される
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１または２において、
前記第１のコンタクトプラグとともに前記ビット線と前記導電層とを電気的に接続する補助コンタクトプラグをさらに備え、
前記メモリセルアレイの周縁領域には、前記複数のメモリセルのうち２以上のメモリセルが配置されており、当該２以上のメモリセルの各々と前記半導体基板との間には、当該メモリセルの下部電極から前記半導体基板に向けて延伸するコンタクトプラグが形成されておらず、
前記補助コンタクトプラグは、前記半導体基板の平面視において前記第１のコンタクトプラグの端面よりも前記メモリセルアレイの内側に配置されるように形成されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１〜３のいずれか１項において、
前記導電層は、前記半導体基板に形成された不純物拡散層によって構成される
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１〜３のいずれか１項において、
前記導電層は、前記半導体基板に形成されたゲート電極によって構成される
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１〜３のいずれか１項において、
前記導電層は、前記ビット線と前記半導体基板との間に形成された配線によって構成される
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１〜３のいずれか１項において、
前記導電層は、前記半導体基板に形成されたＭＯＳトランジスタによって構成され、
前記ＭＯＳトランジスタの２つの不純物拡散層の一方は、前記第１のコンタクトプラグに電気的に接続され、前記ＭＯＳトランジスタの２つの不純物拡散層の他方は、前記周辺回路領域に含まれる配線に電気的に接続される
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１〜７のいずれか１項において、
前記複数のメモリセルのうち前記メモリセルアレイの中央領域に配列されたメモリセルの下部電極から前記半導体基板へ向けて延伸する第２のコンタクトプラグと、
前記半導体基板に形成されたスイッチＭＯＳトランジスタと、
第３のコンタクトプラグとをさらに備え、
前記第２のコンタクトプラグは、前記スイッチＭＯＳトランジスタの２つの不純物拡散層の一方に電気的に接続され、
前記第３のコンタクトプラグは、前記スイッチＭＯＳトランジスタの２つの不純物拡散層の他方と前記ビット線とを電気的に接続する
ことを特徴とする半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板の上方に形成されたメモリセルアレイと、
前記メモリセルアレイの列方向に延伸するように前記メモリセルアレイと前記半導体基板との間に形成されたビット線と、
前記半導体基板と前記ビット線との間に形成されるとともに前記メモリセルアレイの列方向において前記メモリセルアレイに隣接する周辺回路領域に含まれる配線に電気的に接続された導電層と、
前記ビット線と前記導電層とを電気的に接続する第１のコンタクトプラグとを備え、
前記メモリセルアレイは、前記ビット線に並行するように当該メモリセルアレイの列方向に配列された複数のメモリセルを含み、
前記複数のメモリセルの各々は、下部電極と、上部電極と、前記下部電極と前記上部電極との間に挟まれたメモリ層とを含み、
前記複数のメモリセルのうち前記周辺回路領域に隣接するメモリセルと前記半導体基板との間には、当該メモリセルの下部電極から前記半導体基板に向けて延伸するコンタクトプラグが形成されておらず、
前記第１のコンタクトプラグは、前記半導体基板の平面視において当該第１のコンタクトプラグの端面の少なくとも一部が前記メモリセルアレイの周縁よりも内側に配置されるように形成されている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記ビット線と前記メモリセルアレイとの間に形成された下部水素バリア膜と、
前記メモリセルアレイの上方および側方を覆うとともに前記メモリセルアレイの外縁部において前記下部水素バリア膜に接続された上部水素バリア膜とをさらに備え、
前記メモリ層は、強誘電体または高誘電体によって構成される
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１または２において、
前記第１のコンタクトプラグとともに前記ビット線と前記導電層とを電気的に接続する補助コンタクトプラグをさらに備え、
前記メモリセルアレイの周縁領域には、前記複数のメモリセルのうち２以上のメモリセルが配置されており、当該２以上のメモリセルの各々と前記半導体基板との間には、当該メモリセルの下部電極から前記半導体基板に向けて延伸するコンタクトプラグが形成されておらず、
前記補助コンタクトプラグは、前記半導体基板の平面視において前記第１のコンタクトプラグの端面よりも前記メモリセルアレイの内側に配置されるように形成されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１〜３のいずれか１項において、
前記導電層は、前記半導体基板に形成された不純物拡散層によって構成される
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１〜３のいずれか１項において、
前記導電層は、前記半導体基板に形成されたゲート電極によって構成される
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１〜３のいずれか１項において、
前記導電層は、前記ビット線と前記半導体基板との間に形成された配線によって構成される
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１〜３のいずれか１項において、
前記導電層は、前記半導体基板に形成されたＭＯＳトランジスタによって構成され、
前記ＭＯＳトランジスタの２つの不純物拡散層の一方は、前記第１のコンタクトプラグに電気的に接続され、前記ＭＯＳトランジスタの２つの不純物拡散層の他方は、前記周辺回路領域に含まれる配線に電気的に接続される
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１〜７のいずれか１項において、
前記複数のメモリセルのうち前記メモリセルアレイの中央領域に配列されたメモリセルの下部電極から前記半導体基板へ向けて延伸する第２のコンタクトプラグと、
前記半導体基板に形成されたスイッチＭＯＳトランジスタと、
第３のコンタクトプラグとをさらに備え、
前記第２のコンタクトプラグは、前記スイッチＭＯＳトランジスタの２つの不純物拡散層の一方に電気的に接続され、
前記第３のコンタクトプラグは、前記スイッチＭＯＳトランジスタの２つの不純物拡散層の他方と前記ビット線とを電気的に接続する
ことを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−２０４６０６（Ｐ２０１２−２０４６０６Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６７８２３（Ｐ２０１１−６７８２３）
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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