記憶装置
【課題】アモルファスシリコンを記憶部に用いる記憶装置の動作電圧を低減し、かつ、それを低温プロセスで形成する。
【解決手段】実施形態に係わる記憶装置は、結晶化されたＳｉｘＧｅ１−ｘ （０≦ｘ＜１）層を含む第１の電極ＥＬ１と、金属元素を含む第２の電極ＥＬ２と、第１及び第２の電極ＥＬ１，ＥＬ２間に配置され、アモルファスＳｉ層を含む可変抵抗部ＶＲと、アモルファスＳｉ層内の金属元素を含むフィラメントの長さを制御する制御回路とを備える。
【解決手段】実施形態に係わる記憶装置は、結晶化されたＳｉｘＧｅ１−ｘ （０≦ｘ＜１）層を含む第１の電極ＥＬ１と、金属元素を含む第２の電極ＥＬ２と、第１及び第２の電極ＥＬ１，ＥＬ２間に配置され、アモルファスＳｉ層を含む可変抵抗部ＶＲと、アモルファスＳｉ層内の金属元素を含むフィラメントの長さを制御する制御回路とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
従来、大容量の電気的書き換えが可能な不揮発性メモリとして、フラッシュメモリが周知である。フラッシュメモリは微細化により大容量化を実現してきたが、微細化の限界によって今後更なる大容量化が困難になる。一方、フラッシュメモリの後継候補として、可変抵抗素子を使用した抵抗変化型メモリが提案されている。抵抗変化型メモリは、ビット線とワード線の交差部に可変抵抗素子を配置した、いわゆるクロスポイント型メモリで構成できる。故に、積層が容易で３次元構造化することにより、大容量化が図れるという利点がある。
【０００３】
可変抵抗素子の種類には、相変化型メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ： 以下、ＰＲＡＭ）、酸化物を用いた抵抗変化型メモリ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ： 以下、ＲｅＲＡＭ）、そして、固体電解質メモリ（Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｍｅｔａｌｌｉｚａｔｉｏｎ ｍｅｍｏｒｙ： 以下、ＥＣＭ）等がある。ＥＣＭとしては、アモルファスシリコンを用いたメモリ（Ａｍｏｒｐｈｏｕｓ Ｓｉ ｍｅｍｏｒｙ： 以下、ａ−Ｓｉメモリ）等が挙げられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許公開２００９／００１４７０７
【非特許文献】
【０００５】
【非特許文献１】Ｎａｎｏ Ｌｅｔｔｅｒｓ ８ （２００８） ３９２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、アモルファスシリコンを記憶部に用いる記憶装置のセット電圧を低減可能な技術を提案する。
【課題を解決するための手段】
【０００７】
実施形態によれば、記憶装置は、結晶化されたＳｉｘＧｅ１−ｘ （０≦ｘ＜１）層を含む第１の電極と、金属元素を含む第２の電極と、前記第１及び第２の電極間に配置され、アモルファスＳｉ層を含む可変抵抗部と、前記アモルファスＳｉ層内の前記金属元素を含むフィラメントの長さを制御する制御回路とを備える。
【図面の簡単な説明】
【０００８】
【図１】不揮発性半導体記憶装置を示す図。
【図２】メモリセルアレイを示す図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】メモリセルの比較例を示す図。
【図５】図４のメモリセルのバンド図。
【図６】メモリセルの実施例を示す図。
【図７】図６のメモリセルのバンド図。
【図８】図６のメモリセルの動作を説明する図。
【図９】メモリセルの実施例を示す図。
【図１０】図９のメモリセルのバンド図。
【図１１】図９のメモリセルの動作を説明する図。
【図１２】メモリセルの実施例を示す図。
【図１３】図１２のメモリセルの動作を説明する図。
【図１４】実施例に係わる可変抵抗素子の電圧−電流特性を示す図。
【図１５】三次元化されたクロスポイント型メモリへの適用例を示す図。
【図１６】図１５のメモリセル構造の例を示す図。
【図１７】三次元化された１トランジスタ−ｎ素子型メモリへの適用例を示す図。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。
【図１９】三次元化された１トランジスタ−ｎ素子型メモリへの適用例を示す図。
【図２０】図１９のＸＸ−ＸＸ線に沿う断面図。
【発明を実施するための形態】
【０００９】
ａ−Ｓｉメモリは、ｐ型シリコン電極と、ＡｇやＣｕ等の金属電極とにより、可変抵抗部となるアモルファスシリコンを挟んだ２端子素子のメモリである。ａ−Ｓｉメモリにおいては、アモルファスシリコンとｐ型シリコン電極との間に伝導帯オフセットが生じている。その結果、ｐ型シリコン電極を固定電位とし、Ａｇ等の金属電極に正電圧を印加すると、ｐ型シリコン電極は空乏化し、電圧が分配される。つまり、ｐ型シリコン電極が空乏化された分の電圧だけａ−Ｓｉメモリのスイッチングには高電圧が必要となる。
【００１０】
また、ａ−Ｓｉメモリのメモリセルは、可変抵抗部にアモルファスシリコン、ｐ型シリコン電極に単結晶シリコン又は多結晶シリコン、と２種類の結晶相のＳｉを積層する構造をとる。この場合、ｐ型シリコン電極の活性化アニール時に、可変抵抗部のアモルファスシリコンが結晶化し、メモリセルの体積変化と導電性変化により、メモリセルの特性が変化する、という問題が発生する。
【００１１】
以下、図面を参照しながら実施形態を説明する。
【００１２】
［基本構成］
実施形態は、アモルファスＳｉを記憶部（可変抵抗部）に用いる記憶装置（例えば、抵抗変化メモリ等の不揮発性半導体記憶装置、プローブ等のアクセス機構により記録部をアクセスする次世代記憶装置等）に適用される。
【００１３】
このような記憶装置において、記憶部を、結晶化されたＳｉｘＧｅ１−ｘ （０≦ｘ＜１）層を含む第１の電極と、金属元素を含む第２の電極と、第１及び第２の電極間に配置され、アモルファスＳｉ層を含む可変抵抗部とにより構成する。
【００１４】
そして、第１及び第２の電極間に印加する電圧により、アモルファスＳｉ層内に発生する、第２の電極内に含まれる金属元素から構成されるフィラメントの長さや太さ等の形状を制御し、書き込み（セット）／消去（リセット）動作を行う。
【００１５】
従来は、図４、５に示すように、第１の電極に、結晶化されたＳｉ層を用いていたため、第一に、その結晶化されたＳｉ層とアモルファスＳｉ層との伝導帯オフセットが大きく、セット動作時に大きなセット電圧が必要とされた。また、第二に、その結晶化されたＳｉ層を形成するときのアニールにより、意図せず、可変抵抗部としてのアモルファスＳｉ層が結晶化され、特性が変化することがあった。
【００１６】
これに対し、図６、７に示すように、第１の電極に、不純物がドープされかつ結晶化されたＳｉｘＧｅ１−ｘ （０≦ｘ＜１）層を使用すれば、第一に、その結晶化されたＳｉｘＧｅ１−ｘ 層とアモルファスＳｉとの伝導帯オフセットが小さくなるため、セット電圧を小さくし、高速書き込みを実現できる。また、第二に、その結晶化されたＳｉｘＧｅ１−ｘ層を形成するときのアニール温度が、アモルファスＳｉ層が結晶化する温度（約６００℃）よりも低いため、アモルファスＳｉの結晶化を防止し、特性の変化を抑えることができる。
【００１７】
これにより、アモルファスＳｉを記憶部（可変抵抗部）に用いる記憶装置の動作電圧を低減し、かつ、それを低温プロセスで形成可能とする。
【００１８】
［記憶装置の構成例］
図１は、不揮発性半導体記憶装置のブロック図である。
【００１９】
メモリセルアレイ１は、クロスポイント型、１トランジスタ−１可変抵抗素子型等の構造を有する。クロスポイント型では、ワード線ＷＬとビット線ＢＬとの間に配置されるメモリセルＭＣを備える。メモリセルＭＣは、可変抵抗素子と、セレクタの役割をする整流素子とを備える。可変抵抗素子と整流素子は、直列接続される。なお、可変抵抗素子が整流機能を有していれば、整流素子はなくともかまわない。
【００２０】
カラム制御回路２は、ビット線ＢＬが延びる方向のメモリセルアレイ１の端部に配置される。カラム制御回路２は、メモリセルＭＣに対するデータの読み出し、書き込み及び消去において、ビット線ＢＬの電圧を制御する。
【００２１】
ロウ制御回路３は、ワード線ＷＬが延びる方向のメモリセルアレイ１の端部に配置される。ロウ制御回路３は、メモリセルＭＣに対するデータの読み出し、書き込み及び消去において、ワード線ＷＬの電圧を制御する。
【００２２】
データ入出力バッファ４は、外部ホストとの間でデータのやりとりを行う。このデータには、読み出し、書き込み及び消去のコマンドデータ、アドレスデータや、読み出し／書き込みデータなどが含まれる。データ入出力バッファ４は、書き込みデータをカラム制御回路２に転送し、カラム制御回路２からの読み出しデータを外部に出力する。
【００２３】
アドレスデータは、データ入出力バッファ４を経由して、アドレスレジスタ５に一時記憶される。また、アドレスデータは、カラム制御回路２及びロウ制御回路３に転送される。コマンドデータは、データ入出力バッファ４を経由して、コマンドインタフェース６に転送される。コマンドインタフェース６は、外部ホストからの制御信号を受け、データ入出力バッファ４に入力されたデータの種類を判断し、それがコマンドデータであれば、コマンドデータをステートマシン７に転送する。
【００２４】
ステートマシン７は、不揮発性半導体記憶装置全体の動作、例えば、読み出し、書き込み、消去、データの入出力等の管理を行う。また、外部ホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は、書き込み及び消去の制御にも利用される。
【００２５】
また、ステートマシン７によって制御回路の一部であるパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は、任意の電圧、任意のタイミングのパルスを出力することが可能となる。
【００２６】
例えば、アドレスデータがアドレスレジスタ５からステートマシン７に供給されるため、ステートマシン７は、読み出し／書き込みの対象となるメモリセルアレイ１内の選択メモリセルを判別可能である。パルスジェネレータ８は、この選択メモリセルに対する電圧パルスを生成する。また、生成された電圧パルスは、カラム制御回路２及びロウ制御回路３により、所定のワード線ＷＬ及びビット線ＢＬに転送可能である。
【００２７】
尚、メモリセルアレイ１は、クロスポイント型、１トランジスタ−１素子型等の構造に係わらず、三次元構造にすることが可能である。この場合、メモリセルアレイ１以外の周辺回路は、メモリセルアレイ１の直下のシリコン基板に形成することができる。これにより、不揮発性半導体記憶装置のチップ面積を、メモリセルアレイ１の面積にほぼ等しくすることも可能である。
【００２８】
図２は、メモリセルアレイ１の例を示している。図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００２９】
ビット線ＢＬ０〜ＢＬ２は、カラム方向に延び、ワード線ＷＬ０〜ＷＬ２は、ロウ方向に延びる。メモリセルＭＣは、ビット線ＢＬ０〜ＢＬ２とワード線ＷＬ０〜ＷＬ２の交差部に配置される。ビット線ＢＬ及びワード線ＷＬは、熱に強く、かつ、抵抗値の低い材料が望ましく、例えば、Ｗ、ＷＳｉ、Ｍｏ、ＭｏＳｉ、ＮｉＳｉ、ＣｏＳｉ等の金属材料や、カーボンナノチューブ、グラフェンといったカーボン材料等を用いることができる。
【００３０】
メモリセルＭＣは、直列接続される可変抵抗素子ＶＲ及び整流素子ＲＤから構成される。可変抵抗素子ＶＲの上下には、バリアメタル及び接着層として機能する電極ＥＬ２，ＥＬ１が配置される。同様に、整流素子ＲＤの上下にも、バリアメタル及び接着層として機能する電極ＥＬ３，ＥＬ２が配置される。
【００３１】
尚、整流素子ＲＤと可変抵抗素子ＶＲの位置関係は、逆でも良い。また、電極ＥＬ２は、整流素子ＲＤに接触する電極と可変抵抗素子ＶＲに接触する電極との積層から構成されていても良い。さらに、ワード線ＷＬ１／可変抵抗素子ＶＲ／ビット線ＢＬ０の積層であってもかまわない。
【００３２】
電極ＥＬ１，ＥＬ２，ＥＬ３は、例えば、Ｐｔ、Ａｕ、Ａｇ、Ｃｕ、Ｚｎ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ等が用いられる。
【００３３】
また、電極ＥＬ１，ＥＬ２，ＥＬ３は、配向性を一様にするためのメタル膜を含んでいても良いし、バッファ層、バリアメタル層、接着層等を含んでいても良い。
【００３４】
可変抵抗素子ＶＲは、アモルファスシリコンを含み、かつ、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるものが用いられる。また、整流素子ＲＤは、ＭＩＭダイオード、ＰＩＮダイオード等の整流機能を有するものが用いられる。
【００３５】
［比較例］
図４は、メモリセルの比較例を示している。
【００３６】
同図（ａ）は、電極（下部電極）ＥＬ１上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に電極（上部電極）ＥＬ２が形成される。同図（ｂ）は、電極（下部電極）ＥＬ２上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に電極（上部電極）ＥＬ１が形成される。
【００３７】
可変抵抗素子ＶＲは、ノンドープアモルファスシリコンを本体とし、可変抵抗体として機能する。電極ＥＬ１は、少なくとも可変抵抗素子ＶＲに接触する部分に、結晶化されたシリコン層、例えば、多結晶シリコン層を有する。電極ＥＬ２は、少なくとも可変抵抗素子ＶＲに接触する部分に、金属層、例えば、Ａｇ層を有する。
【００３８】
図５は、図４のメモリセルのエネルギーバンド図を示している。
【００３９】
ノンドープアモルファスシリコン（Ｓｉ）の価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの間のバンドギャップΔＥ−ｓｉは、約１．１２ｅＶであり、不純物（例えば、ｐ型不純物）がドープされた多結晶シリコンの価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの間のバンドギャップΔＥ−ｐｓｉも、約１．１２ｅＶである。
【００４０】
また、ノンドープアモルファスシリコンと不純物がドープされた多結晶シリコンの価電子帯オフセットΔＥｖは、約０．５ｅＶとなるため、両者の伝導帯オフセットΔＥｃも、約０．５ｅＶとなる。
【００４１】
ここで、Ｍｉｄ−ｇａｐは、価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの中間値（バンドギャップΔＥ−ｓｉ，ΔＥ−ｐｓｉの中間値）である。
【００４２】
しかし、比較例の構造では、可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に変化させる書き込み動作（セット動作）において、書き込みに必要なセット電圧が大きく、高速書き込みに不利となる問題がある。
【００４３】
また、図４（ｂ）の構造の場合、可変抵抗素子ＶＲとしてのアモルファスシリコンを形成した後に、上部電極ＥＬ１としての結晶化シリコンを形成する必要がある。この時、上部電極ＥＬ１の活性化アニール時に、可変抵抗素子ＶＲとしてのアモルファスシリコンが結晶化し、可変抵抗素子ＶＲの体積変化と導電性変化により、メモリセルの特性が変化するという問題が発生する。
【００４４】
また、図４（ａ）の構造の場合、例えば、メモリセルアレイの構造をクロスポイント型とし、かつ、メモリセルアレイを３次元化すると、上層にあるメモリセルの下部電極ＥＬ１の活性化アニール時に、下層にあるメモリセルの可変抵抗素子ＶＲとしてのアモルファスシリコンが結晶化し、下層にあるメモリセルの体積変化と導電性変化により、そのメモリセルの特性が変化するという問題が発生する。
【００４５】
以下の実施例では、以上の問題を同時に解決する。
【００４６】
［第１の実施例］
図６は、メモリセルの第１の実施例を示している。
【００４７】
同図（ａ）は、電極（下部電極）ＥＬ１上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に電極（上部電極）ＥＬ２が形成される。同図（ｂ）は、電極（下部電極）ＥＬ２上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に電極（上部電極）ＥＬ１が形成される。
【００４８】
可変抵抗素子ＶＲは、ノンドープアモルファスシリコンを本体とし、可変抵抗体として機能する。電極ＥＬ１は、少なくとも可変抵抗素子ＶＲに接触する部分に、結晶化されたゲルマニウム（Ｇｅ）層、又は、結晶化されたシリコンゲルマニウム（ＳｉＧｅ）層を有する。電極ＥＬ２は、少なくとも可変抵抗素子ＶＲに接触する部分に、金属原子を含む導電層を有する。
【００４９】
金属原子を含む導電層は、例えば、Ａｇ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｕ、Ｚｎの群から選択される少なくとも１つの原子を含む。
【００５０】
図７は、図６のメモリセルのエネルギーバンド図を示している。
【００５１】
ノンドープアモルファスシリコン（Ｓｉ）の価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの間のバンドギャップΔＥ−ｓｉは、約１．１２ｅＶである。
【００５２】
また、不純物（例えば、ｐ型不純物）がドープされ、結晶化されたＧｅ又はＳｉＧｅ（ＳｉｘＧｅ１−ｘ： ０≦ｘ＜１）の価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの間のバンドギャップΔＥ−ｇｅは、
約０．６６ｅＶ（ＳｉｘＧｅ１−ｘ：ｘ＝０）≦ΔＥ−ｇｅ＜約１．１２ｅＶ（ＳｉｘＧｅ１−ｘ：ｘ＝１）、
の範囲内にある。
【００５３】
また、ノンドープアモルファスシリコンと、不純物がドープされ、結晶化されたＧｅ又はＳｉＧｅの価電子帯オフセットΔＥｖは、約０．５ｅＶとなるため、両者の伝導帯オフセットΔＥｃは、
約０．０４ｅＶ≦ΔＥｃ＜約０．５ｅＶ
の範囲内にある。
【００５４】
ここで、Ｍｉｄ−ｇａｐは、価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの中間値（バンドギャップΔＥ−ｓｉ，ΔＥ−ｇｅの中間値）である。
【００５５】
即ち、第１の実施例の構造では、伝導帯オフセットΔＥｃを従来よりも低減することができるため、可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に変化させる書き込み動作（セット動作）において、電子電流を増加させることができる。このため、書き込みに必要なセット電圧を小さくし、高速書き込みを実現することができる。
【００５６】
この効果を図１４に示す。同図では、伝導帯オフセットΔＥｃをパラメータに、可変抵抗素子（高抵抗状態）ＶＲにかかる電圧Ｖｇとそれに流れる電流Ｉがどのように変化するかを示している。同図によれば、電圧Ｖｇを固定したとき、電極ＥＬ１にＧｅ又はＳｉＧｅを使用した場合の電流Ｉは、電極ＥＬ１にＳｉを使用した場合の電流Ｉよりも大きくなることが分かる。
【００５７】
また、価電子帯オフセットΔＥｖは、従来と変わらないため、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させる消去動作（リセット動作）において、選択メモリセルと非選択メモリセルとの電圧マージンを十分に確保できる。
【００５８】
さらに、Ｇｅ及びＳｉＧｅが結晶化する温度は、Ｓｉが結晶化する温度よりも低い。即ち、Ｇｅ及びＳｉＧｅは、Ｓｉに比べて、低温での活性化アニールが可能であるため、不揮発性半導体記憶装置の製造プロセスにおいて、可変抵抗素子ＶＲとしてのアモルファスシリコンが結晶化する、という事態を回避できる。このため、メモリセルの特性を向上させることが可能になる。この点は、製造方法の項目において説明する。
【００５９】
［セット／リセット動作］
図８は、メモリセルの動作の一例を示す模式図である。
【００６０】
可変抵抗素子（ノンドープアモルファスＳｉ）ＶＲは、初期状態においてリセット状態（高抵抗状態）にあるものとする。また、電極ＥＬ１は、ｐ型不純物がドープされた多結晶Ｇｅ層とし、電極ＥＬ２は、Ａｇ層とする。
【００６１】
書き込み動作（セット動作）では、例えば、電極ＥＬ２に正電圧、電極ＥＬ１に固定電圧（例えば、接地電圧）を印加すると、電極ＥＬ２内のＡｇ原子がイオン化され、可変抵抗素子ＶＲ内を拡散し、電極ＥＬ１側に移動する。電極ＥＬ１側に移動したイオン化されたＡｇ原子は、電極ＥＬ１から電子を受け取り、金属として析出するため、金属フィラメントＭＦを形成する。
【００６２】
この金属フィラメントＭＦは、電極ＥＬ１から電極ＥＬ２に向かって次第に延びていくため、電極ＥＬ１，ＥＬ２間の抵抗値は、この金属フィラメントＭＦの長さや太さ等の形状に反比例して低下する。そして、最終的には、例えば、金属フィラメントＭＦの先端は、電極ＥＬ２に接触するため、可変抵抗素子ＶＲは、高抵抗状態から低抵抗状態へ遷移する。これがセット動作である。
【００６３】
ここで、電極ＥＬ１に多結晶Ｇｅ層を用いることで、図１４に示すように、ノンドープアモルファスＳｉとｐ型不純物がドープされた多結晶Ｇｅとの伝導帯オフセットΔＥｃを約０．０４ｅＶにすることができるため、セット電圧の低減と高速動作に貢献することができる。
【００６４】
これに対し、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に遷移させる消去（リセット）動作は、可変抵抗素子ＶＲの本体に逆極性の電場を印加することにより行われる。この時、金属フィラメントＭＦは、次第に短くなり、電極ＥＬ２から切断される。これにより、可変抵抗素子ＶＲは、低抵抗状態から高抵抗状態へ遷移する。
【００６５】
［製造方法］
第１の実施例に係わるメモリセルの製造方法について説明する。
【００６６】
本例では、メモリセルのうち可変抵抗部の製造方法について示し、整流素子部についての説明は省略する。また、メモリセルは、図６（ａ）に示す構造を対象とし、配線部については、一般的なＢＥＯＬ工程（Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ）により形成可能であるため、その説明は省略する。
【００６７】
まず、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、下部電極ＥＬ１として、ボロン（Ｂ）をドープしたアモルファスゲルマニウム（ａ−Ｇｅ）層を形成する。この時のボロンのドープ濃度は、例えば、１×１０２０ｃｍ−３である。この後、結晶化のためのアニールを施すことにより、下部電極ＥＬ１としてのｐ型多結晶Ｇｅ層を形成する。この時のアニール温度は、例えば、３００℃である。
【００６８】
次に、ＰＥ−ＣＶＤにより、下部電極ＥＬ１上に可変抵抗素子ＶＲとしてのアモルファスシリコン（Ｓｉ）層を形成する。この時の堆積温度は、例えば、３００℃である。
【００６９】
本例では、ボロンをドープしたアモルファスゲルマニウムの堆積時には、原料ガスとして、ジボランガスとゲルマンガスの混合ガスを用い、アモルファスシリコンの堆積時には、原料ガスとして、ジシランガスを用いる。但し、アモルファスシリコンの堆積に関しては、より高温で堆積したいときは、ジシランガスに代えて、シランガスを用いることも可能である。
【００７０】
尚、本例では、アモルファスゲルマニウム層及びアモルファスシリコン層は、それぞれ、ＰＥ−ＣＶＤにより形成したが、これに代えて、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いてもよい。また、スパッタリング、電子線蒸着、又は、ＭＢＤ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｄｅｐｏｓｉｔｉｏｎ）等のＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いてもよい。
【００７１】
次に、抵抗加熱蒸着法により、可変抵抗素子ＶＲ上に、上部電極ＥＬ２として、Ａｇ層を形成する。そして、ＰＥＰ（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）により、Ａｇ層上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、下部電極ＥＬ１、可変抵抗素子ＶＲ及び上部電極ＥＬ２の加工を行う。
【００７２】
以上の工程により、メモリセルが完成する。
【００７３】
尚、本例の製造プロセスにおいて、Ｇｅの活性化アニールは、Ｓｉ層等のそれ以外の部材の活性化アニールとまとめて同時に行ってもよい。
【００７４】
［第１の実施例の効果］
可変抵抗素子の本体を構成するアモルファスＳｉ層の一端側に、アモルファスＳｉ層内に電気伝導路（金属フィラメント）を形成する金属原子を含む電極を有するメモリセルにおいて、アモルファスＳｉ層の他端側に、不純物がドープされ、結晶化されたＧｅ又はＳｉＧｅから構成される電極を設けることにより、セット電圧を低減できる。
【００７５】
また、電極にＳｉＧｅを用いる場合、ＳｉＧｅの組成に濃度勾配を設け、可変抵抗素子としてのアモルファスＳｉに最も近い部分でＳｉ濃度を最も高くしてもよい。
【００７６】
また、結晶化されたＧｅ又はＳｉＧｅを形成するときのアニール温度は、アモルファスＳｉ層を堆積するときの温度と同じ、又は、それ未満である。即ち、結晶化されたＧｅ又はＳｉＧｅを形成するときのアニール温度を、アモルファスＳｉ層が結晶化する温度（約６００℃）よりも低くできるため、可変抵抗素子としてのアモルファスＳｉの結晶状態を維持できる。結果として、不揮発性半導体記憶装置の特性を向上できる。
【００７７】
［第２の実施例］
図９は、メモリセルの第２の実施例を示している。
【００７８】
同図（ａ）は、電極（下部電極）ＥＬ１上に結晶分離層ＩＬが形成され、結晶分離層ＩＬ上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に電極（上部電極）ＥＬ２が形成される。同図（ｂ）は、電極（下部電極）ＥＬ２上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に結晶分離層ＩＬが形成され、結晶分離層ＩＬ上に電極（上部電極）ＥＬ１が形成される。
【００７９】
可変抵抗素子ＶＲは、ノンドープアモルファスシリコンを本体とし、可変抵抗体として機能する。電極ＥＬ１は、少なくとも可変抵抗素子ＶＲ側の部分に、結晶化されたゲルマニウム（Ｇｅ）層、又は、結晶化されたシリコンゲルマニウム（ＳｉＧｅ）層を有する。電極ＥＬ２は、少なくとも可変抵抗素子ＶＲに接触する部分に、金属原子を含む導電層を有する。
【００８０】
金属原子を含む導電層は、例えば、Ａｇ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎの群から選択される少なくとも１つの原子を含む。
【００８１】
また、電極ＥＬ１と可変抵抗素子ＶＲとの間には、結晶分離層ＩＬが配置される。結晶分離層ＩＬは、電極ＥＬ１を構成する結晶化されたＳｉｘＧｅ１−ｘ（０≦ｘ＜１）の結晶構造と、可変抵抗素子ＶＲを構成するアモルファスシリコンの結晶構造とを分離する機能を有する。
【００８２】
結晶分離層ＩＬは、Ｓｉもしくは金属の酸化物、酸窒化物もしくは窒化物が用いられる。例えば、シリコン酸化物、シリコン酸窒化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物、チタン酸化物、ランタン酸化物、プロセオジム酸化物、ジスプロシウム酸化物の群から選択される１つ、又は、これら酸化物又は窒化物のシリケート、アルミネート又は窒素混合膜、例えば、ＨｆＳｉＯ、ＺｒＳｉＯ、ＴｉＳｉＯ、ＬａＳｉＯ、ＰｒＳｉＯ、ＤｙＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ、ＴｉＡｌＯ、ＬａＡｌＯ、ＰｒＡｌＯ、ＤｙＡｌＯ、ＬａＡｌＳｉＯ、ＰｒＡｌＳｉＯ、ＤｙＡｌＳｉＯ、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＴｉＳｉＯＮの郡から選択される１つである。
【００８３】
なお、結晶分離層ＩＬは、結晶を分離しやすくするため、また、電極ＥＬ２から拡散してくる金属層をブロックするために、アモルファスであることが望ましい。
【００８４】
また、結晶分離層ＩＬとして、高誘電率材料（いわゆるＨｉｇｈ−ｋ材料）を用いると、結晶分離層ＩＬでの電位降下を低減することができる。また、結晶分離層ＩＬとして、ＳｉＯ２を用い、電極ＥＬ１として、ＳｉＧｅを用いるとき、ＳｉＯ２は、ＳｉＧｅを酸化することによって形成してもよい。
【００８５】
また、結晶分離層ＩＬの厚さは、可変抵抗素子ＶＲに流れる電流量を稼ぐために、直接トンネル電流が発生する条件下で決めるのが望ましい。直接トンネル電流を流すのに望ましい結晶分離層ＩＬの厚さは、３ｎｍ以下である。また、電極ＥＬ１の結晶情報を可変抵抗素子ＶＲに引き継がないようにするには、結晶分離層ＩＬの厚さは、１原子層に相当する０．３ｎｍ以上であることが望ましい。
【００８６】
従って、望ましい結晶分離層ＩＬの厚さは、０．３ｎｍ以上、３ｎｍ以下の範囲内となる。
【００８７】
図１０は、図９のメモリセルのエネルギーバンド図を示している。
【００８８】
ノンドープアモルファスシリコン（Ｓｉ）の価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの間のバンドギャップΔＥ−ｓｉは、約１．１２ｅＶである。
【００８９】
また、不純物（例えば、ｐ型不純物）がドープされ、結晶化されたＧｅ又はＳｉＧｅ（ＳｉｘＧｅ１−ｘ： ０≦ｘ＜１）の価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの間のバンドギャップΔＥ−ｇｅは、
約０．６６ｅＶ（ＳｉｘＧｅ１−ｘ：ｘ＝０）≦ΔＥ−ｇｅ＜約１．１２ｅＶ（ＳｉｘＧｅ１−ｘ：ｘ＝１）
の範囲内にある。
【００９０】
また、ノンドープアモルファスシリコンと、不純物がドープされ、結晶化されたＧｅ又はＳｉＧｅの価電子帯オフセットΔＥｖは、約０．５ｅＶとなるため、両者の伝導帯オフセットΔＥｃは、
約０．０４ｅＶ≦ΔＥｃ＜約０．５ｅＶ
の範囲内にある。
【００９１】
ここで、Ｍｉｄ−ｇａｐは、価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの中間値（バンドギャップΔＥ−ｓｉ，ΔＥ−ｇｅの中間値）である。
【００９２】
結晶分離層のバンドギャップΔＥ−ｉに関し、例えば、結晶分離層がＳｉＯ２のとき、ΔＥ−ｉは、約８．９ｅＶであり、結晶分離層がＳｉＮのとき、ΔＥ−ｉは、約４．８ｅＶであり、結晶分離層がＬａＯのとき、ΔＥ−ｉは、約６．５ｅＶである。
【００９３】
また、ノンドープアモルファスシリコンと結晶分離層の伝導帯オフセットΔＥｃ’に関し、例えば、結晶分離層がＳｉＯ２のとき、ΔＥｃ’は、約３．２ｅＶであり、結晶分離層がＳｉＮのとき、ΔＥｃ’は、約２．０ｅＶであり、結晶分離層がＬａＯのとき、ΔＥｃ’は、約３．１ｅＶである。
【００９４】
即ち、第２の実施例の構造でも、伝導帯オフセットΔＥｃを従来よりも低減することができるため、可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に変化させる書き込み動作（セット動作）において、電子電流を増加させることができる。このため、書き込みに必要なセット電圧を小さくし、高速書き込みを実現することができる。
【００９５】
ここで、結晶分離層は、可変抵抗素子に流れる電流量を狭窄する恐れがあるが、伝導帯オフセットΔＥｃを低減することにより、従来と同様の電流量を確保することができる。これは、結晶分離層ＩＬが通すトンネル電流が大きいほど、顕著となる。また、セット時の電流（Ｉｏｎ）を大きく取れるため、リセット時の電流（Ｉｏｆf）との比を拡大し、メモリウィンドウを広げることができる。
【００９６】
また、価電子帯オフセットΔＥｖは、従来と変わらないため、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させる消去動作（リセット動作）において、選択メモリセルと非選択メモリセルとの電圧マージンを十分に確保できる。
【００９７】
さらに、Ｇｅ及びＳｉＧｅが結晶化する温度は、Ｓｉが結晶化する温度よりも低い。即ち、Ｇｅ及びＳｉＧｅは、Ｓｉに比べて、低温での活性化アニールが可能であるため、不揮発性半導体記憶装置の製造プロセスにおいて、可変抵抗素子ＶＲとしてのアモルファスシリコンが結晶化する、という事態を回避できる。このため、メモリセルの特性を向上させることが可能になる。
【００９８】
［セット／リセット動作］
図１１は、メモリセルの動作の一例を示す模式図である。
【００９９】
可変抵抗素子（ノンドープアモルファスＳｉ）ＶＲは、初期状態においてリセット状態（高抵抗状態）にあるものとする。また、電極ＥＬ１は、ｐ型不純物がドープされた多結晶Ｓｉ０．５Ｇｅ０．５層とし、電極ＥＬ２は、Ｃｏ層とし、結晶分離層ＩＬは、シリコン酸化膜とする。
【０１００】
書き込み動作（セット動作）では、例えば、電極ＥＬ２に正電圧、電極ＥＬ１に固定電圧（例えば、接地電圧）を印加すると、電極ＥＬ２内のＣｏ原子がイオン化され、可変抵抗素子ＶＲ内を拡散し、電極ＥＬ１側に移動する。電極ＥＬ１側に移動したイオン化されたＣｏ原子は、結晶分離層ＩＬのトンネル電流を介して、電極ＥＬ１から電子を受け取り、金属として析出するため、金属フィラメントＭＦを形成する。
【０１０１】
この金属フィラメントＭＦは、結晶分離層ＩＬから電極ＥＬ２に向かって次第に延びていくため、電極ＥＬ１，ＥＬ２間の抵抗値は、この金属フィラメントＭＦの長さや太さ等の形状に反比例して低下する。そして、最終的には、例えば、金属フィラメントＭＦの先端は、電極ＥＬ２に接触するため、可変抵抗素子ＶＲは、高抵抗状態から低抵抗状態へ遷移する。これがセット動作である。
【０１０２】
ここで、電極ＥＬ１に多結晶Ｓｉ０．５Ｇｅ０．５層を用いることで、図１４に示すように、ノンドープアモルファスＳｉとｐ型不純物がドープされた多結晶ＳｉＧｅとの伝導帯オフセットΔＥｃを約０．３ｅＶにすることができるため、セット電圧の低減と高速動作に貢献することができる。
【０１０３】
また、イオン化されたＣｏ原子が可変抵抗素子ＶＲ内を拡散し電極ＥＬ１に到達するとき、電極ＥＬ１としての多結晶ＳｉＧｅ層に深い準位が形成されるが、結晶分離層ＩＬによってＣｏ原子の電極ＥＬ１への拡散を防止できるため、電流量の制御が容易となる。
【０１０４】
これに対し、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に遷移させる消去（リセット）動作は、可変抵抗素子ＶＲの本体に逆極性の電場を印加することにより行われる。この時、金属フィラメントＭＦは、次第に短くなり、電極ＥＬ２から切断される。これにより、可変抵抗素子ＶＲは、低抵抗状態から高抵抗状態へ遷移する。
【０１０５】
［製造方法］
第２の実施例に係わるメモリセルの製造方法について説明する。
【０１０６】
本例では、メモリセルのうち可変抵抗部の製造方法について示し、整流素子部についての説明は省略する。また、メモリセルは、図６（ａ）に示す構造を対象とし、配線部については、一般的なＢＥＯＬ工程により形成可能であるため、その説明は省略する。
【０１０７】
まず、ＰＥ−ＣＶＤにより、下部電極ＥＬ１として、ボロン（Ｂ）をドープしたアモルファスシリコンゲルマニウム（ａ−ＳｉＧｅ）層を形成する。この時のボロンのドープ濃度は、例えば、１×１０２０ｃｍ−３である。続けて、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）により、下部電極ＥＬ１上に結晶分離層ＩＬとしてＳｉＯ２層を形成する。この後、結晶化のためのアニールを施すことにより、下部電極ＥＬ１としてのｐ型多結晶ＳｉＧｅ層を形成する。この時のアニール温度は、例えば、５００℃である。
【０１０８】
次に、ＬＰ−ＣＶＤにより、結晶分離層ＩＬ上に可変抵抗素子ＶＲとしてのアモルファスシリコン（Ｓｉ）層を形成する。この時の堆積温度は、例えば、５２０℃である。
【０１０９】
本例では、ボロンをドープしたアモルファスシリコンゲルマニウムの堆積時には、原料ガスとして、ジボランガスとゲルマンガスの混合ガスを用い、アモルファスシリコンの堆積時には、原料ガスとして、ジシランガスを用いる。但し、アモルファスシリコンの堆積に関しては、より高温で堆積したいときは、ジシランガスに代えて、シランガスを用いることも可能である。
【０１１０】
尚、アモルファスシリコンゲルマニウム層及びアモルファスシリコン層は、それぞれ、ＰＥ−ＣＶＤ、ＬＰ−ＣＶＤ、スパッタリング、電子線蒸着、及び、ＭＢＤ等のＰＶＤのうちの１つの方法により形成できる。
【０１１１】
次に、電子線蒸着法により、可変抵抗素子ＶＲ上に、上部電極ＥＬ２として、Ｃｏ層を形成する。そして、ＰＥＰにより、Ｃｏ層上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部電極ＥＬ１、結晶分離層ＩＬ、可変抵抗素子ＶＲ及び上部電極ＥＬ２の加工を行う。
【０１１２】
以上の工程により、メモリセルが完成する。
【０１１３】
尚、本例の製造プロセスにおいて、ＳｉＧｅの活性化アニールは、それ以外の部材の活性化アニールとまとめて同時に行ってもよい。
【０１１４】
［第２の実施例の効果］
第２の実施例では、第１の実施例に示した効果の他、以下に示す効果が得られる。
【０１１５】
結晶分離層ＩＬにより、電極ＥＬ１の結晶情報を可変抵抗素子ＶＲに引き継がないようにすることが可能になるため、可変抵抗素子としてのアモルファスＳｉ層の結晶状態をより安定化することができる。
【０１１６】
［第３の実施例］
図１２は、メモリセルの第３の実施例を示している。
【０１１７】
同図（ａ）は、電極（下部電極）ＥＬ１，ＥＬ１’上に結晶分離層ＩＬが形成され、結晶分離層ＩＬ上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に電極（上部電極）ＥＬ２が形成される。同図（ｂ）は、電極（下部電極）ＥＬ２上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に結晶分離層ＩＬが形成され、結晶分離層ＩＬ上に電極（上部電極）ＥＬ１，ＥＬ１’が形成される。
【０１１８】
可変抵抗素子ＶＲは、ノンドープアモルファスシリコンを本体とし、可変抵抗体として機能する。電極ＥＬ１は、少なくとも可変抵抗素子ＶＲ側の部分に、結晶化されたゲルマニウム（Ｇｅ）層、又は、結晶化されたシリコンゲルマニウム（ＳｉＧｅ）層を有する。電極ＥＬ１’は、結晶化されたシリコン（Ｓｉ）層を有する。
【０１１９】
電極ＥＬ２は、少なくとも可変抵抗素子ＶＲに接触する部分に、金属原子を含む導電層を有する。金属原子を含む導電層は、例えば、Ａｇ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎの群から選択される少なくとも１つの原子を含む。
【０１２０】
また、電極ＥＬ１’と可変抵抗素子ＶＲとの間には、結晶分離層ＩＬが配置される。
【０１２１】
結晶分離層ＩＬについては、第２の実施例と同様なので、説明を割愛する。
【０１２２】
第３の実施例は、第２の実施例と比べると、電極ＥＬ１と結晶分離層ＩＬとの間に、電極ＥＬ１’を新たに設けた点に特徴を有する。例えば、電極ＥＬ１を、結晶化されたＧｅ又はＳｉＧｅとし、電極ＥＬ１’を、結晶化されたＳｉとすることにより、結晶分離層ＩＬの両界面双方にＳｉが接することになり、金属イオン可動域における界面の均質性を向上させ、素子ばらつきを低減できる。なお、結晶分離層ＩＬがない場合にも、金属イオン可動域における構成元素を低減することができ、素子ばらつきを低減できる。
【０１２３】
例えば、電極ＥＬ１，ＥＬ１’により、伝導帯の電位障壁の形状を階段状又はスロープ状とすることにより、トンネル電流を増加させ、セット時において、従来よりも大きな電流量（Ｉｏｎ）を可変抵抗素子ＶＲに流すことができる。このため、リセット時の電流（Ｉｏｆf）との比を拡大し、メモリウィンドウを広げることができる。なお、トンネル電流を確保するために、電極ＥＬ１’の厚さは３ｎｍ以下が好ましい。
【０１２４】
また、価電子帯オフセットは、従来と変わらないため、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させる消去動作（リセット動作）において、選択メモリセルと非選択メモリセルとの電圧マージンを十分に確保できる。
【０１２５】
さらに、Ｇｅ及びＳｉＧｅが結晶化する温度は、Ｓｉが結晶化する温度よりも低い。即ち、Ｇｅ及びＳｉＧｅは、Ｓｉに比べて、低温での活性化アニールが可能であるため、不揮発性半導体記憶装置の製造プロセスにおいて、可変抵抗素子ＶＲとしてのアモルファスシリコンが結晶化する、という事態を回避できる。このため、メモリセルの特性を向上させることが可能になる。
【０１２６】
［セット／リセット動作］
図１３は、メモリセルの動作の一例を示す模式図である。
【０１２７】
可変抵抗素子（ノンドープアモルファスＳｉ）ＶＲは、初期状態においてリセット状態（高抵抗状態）にあるものとする。また、電極ＥＬ１は、ｐ型不純物がドープされた多結晶Ｇｅ層とし、電極ＥＬ１’は、ｐ型不純物がドープされた多結晶Ｓｉ層とし、電極ＥＬ２は、Ｃｕ層とし、結晶分離層ＩＬは、ＳｉＮとする。
【０１２８】
書き込み動作（セット動作）では、例えば、電極ＥＬ２に正電圧、電極ＥＬ１，ＥＬ１’に固定電圧（例えば、接地電圧）を印加すると、電極ＥＬ２内のＣｕ原子がイオン化され、可変抵抗素子ＶＲ内を拡散し、電極ＥＬ１，ＥＬ１’側に移動する。電極ＥＬ１，ＥＬ１’側に移動したイオン化されたＣｕ原子は、結晶分離層ＩＬのトンネル電流を介して、電極ＥＬ１，ＥＬ１’から電子を受け取り、金属として析出するため、金属フィラメントＭＦを形成する。
【０１２９】
この金属フィラメントＭＦは、結晶分離層ＩＬから電極ＥＬ２に向かって次第に延びていくため、電極ＥＬ１，ＥＬ１’と電極ＥＬ２との間の抵抗値は、この金属フィラメントＭＦの長さに反比例して低下する。そして、最終的には、例えば、金属フィラメントＭＦの先端は、電極ＥＬ２に接触するため、可変抵抗素子ＶＲは、高抵抗状態から低抵抗状態へ遷移する。これがセット動作である。
【０１３０】
ここで、電極ＥＬ１に多結晶Ｇｅ層を用いることで、図１４に示すように、ノンドープアモルファスＳｉとｐ型不純物がドープされた多結晶Ｇｅとの伝導帯オフセットΔＥｃを約０．０４ｅＶにすることができるため、セット電圧の低減と高速動作に貢献することができる。
【０１３１】
また、イオン化されたＣｕ原子が可変抵抗素子ＶＲ内を拡散するとき、電極ＥＬ１，ＥＬ１’としての半導体層（多結晶ＳｉＧｅ／多結晶Ｓｉ）層に深い準位が形成されるが、結晶分離層ＩＬによってＣｕ原子の電極ＥＬ１，ＥＬ１’への拡散を防止できるため、電流量の制御が容易となる。
【０１３２】
さらに、電極ＥＬ１，ＥＬ１’の積層構造により、伝導帯の電位障壁の形状の制御が容易となる。このため、セット動作時における電流量と電圧量の制御が容易となる。
【０１３３】
これに対し、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に遷移させる消去（リセット）動作は、可変抵抗素子ＶＲの本体に逆極性の電場を印加することにより行われる。この時、金属フィラメントＭＦは、次第に短くなり、電極ＥＬ２から切断される。これにより、可変抵抗素子ＶＲは、低抵抗状態から高抵抗状態へ遷移する。
【０１３４】
ところで、第３の実施例においても、第２の実施例と同様に、例えば、可変抵抗素子ＶＲは、アモルファスシリコン内にそれよりも低抵抗の複数の低抵抗粒子を有していてもよい。この場合、金属フィラメントＭＦの長さを制御することにより、１つの可変抵抗素子ＶＲに３値以上の複数の値を記憶する多値化を実現することが容易となる。
【０１３５】
［製造方法］
第３の実施例に係わるメモリセルの製造方法について説明する。
【０１３６】
本例では、メモリセルのうち可変抵抗部の製造方法について示し、整流素子部についての説明は省略する。また、メモリセルは、図６（ａ）に示す構造を対象とし、配線部については、一般的なＢＥＯＬ工程により形成可能であるため、その説明は省略する。
【０１３７】
まず、ＰＥ−ＣＶＤにより、電極ＥＬ１として、ボロン（Ｂ）をドープしたアモルファスゲルマニウム（ａ−Ｇｅ）層を形成する。この時のボロンのドープ濃度は、例えば、１×１０２０ｃｍ−３である。続けて、ＰＥ−ＣＶＤにより、電極ＥＬ１上に、電極ＥＬ１’として、ボロン（Ｂ）をドープしたアモルファスシリコン（ａ−Ｓｉ）層を形成する。この時のボロンのドープ濃度は、例えば、１×１０２０ｃｍ−３である。
【０１３８】
この後、結晶化のためのアニールを施すことにより、電極ＥＬ１としてのｐ型多結晶Ｇｅ層を形成すると共に、電極ＥＬ１’としてのｐ型多結晶Ｓｉ層を形成する。この時のアニール温度は、例えば、５００℃である。
【０１３９】
ここで、アモルファスシリコンが結晶化される温度は、既に述べているように、約６００℃であるが、この温度以上でアニールを行うと、例えば、メモリセルアレイを三次元化したときの下層のメモリセル内の可変抵抗素子（アモルファスシリコン）が結晶化されてしまう問題が発生する。
【０１４０】
そこで、ここでのアニール温度は、アモルファスシリコンが結晶化される通常の温度である６００℃未満、即ち、５００℃とする。また、アニール温度を５００℃としても、電極ＥＬ１’としてのアモルファスシリコンを多結晶シリコンに結晶化することができる。なぜなら、電極（Ｓｉ）ＥＬ１’は、電極（Ｇｅ）ＥＬ１を結晶核として結晶化させることができるからである。即ち、電極ＥＬ１’としてのアモルファスシリコンは、アニール温度５００℃でも十分に結晶化される。なお、この結晶化アニールにおいて、不純物の活性化も行われる。
【０１４１】
次に、ＡＬＤにより、電極ＥＬ１’上に、結晶分離層ＩＬとしてＳｉＮ層を約１ｎｍの厚さで形成する。続けて、ＬＰ−ＣＶＤにより、結晶分離層ＩＬ上に可変抵抗素子ＶＲとしてのアモルファスシリコン（Ｓｉ）層を形成する。この時の堆積温度は、例えば、５２０℃である。
【０１４２】
本例では、ボロンをドープしたアモルファスＧｅの堆積時には、原料ガスとして、ジボランガスとゲルマンガスの混合ガスを用い、ボロンをドープしたアモルファスＳｉの堆積時には、原料ガスとして、ジボランガスとジシランガスの混合ガスを用いる。但し、アモルファスＳｉの堆積に関しては、より高温で堆積したいときは、ジシランガスに代えて、シランガスを用いることも可能である。
【０１４３】
また、ＳｉＮの堆積時には、原料ガスとして、ジクロロシランおよびアンモニアを用い、可変抵抗素子ＶＲとしてのアモルファスＳｉの堆積時には、原料ガスとして、ジシランガスを用いる。但し、アモルファスＳｉの堆積に関しては、より高温で堆積したいときは、ジシランガスに代えて、シランガスを用いることも可能である。
【０１４４】
尚、Ｇｅ層及びＳｉ層は、それぞれ、ＰＥ−ＣＶＤ、ＬＰ−ＣＶＤ、スパッタリング、電子線蒸着、及び、ＭＢＤ等のＰＶＤのうちの１つの方法により形成できる。
【０１４５】
次に、スパッタリング法により、可変抵抗素子ＶＲ上に、上部電極ＥＬ２として、Ｃｕ層を形成する。そして、ＰＥＰにより、Ｃｕ層上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部電極ＥＬ１，ＥＬ１’、結晶分離層ＩＬ、可変抵抗素子ＶＲ及び上部電極ＥＬ２の加工を行う。
【０１４６】
以上の工程により、メモリセルが完成する。
【０１４７】
尚、本例の製造プロセスにおいて、電極ＥＬ１，ＥＬ１’としてのＧｅ及びＳｉの活性化アニールは、両者同時に行っているが、別々に行ってもよい。また、これらの活性化アニールは、これら以外の部材の活性化アニールとまとめて同時に行ってもよい。
【０１４８】
［第３の実施例の効果］
第２の実施例では、第１の実施例に示した効果の他、以下に示す効果が得られる。
【０１４９】
結晶化されたＧｅ又はＳｉＧｅと結晶分離層ＩＬとの間に、結晶化されたＳｉ層を形成することにより、結晶分離層ＩＬの両界面双方にＳｉが接することになり、金属イオン可動域における界面の均質性を向上させ、素子ばらつきを低減できる。しかも、この結晶化されたＳｉ層は、結晶化されたＧｅ又はＳｉＧｅの結晶状態を引き継ぐため、シリコンが結晶化する温度（約６００℃）よりも低い温度で、結晶化させることができる。
【０１５０】
この電位障壁の形状の制御は、電極にＳｉＧｅを用いる場合、ＳｉＧｅの組成に濃度勾配を設けることと併用して行ってもよい。この場合、ＳｉＧｅの組成に濃度勾配は、可変抵抗素子としてのアモルファスＳｉに最も近い部分でＳｉ濃度を最も高くする。
【０１５１】
なお、第３の実施例においては、結晶分離層ＩＬがなくてもかまわない。ただし。この場合、第２の実施例に記載された効果は伴わない。
【０１５２】
［適用例］
以下、適用例について説明する。
【０１５３】
図１５は、実施形態のメモリセルをクロスポイント型抵抗変化メモリに適用した場合の斜視図を示している。図１６（ａ）〜（ｄ）は、それぞれ、メモリセル構造の例を示し、図１５のＸＶＩ−ＸＶＩ線に沿う断面図に相当する。
【０１５４】
ビット線ＢＬ００〜ＢＬ０２，ＢＬ１０〜ＢＬ１２は、カラム方向に延び、ワード線ＷＬ０〜ＷＬ２は、ロウ方向に延びる。ビット線ＢＬ１０〜ＢＬ１２は、ビット線ＢＬ００〜ＢＬ０２よりも上に形成される。メモリセルＭＣ０，ＭＣ１は、ビット線ＢＬ００〜ＢＬ０２，ＢＬ１０〜ＢＬ１２とワード線ＷＬ０〜ＷＬ２の交差部に配置される。
【０１５５】
メモリセルＭＣ０，ＭＣ１は、直列接続される可変抵抗素子ＶＲ及び整流素子ＲＤから構成される。可変抵抗素子ＶＲの上下には、電極ＥＬ２，ＥＬ１が配置される。同様に、整流素子ＲＤの上下にも、電極ＥＬ３，ＥＬ２が配置される。
【０１５６】
図１６（ａ）の場合、ビット線ＢＬ０１及びワード線ＷＬ２間のメモリセルＭＣ０、並びに、ワード線ＷＬ２及びビット線ＢＬ１１間のメモリセルＭＣ１は、共に、下から上に向かって、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、整流素子ＲＤ、電極ＥＬ３の順番で形成される。
【０１５７】
図１６（ｂ）の場合、ビット線ＢＬ０１及びワード線ＷＬ２間のメモリセルＭＣ０、並びに、ワード線ＷＬ２及びビット線ＢＬ１１間のメモリセルＭＣ１は、ワード線ＷＬ２に対して対称に配置される。
【０１５８】
即ち、ビット線ＢＬ０１及びワード線ＷＬ２間のメモリセルＭＣ０は、下から上に向かって、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、整流素子ＲＤ、電極ＥＬ３の順番で形成される。また、ワード線ＷＬ２及びビット線ＢＬ１１間のメモリセルＭＣ１は、下から上に向かって、電極ＥＬ３、整流素子ＲＤ、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１の順番で形成される。
【０１５９】
図１６（ｃ）の場合、ビット線ＢＬ０１及びワード線ＷＬ２間のメモリセルＭＣ０、並びに、ワード線ＷＬ２及びビット線ＢＬ１１間のメモリセルＭＣ１は、共に、下から上に向かって、電極ＥＬ３、整流素子ＲＤ、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１の順番で形成される。
【０１６０】
図１６（ｄ）の場合、ビット線ＢＬ０１及びワード線ＷＬ２間のメモリセルＭＣ０、並びに、ワード線ＷＬ２及びビット線ＢＬ１１間のメモリセルＭＣ１は、ワード線ＷＬ２に対して対称に配置される。
【０１６１】
即ち、ビット線ＢＬ０１及びワード線ＷＬ２間のメモリセルＭＣ０は、下から上に向かって、電極ＥＬ３、整流素子ＲＤ、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１の順番で形成される。また、ワード線ＷＬ２及びビット線ＢＬ１１間のメモリセルＭＣ１は、下から上に向かって、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、整流素子ＲＤ、電極ＥＬ３の順番で形成される。
【０１６２】
図１７及び図１９は、実施形態のメモリセルを１トランジスタ−２可変抵抗素子型不揮発性メモリに適用した場合の斜視図を示している。図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図であり、図２０は、図１９のＸＸ−ＸＸ線に沿う断面図である。
【０１６３】
ビット線ＢＬ０，ＢＬ１は、カラム方向に延び、ワード線ＷＬ０は、ロウ方向に延びる。ビット線ＢＬ０，ＢＬ１は、ロウ方向に並んで配置される。メモリセルＭＣ０，ＭＣ１は、ビット線ＢＬ０と、下部電極ＬＥ又は上部電極ＵＥとの間に配置される。
【０１６４】
下部電極ＬＥ又は上部電極ＵＥは、コンタクトプラグＰ１，Ｐ２を介して、セレクタとしてのＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース／ドレインの一端に接続される。
【０１６５】
本例では、メモリセルＭＣ０，ＭＣ１は、例えば、電極ＥＬ１、可変抵抗素子ＶＲ及び電極ＥＬ２から構成される。
【０１６６】
図１７及び図１８の場合、下部電極ＬＥ及びビット線ＢＬ０間のメモリセルＭＣ０、並びに、ビット線ＢＬ０及び上部電極ＵＥ間のメモリセルＭＣ１は、ビット線ＢＬ０に対して対称に配置される。
【０１６７】
即ち、下部電極ＬＥ及びビット線ＢＬ０間のメモリセルＭＣ０は、下から上に向かって、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１の順番で形成される。また、ビット線ＢＬ０及び上部電極ＵＥ間のメモリセルＭＣ１は、下から上に向かって、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２の順番で形成される。
【０１６８】
図１９及び図２０の場合、下部電極ＬＥ及びビット線ＢＬ０間のメモリセルＭＣ０，ＭＣ１は、例えば、共に、下から上に向かって、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１の順番で形成される。
【０１６９】
［むすび］
実施形態によれば、アモルファスシリコンを記憶部に用いる記憶装置の動作電圧を低減し、かつ、それを低温プロセスで形成できる。
【０１７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７１】
１： メモリセルアレイ、 ２： カラム制御回路、 ３： ロウ制御回路、 ４： データ入出力バッファ、 ５： アドレスレジスタ、 ６： コマンドインタフェース、 ７： ステートマシン、 ８： パルスジェネレータ、 ＷＬ０〜ＷＬ３： ワード線、 ＢＬ０〜ＢＬ３： ビット線、 ＭＣ： メモリセル、 ＶＲ： 可変抵抗素子、 ＲＤ： 整流素子、 ＥＬ１〜ＥＬ３： 電極層。
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
従来、大容量の電気的書き換えが可能な不揮発性メモリとして、フラッシュメモリが周知である。フラッシュメモリは微細化により大容量化を実現してきたが、微細化の限界によって今後更なる大容量化が困難になる。一方、フラッシュメモリの後継候補として、可変抵抗素子を使用した抵抗変化型メモリが提案されている。抵抗変化型メモリは、ビット線とワード線の交差部に可変抵抗素子を配置した、いわゆるクロスポイント型メモリで構成できる。故に、積層が容易で３次元構造化することにより、大容量化が図れるという利点がある。
【０００３】
可変抵抗素子の種類には、相変化型メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ： 以下、ＰＲＡＭ）、酸化物を用いた抵抗変化型メモリ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ： 以下、ＲｅＲＡＭ）、そして、固体電解質メモリ（Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｍｅｔａｌｌｉｚａｔｉｏｎ ｍｅｍｏｒｙ： 以下、ＥＣＭ）等がある。ＥＣＭとしては、アモルファスシリコンを用いたメモリ（Ａｍｏｒｐｈｏｕｓ Ｓｉ ｍｅｍｏｒｙ： 以下、ａ−Ｓｉメモリ）等が挙げられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許公開２００９／００１４７０７
【非特許文献】
【０００５】
【非特許文献１】Ｎａｎｏ Ｌｅｔｔｅｒｓ ８ （２００８） ３９２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、アモルファスシリコンを記憶部に用いる記憶装置のセット電圧を低減可能な技術を提案する。
【課題を解決するための手段】
【０００７】
実施形態によれば、記憶装置は、結晶化されたＳｉｘＧｅ１−ｘ （０≦ｘ＜１）層を含む第１の電極と、金属元素を含む第２の電極と、前記第１及び第２の電極間に配置され、アモルファスＳｉ層を含む可変抵抗部と、前記アモルファスＳｉ層内の前記金属元素を含むフィラメントの長さを制御する制御回路とを備える。
【図面の簡単な説明】
【０００８】
【図１】不揮発性半導体記憶装置を示す図。
【図２】メモリセルアレイを示す図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】メモリセルの比較例を示す図。
【図５】図４のメモリセルのバンド図。
【図６】メモリセルの実施例を示す図。
【図７】図６のメモリセルのバンド図。
【図８】図６のメモリセルの動作を説明する図。
【図９】メモリセルの実施例を示す図。
【図１０】図９のメモリセルのバンド図。
【図１１】図９のメモリセルの動作を説明する図。
【図１２】メモリセルの実施例を示す図。
【図１３】図１２のメモリセルの動作を説明する図。
【図１４】実施例に係わる可変抵抗素子の電圧−電流特性を示す図。
【図１５】三次元化されたクロスポイント型メモリへの適用例を示す図。
【図１６】図１５のメモリセル構造の例を示す図。
【図１７】三次元化された１トランジスタ−ｎ素子型メモリへの適用例を示す図。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。
【図１９】三次元化された１トランジスタ−ｎ素子型メモリへの適用例を示す図。
【図２０】図１９のＸＸ−ＸＸ線に沿う断面図。
【発明を実施するための形態】
【０００９】
ａ−Ｓｉメモリは、ｐ型シリコン電極と、ＡｇやＣｕ等の金属電極とにより、可変抵抗部となるアモルファスシリコンを挟んだ２端子素子のメモリである。ａ−Ｓｉメモリにおいては、アモルファスシリコンとｐ型シリコン電極との間に伝導帯オフセットが生じている。その結果、ｐ型シリコン電極を固定電位とし、Ａｇ等の金属電極に正電圧を印加すると、ｐ型シリコン電極は空乏化し、電圧が分配される。つまり、ｐ型シリコン電極が空乏化された分の電圧だけａ−Ｓｉメモリのスイッチングには高電圧が必要となる。
【００１０】
また、ａ−Ｓｉメモリのメモリセルは、可変抵抗部にアモルファスシリコン、ｐ型シリコン電極に単結晶シリコン又は多結晶シリコン、と２種類の結晶相のＳｉを積層する構造をとる。この場合、ｐ型シリコン電極の活性化アニール時に、可変抵抗部のアモルファスシリコンが結晶化し、メモリセルの体積変化と導電性変化により、メモリセルの特性が変化する、という問題が発生する。
【００１１】
以下、図面を参照しながら実施形態を説明する。
【００１２】
［基本構成］
実施形態は、アモルファスＳｉを記憶部（可変抵抗部）に用いる記憶装置（例えば、抵抗変化メモリ等の不揮発性半導体記憶装置、プローブ等のアクセス機構により記録部をアクセスする次世代記憶装置等）に適用される。
【００１３】
このような記憶装置において、記憶部を、結晶化されたＳｉｘＧｅ１−ｘ （０≦ｘ＜１）層を含む第１の電極と、金属元素を含む第２の電極と、第１及び第２の電極間に配置され、アモルファスＳｉ層を含む可変抵抗部とにより構成する。
【００１４】
そして、第１及び第２の電極間に印加する電圧により、アモルファスＳｉ層内に発生する、第２の電極内に含まれる金属元素から構成されるフィラメントの長さや太さ等の形状を制御し、書き込み（セット）／消去（リセット）動作を行う。
【００１５】
従来は、図４、５に示すように、第１の電極に、結晶化されたＳｉ層を用いていたため、第一に、その結晶化されたＳｉ層とアモルファスＳｉ層との伝導帯オフセットが大きく、セット動作時に大きなセット電圧が必要とされた。また、第二に、その結晶化されたＳｉ層を形成するときのアニールにより、意図せず、可変抵抗部としてのアモルファスＳｉ層が結晶化され、特性が変化することがあった。
【００１６】
これに対し、図６、７に示すように、第１の電極に、不純物がドープされかつ結晶化されたＳｉｘＧｅ１−ｘ （０≦ｘ＜１）層を使用すれば、第一に、その結晶化されたＳｉｘＧｅ１−ｘ 層とアモルファスＳｉとの伝導帯オフセットが小さくなるため、セット電圧を小さくし、高速書き込みを実現できる。また、第二に、その結晶化されたＳｉｘＧｅ１−ｘ層を形成するときのアニール温度が、アモルファスＳｉ層が結晶化する温度（約６００℃）よりも低いため、アモルファスＳｉの結晶化を防止し、特性の変化を抑えることができる。
【００１７】
これにより、アモルファスＳｉを記憶部（可変抵抗部）に用いる記憶装置の動作電圧を低減し、かつ、それを低温プロセスで形成可能とする。
【００１８】
［記憶装置の構成例］
図１は、不揮発性半導体記憶装置のブロック図である。
【００１９】
メモリセルアレイ１は、クロスポイント型、１トランジスタ−１可変抵抗素子型等の構造を有する。クロスポイント型では、ワード線ＷＬとビット線ＢＬとの間に配置されるメモリセルＭＣを備える。メモリセルＭＣは、可変抵抗素子と、セレクタの役割をする整流素子とを備える。可変抵抗素子と整流素子は、直列接続される。なお、可変抵抗素子が整流機能を有していれば、整流素子はなくともかまわない。
【００２０】
カラム制御回路２は、ビット線ＢＬが延びる方向のメモリセルアレイ１の端部に配置される。カラム制御回路２は、メモリセルＭＣに対するデータの読み出し、書き込み及び消去において、ビット線ＢＬの電圧を制御する。
【００２１】
ロウ制御回路３は、ワード線ＷＬが延びる方向のメモリセルアレイ１の端部に配置される。ロウ制御回路３は、メモリセルＭＣに対するデータの読み出し、書き込み及び消去において、ワード線ＷＬの電圧を制御する。
【００２２】
データ入出力バッファ４は、外部ホストとの間でデータのやりとりを行う。このデータには、読み出し、書き込み及び消去のコマンドデータ、アドレスデータや、読み出し／書き込みデータなどが含まれる。データ入出力バッファ４は、書き込みデータをカラム制御回路２に転送し、カラム制御回路２からの読み出しデータを外部に出力する。
【００２３】
アドレスデータは、データ入出力バッファ４を経由して、アドレスレジスタ５に一時記憶される。また、アドレスデータは、カラム制御回路２及びロウ制御回路３に転送される。コマンドデータは、データ入出力バッファ４を経由して、コマンドインタフェース６に転送される。コマンドインタフェース６は、外部ホストからの制御信号を受け、データ入出力バッファ４に入力されたデータの種類を判断し、それがコマンドデータであれば、コマンドデータをステートマシン７に転送する。
【００２４】
ステートマシン７は、不揮発性半導体記憶装置全体の動作、例えば、読み出し、書き込み、消去、データの入出力等の管理を行う。また、外部ホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は、書き込み及び消去の制御にも利用される。
【００２５】
また、ステートマシン７によって制御回路の一部であるパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は、任意の電圧、任意のタイミングのパルスを出力することが可能となる。
【００２６】
例えば、アドレスデータがアドレスレジスタ５からステートマシン７に供給されるため、ステートマシン７は、読み出し／書き込みの対象となるメモリセルアレイ１内の選択メモリセルを判別可能である。パルスジェネレータ８は、この選択メモリセルに対する電圧パルスを生成する。また、生成された電圧パルスは、カラム制御回路２及びロウ制御回路３により、所定のワード線ＷＬ及びビット線ＢＬに転送可能である。
【００２７】
尚、メモリセルアレイ１は、クロスポイント型、１トランジスタ−１素子型等の構造に係わらず、三次元構造にすることが可能である。この場合、メモリセルアレイ１以外の周辺回路は、メモリセルアレイ１の直下のシリコン基板に形成することができる。これにより、不揮発性半導体記憶装置のチップ面積を、メモリセルアレイ１の面積にほぼ等しくすることも可能である。
【００２８】
図２は、メモリセルアレイ１の例を示している。図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００２９】
ビット線ＢＬ０〜ＢＬ２は、カラム方向に延び、ワード線ＷＬ０〜ＷＬ２は、ロウ方向に延びる。メモリセルＭＣは、ビット線ＢＬ０〜ＢＬ２とワード線ＷＬ０〜ＷＬ２の交差部に配置される。ビット線ＢＬ及びワード線ＷＬは、熱に強く、かつ、抵抗値の低い材料が望ましく、例えば、Ｗ、ＷＳｉ、Ｍｏ、ＭｏＳｉ、ＮｉＳｉ、ＣｏＳｉ等の金属材料や、カーボンナノチューブ、グラフェンといったカーボン材料等を用いることができる。
【００３０】
メモリセルＭＣは、直列接続される可変抵抗素子ＶＲ及び整流素子ＲＤから構成される。可変抵抗素子ＶＲの上下には、バリアメタル及び接着層として機能する電極ＥＬ２，ＥＬ１が配置される。同様に、整流素子ＲＤの上下にも、バリアメタル及び接着層として機能する電極ＥＬ３，ＥＬ２が配置される。
【００３１】
尚、整流素子ＲＤと可変抵抗素子ＶＲの位置関係は、逆でも良い。また、電極ＥＬ２は、整流素子ＲＤに接触する電極と可変抵抗素子ＶＲに接触する電極との積層から構成されていても良い。さらに、ワード線ＷＬ１／可変抵抗素子ＶＲ／ビット線ＢＬ０の積層であってもかまわない。
【００３２】
電極ＥＬ１，ＥＬ２，ＥＬ３は、例えば、Ｐｔ、Ａｕ、Ａｇ、Ｃｕ、Ｚｎ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ等が用いられる。
【００３３】
また、電極ＥＬ１，ＥＬ２，ＥＬ３は、配向性を一様にするためのメタル膜を含んでいても良いし、バッファ層、バリアメタル層、接着層等を含んでいても良い。
【００３４】
可変抵抗素子ＶＲは、アモルファスシリコンを含み、かつ、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるものが用いられる。また、整流素子ＲＤは、ＭＩＭダイオード、ＰＩＮダイオード等の整流機能を有するものが用いられる。
【００３５】
［比較例］
図４は、メモリセルの比較例を示している。
【００３６】
同図（ａ）は、電極（下部電極）ＥＬ１上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に電極（上部電極）ＥＬ２が形成される。同図（ｂ）は、電極（下部電極）ＥＬ２上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に電極（上部電極）ＥＬ１が形成される。
【００３７】
可変抵抗素子ＶＲは、ノンドープアモルファスシリコンを本体とし、可変抵抗体として機能する。電極ＥＬ１は、少なくとも可変抵抗素子ＶＲに接触する部分に、結晶化されたシリコン層、例えば、多結晶シリコン層を有する。電極ＥＬ２は、少なくとも可変抵抗素子ＶＲに接触する部分に、金属層、例えば、Ａｇ層を有する。
【００３８】
図５は、図４のメモリセルのエネルギーバンド図を示している。
【００３９】
ノンドープアモルファスシリコン（Ｓｉ）の価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの間のバンドギャップΔＥ−ｓｉは、約１．１２ｅＶであり、不純物（例えば、ｐ型不純物）がドープされた多結晶シリコンの価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの間のバンドギャップΔＥ−ｐｓｉも、約１．１２ｅＶである。
【００４０】
また、ノンドープアモルファスシリコンと不純物がドープされた多結晶シリコンの価電子帯オフセットΔＥｖは、約０．５ｅＶとなるため、両者の伝導帯オフセットΔＥｃも、約０．５ｅＶとなる。
【００４１】
ここで、Ｍｉｄ−ｇａｐは、価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの中間値（バンドギャップΔＥ−ｓｉ，ΔＥ−ｐｓｉの中間値）である。
【００４２】
しかし、比較例の構造では、可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に変化させる書き込み動作（セット動作）において、書き込みに必要なセット電圧が大きく、高速書き込みに不利となる問題がある。
【００４３】
また、図４（ｂ）の構造の場合、可変抵抗素子ＶＲとしてのアモルファスシリコンを形成した後に、上部電極ＥＬ１としての結晶化シリコンを形成する必要がある。この時、上部電極ＥＬ１の活性化アニール時に、可変抵抗素子ＶＲとしてのアモルファスシリコンが結晶化し、可変抵抗素子ＶＲの体積変化と導電性変化により、メモリセルの特性が変化するという問題が発生する。
【００４４】
また、図４（ａ）の構造の場合、例えば、メモリセルアレイの構造をクロスポイント型とし、かつ、メモリセルアレイを３次元化すると、上層にあるメモリセルの下部電極ＥＬ１の活性化アニール時に、下層にあるメモリセルの可変抵抗素子ＶＲとしてのアモルファスシリコンが結晶化し、下層にあるメモリセルの体積変化と導電性変化により、そのメモリセルの特性が変化するという問題が発生する。
【００４５】
以下の実施例では、以上の問題を同時に解決する。
【００４６】
［第１の実施例］
図６は、メモリセルの第１の実施例を示している。
【００４７】
同図（ａ）は、電極（下部電極）ＥＬ１上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に電極（上部電極）ＥＬ２が形成される。同図（ｂ）は、電極（下部電極）ＥＬ２上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に電極（上部電極）ＥＬ１が形成される。
【００４８】
可変抵抗素子ＶＲは、ノンドープアモルファスシリコンを本体とし、可変抵抗体として機能する。電極ＥＬ１は、少なくとも可変抵抗素子ＶＲに接触する部分に、結晶化されたゲルマニウム（Ｇｅ）層、又は、結晶化されたシリコンゲルマニウム（ＳｉＧｅ）層を有する。電極ＥＬ２は、少なくとも可変抵抗素子ＶＲに接触する部分に、金属原子を含む導電層を有する。
【００４９】
金属原子を含む導電層は、例えば、Ａｇ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｕ、Ｚｎの群から選択される少なくとも１つの原子を含む。
【００５０】
図７は、図６のメモリセルのエネルギーバンド図を示している。
【００５１】
ノンドープアモルファスシリコン（Ｓｉ）の価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの間のバンドギャップΔＥ−ｓｉは、約１．１２ｅＶである。
【００５２】
また、不純物（例えば、ｐ型不純物）がドープされ、結晶化されたＧｅ又はＳｉＧｅ（ＳｉｘＧｅ１−ｘ： ０≦ｘ＜１）の価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの間のバンドギャップΔＥ−ｇｅは、
約０．６６ｅＶ（ＳｉｘＧｅ１−ｘ：ｘ＝０）≦ΔＥ−ｇｅ＜約１．１２ｅＶ（ＳｉｘＧｅ１−ｘ：ｘ＝１）、
の範囲内にある。
【００５３】
また、ノンドープアモルファスシリコンと、不純物がドープされ、結晶化されたＧｅ又はＳｉＧｅの価電子帯オフセットΔＥｖは、約０．５ｅＶとなるため、両者の伝導帯オフセットΔＥｃは、
約０．０４ｅＶ≦ΔＥｃ＜約０．５ｅＶ
の範囲内にある。
【００５４】
ここで、Ｍｉｄ−ｇａｐは、価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの中間値（バンドギャップΔＥ−ｓｉ，ΔＥ−ｇｅの中間値）である。
【００５５】
即ち、第１の実施例の構造では、伝導帯オフセットΔＥｃを従来よりも低減することができるため、可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に変化させる書き込み動作（セット動作）において、電子電流を増加させることができる。このため、書き込みに必要なセット電圧を小さくし、高速書き込みを実現することができる。
【００５６】
この効果を図１４に示す。同図では、伝導帯オフセットΔＥｃをパラメータに、可変抵抗素子（高抵抗状態）ＶＲにかかる電圧Ｖｇとそれに流れる電流Ｉがどのように変化するかを示している。同図によれば、電圧Ｖｇを固定したとき、電極ＥＬ１にＧｅ又はＳｉＧｅを使用した場合の電流Ｉは、電極ＥＬ１にＳｉを使用した場合の電流Ｉよりも大きくなることが分かる。
【００５７】
また、価電子帯オフセットΔＥｖは、従来と変わらないため、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させる消去動作（リセット動作）において、選択メモリセルと非選択メモリセルとの電圧マージンを十分に確保できる。
【００５８】
さらに、Ｇｅ及びＳｉＧｅが結晶化する温度は、Ｓｉが結晶化する温度よりも低い。即ち、Ｇｅ及びＳｉＧｅは、Ｓｉに比べて、低温での活性化アニールが可能であるため、不揮発性半導体記憶装置の製造プロセスにおいて、可変抵抗素子ＶＲとしてのアモルファスシリコンが結晶化する、という事態を回避できる。このため、メモリセルの特性を向上させることが可能になる。この点は、製造方法の項目において説明する。
【００５９】
［セット／リセット動作］
図８は、メモリセルの動作の一例を示す模式図である。
【００６０】
可変抵抗素子（ノンドープアモルファスＳｉ）ＶＲは、初期状態においてリセット状態（高抵抗状態）にあるものとする。また、電極ＥＬ１は、ｐ型不純物がドープされた多結晶Ｇｅ層とし、電極ＥＬ２は、Ａｇ層とする。
【００６１】
書き込み動作（セット動作）では、例えば、電極ＥＬ２に正電圧、電極ＥＬ１に固定電圧（例えば、接地電圧）を印加すると、電極ＥＬ２内のＡｇ原子がイオン化され、可変抵抗素子ＶＲ内を拡散し、電極ＥＬ１側に移動する。電極ＥＬ１側に移動したイオン化されたＡｇ原子は、電極ＥＬ１から電子を受け取り、金属として析出するため、金属フィラメントＭＦを形成する。
【００６２】
この金属フィラメントＭＦは、電極ＥＬ１から電極ＥＬ２に向かって次第に延びていくため、電極ＥＬ１，ＥＬ２間の抵抗値は、この金属フィラメントＭＦの長さや太さ等の形状に反比例して低下する。そして、最終的には、例えば、金属フィラメントＭＦの先端は、電極ＥＬ２に接触するため、可変抵抗素子ＶＲは、高抵抗状態から低抵抗状態へ遷移する。これがセット動作である。
【００６３】
ここで、電極ＥＬ１に多結晶Ｇｅ層を用いることで、図１４に示すように、ノンドープアモルファスＳｉとｐ型不純物がドープされた多結晶Ｇｅとの伝導帯オフセットΔＥｃを約０．０４ｅＶにすることができるため、セット電圧の低減と高速動作に貢献することができる。
【００６４】
これに対し、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に遷移させる消去（リセット）動作は、可変抵抗素子ＶＲの本体に逆極性の電場を印加することにより行われる。この時、金属フィラメントＭＦは、次第に短くなり、電極ＥＬ２から切断される。これにより、可変抵抗素子ＶＲは、低抵抗状態から高抵抗状態へ遷移する。
【００６５】
［製造方法］
第１の実施例に係わるメモリセルの製造方法について説明する。
【００６６】
本例では、メモリセルのうち可変抵抗部の製造方法について示し、整流素子部についての説明は省略する。また、メモリセルは、図６（ａ）に示す構造を対象とし、配線部については、一般的なＢＥＯＬ工程（Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ）により形成可能であるため、その説明は省略する。
【００６７】
まず、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、下部電極ＥＬ１として、ボロン（Ｂ）をドープしたアモルファスゲルマニウム（ａ−Ｇｅ）層を形成する。この時のボロンのドープ濃度は、例えば、１×１０２０ｃｍ−３である。この後、結晶化のためのアニールを施すことにより、下部電極ＥＬ１としてのｐ型多結晶Ｇｅ層を形成する。この時のアニール温度は、例えば、３００℃である。
【００６８】
次に、ＰＥ−ＣＶＤにより、下部電極ＥＬ１上に可変抵抗素子ＶＲとしてのアモルファスシリコン（Ｓｉ）層を形成する。この時の堆積温度は、例えば、３００℃である。
【００６９】
本例では、ボロンをドープしたアモルファスゲルマニウムの堆積時には、原料ガスとして、ジボランガスとゲルマンガスの混合ガスを用い、アモルファスシリコンの堆積時には、原料ガスとして、ジシランガスを用いる。但し、アモルファスシリコンの堆積に関しては、より高温で堆積したいときは、ジシランガスに代えて、シランガスを用いることも可能である。
【００７０】
尚、本例では、アモルファスゲルマニウム層及びアモルファスシリコン層は、それぞれ、ＰＥ−ＣＶＤにより形成したが、これに代えて、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いてもよい。また、スパッタリング、電子線蒸着、又は、ＭＢＤ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｄｅｐｏｓｉｔｉｏｎ）等のＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いてもよい。
【００７１】
次に、抵抗加熱蒸着法により、可変抵抗素子ＶＲ上に、上部電極ＥＬ２として、Ａｇ層を形成する。そして、ＰＥＰ（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）により、Ａｇ層上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、下部電極ＥＬ１、可変抵抗素子ＶＲ及び上部電極ＥＬ２の加工を行う。
【００７２】
以上の工程により、メモリセルが完成する。
【００７３】
尚、本例の製造プロセスにおいて、Ｇｅの活性化アニールは、Ｓｉ層等のそれ以外の部材の活性化アニールとまとめて同時に行ってもよい。
【００７４】
［第１の実施例の効果］
可変抵抗素子の本体を構成するアモルファスＳｉ層の一端側に、アモルファスＳｉ層内に電気伝導路（金属フィラメント）を形成する金属原子を含む電極を有するメモリセルにおいて、アモルファスＳｉ層の他端側に、不純物がドープされ、結晶化されたＧｅ又はＳｉＧｅから構成される電極を設けることにより、セット電圧を低減できる。
【００７５】
また、電極にＳｉＧｅを用いる場合、ＳｉＧｅの組成に濃度勾配を設け、可変抵抗素子としてのアモルファスＳｉに最も近い部分でＳｉ濃度を最も高くしてもよい。
【００７６】
また、結晶化されたＧｅ又はＳｉＧｅを形成するときのアニール温度は、アモルファスＳｉ層を堆積するときの温度と同じ、又は、それ未満である。即ち、結晶化されたＧｅ又はＳｉＧｅを形成するときのアニール温度を、アモルファスＳｉ層が結晶化する温度（約６００℃）よりも低くできるため、可変抵抗素子としてのアモルファスＳｉの結晶状態を維持できる。結果として、不揮発性半導体記憶装置の特性を向上できる。
【００７７】
［第２の実施例］
図９は、メモリセルの第２の実施例を示している。
【００７８】
同図（ａ）は、電極（下部電極）ＥＬ１上に結晶分離層ＩＬが形成され、結晶分離層ＩＬ上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に電極（上部電極）ＥＬ２が形成される。同図（ｂ）は、電極（下部電極）ＥＬ２上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に結晶分離層ＩＬが形成され、結晶分離層ＩＬ上に電極（上部電極）ＥＬ１が形成される。
【００７９】
可変抵抗素子ＶＲは、ノンドープアモルファスシリコンを本体とし、可変抵抗体として機能する。電極ＥＬ１は、少なくとも可変抵抗素子ＶＲ側の部分に、結晶化されたゲルマニウム（Ｇｅ）層、又は、結晶化されたシリコンゲルマニウム（ＳｉＧｅ）層を有する。電極ＥＬ２は、少なくとも可変抵抗素子ＶＲに接触する部分に、金属原子を含む導電層を有する。
【００８０】
金属原子を含む導電層は、例えば、Ａｇ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎの群から選択される少なくとも１つの原子を含む。
【００８１】
また、電極ＥＬ１と可変抵抗素子ＶＲとの間には、結晶分離層ＩＬが配置される。結晶分離層ＩＬは、電極ＥＬ１を構成する結晶化されたＳｉｘＧｅ１−ｘ（０≦ｘ＜１）の結晶構造と、可変抵抗素子ＶＲを構成するアモルファスシリコンの結晶構造とを分離する機能を有する。
【００８２】
結晶分離層ＩＬは、Ｓｉもしくは金属の酸化物、酸窒化物もしくは窒化物が用いられる。例えば、シリコン酸化物、シリコン酸窒化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物、チタン酸化物、ランタン酸化物、プロセオジム酸化物、ジスプロシウム酸化物の群から選択される１つ、又は、これら酸化物又は窒化物のシリケート、アルミネート又は窒素混合膜、例えば、ＨｆＳｉＯ、ＺｒＳｉＯ、ＴｉＳｉＯ、ＬａＳｉＯ、ＰｒＳｉＯ、ＤｙＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ、ＴｉＡｌＯ、ＬａＡｌＯ、ＰｒＡｌＯ、ＤｙＡｌＯ、ＬａＡｌＳｉＯ、ＰｒＡｌＳｉＯ、ＤｙＡｌＳｉＯ、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＴｉＳｉＯＮの郡から選択される１つである。
【００８３】
なお、結晶分離層ＩＬは、結晶を分離しやすくするため、また、電極ＥＬ２から拡散してくる金属層をブロックするために、アモルファスであることが望ましい。
【００８４】
また、結晶分離層ＩＬとして、高誘電率材料（いわゆるＨｉｇｈ−ｋ材料）を用いると、結晶分離層ＩＬでの電位降下を低減することができる。また、結晶分離層ＩＬとして、ＳｉＯ２を用い、電極ＥＬ１として、ＳｉＧｅを用いるとき、ＳｉＯ２は、ＳｉＧｅを酸化することによって形成してもよい。
【００８５】
また、結晶分離層ＩＬの厚さは、可変抵抗素子ＶＲに流れる電流量を稼ぐために、直接トンネル電流が発生する条件下で決めるのが望ましい。直接トンネル電流を流すのに望ましい結晶分離層ＩＬの厚さは、３ｎｍ以下である。また、電極ＥＬ１の結晶情報を可変抵抗素子ＶＲに引き継がないようにするには、結晶分離層ＩＬの厚さは、１原子層に相当する０．３ｎｍ以上であることが望ましい。
【００８６】
従って、望ましい結晶分離層ＩＬの厚さは、０．３ｎｍ以上、３ｎｍ以下の範囲内となる。
【００８７】
図１０は、図９のメモリセルのエネルギーバンド図を示している。
【００８８】
ノンドープアモルファスシリコン（Ｓｉ）の価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの間のバンドギャップΔＥ−ｓｉは、約１．１２ｅＶである。
【００８９】
また、不純物（例えば、ｐ型不純物）がドープされ、結晶化されたＧｅ又はＳｉＧｅ（ＳｉｘＧｅ１−ｘ： ０≦ｘ＜１）の価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの間のバンドギャップΔＥ−ｇｅは、
約０．６６ｅＶ（ＳｉｘＧｅ１−ｘ：ｘ＝０）≦ΔＥ−ｇｅ＜約１．１２ｅＶ（ＳｉｘＧｅ１−ｘ：ｘ＝１）
の範囲内にある。
【００９０】
また、ノンドープアモルファスシリコンと、不純物がドープされ、結晶化されたＧｅ又はＳｉＧｅの価電子帯オフセットΔＥｖは、約０．５ｅＶとなるため、両者の伝導帯オフセットΔＥｃは、
約０．０４ｅＶ≦ΔＥｃ＜約０．５ｅＶ
の範囲内にある。
【００９１】
ここで、Ｍｉｄ−ｇａｐは、価電子帯の極大エネルギー値Ｅｖと伝導帯の極小エネルギーＥｃとの中間値（バンドギャップΔＥ−ｓｉ，ΔＥ−ｇｅの中間値）である。
【００９２】
結晶分離層のバンドギャップΔＥ−ｉに関し、例えば、結晶分離層がＳｉＯ２のとき、ΔＥ−ｉは、約８．９ｅＶであり、結晶分離層がＳｉＮのとき、ΔＥ−ｉは、約４．８ｅＶであり、結晶分離層がＬａＯのとき、ΔＥ−ｉは、約６．５ｅＶである。
【００９３】
また、ノンドープアモルファスシリコンと結晶分離層の伝導帯オフセットΔＥｃ’に関し、例えば、結晶分離層がＳｉＯ２のとき、ΔＥｃ’は、約３．２ｅＶであり、結晶分離層がＳｉＮのとき、ΔＥｃ’は、約２．０ｅＶであり、結晶分離層がＬａＯのとき、ΔＥｃ’は、約３．１ｅＶである。
【００９４】
即ち、第２の実施例の構造でも、伝導帯オフセットΔＥｃを従来よりも低減することができるため、可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に変化させる書き込み動作（セット動作）において、電子電流を増加させることができる。このため、書き込みに必要なセット電圧を小さくし、高速書き込みを実現することができる。
【００９５】
ここで、結晶分離層は、可変抵抗素子に流れる電流量を狭窄する恐れがあるが、伝導帯オフセットΔＥｃを低減することにより、従来と同様の電流量を確保することができる。これは、結晶分離層ＩＬが通すトンネル電流が大きいほど、顕著となる。また、セット時の電流（Ｉｏｎ）を大きく取れるため、リセット時の電流（Ｉｏｆf）との比を拡大し、メモリウィンドウを広げることができる。
【００９６】
また、価電子帯オフセットΔＥｖは、従来と変わらないため、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させる消去動作（リセット動作）において、選択メモリセルと非選択メモリセルとの電圧マージンを十分に確保できる。
【００９７】
さらに、Ｇｅ及びＳｉＧｅが結晶化する温度は、Ｓｉが結晶化する温度よりも低い。即ち、Ｇｅ及びＳｉＧｅは、Ｓｉに比べて、低温での活性化アニールが可能であるため、不揮発性半導体記憶装置の製造プロセスにおいて、可変抵抗素子ＶＲとしてのアモルファスシリコンが結晶化する、という事態を回避できる。このため、メモリセルの特性を向上させることが可能になる。
【００９８】
［セット／リセット動作］
図１１は、メモリセルの動作の一例を示す模式図である。
【００９９】
可変抵抗素子（ノンドープアモルファスＳｉ）ＶＲは、初期状態においてリセット状態（高抵抗状態）にあるものとする。また、電極ＥＬ１は、ｐ型不純物がドープされた多結晶Ｓｉ０．５Ｇｅ０．５層とし、電極ＥＬ２は、Ｃｏ層とし、結晶分離層ＩＬは、シリコン酸化膜とする。
【０１００】
書き込み動作（セット動作）では、例えば、電極ＥＬ２に正電圧、電極ＥＬ１に固定電圧（例えば、接地電圧）を印加すると、電極ＥＬ２内のＣｏ原子がイオン化され、可変抵抗素子ＶＲ内を拡散し、電極ＥＬ１側に移動する。電極ＥＬ１側に移動したイオン化されたＣｏ原子は、結晶分離層ＩＬのトンネル電流を介して、電極ＥＬ１から電子を受け取り、金属として析出するため、金属フィラメントＭＦを形成する。
【０１０１】
この金属フィラメントＭＦは、結晶分離層ＩＬから電極ＥＬ２に向かって次第に延びていくため、電極ＥＬ１，ＥＬ２間の抵抗値は、この金属フィラメントＭＦの長さや太さ等の形状に反比例して低下する。そして、最終的には、例えば、金属フィラメントＭＦの先端は、電極ＥＬ２に接触するため、可変抵抗素子ＶＲは、高抵抗状態から低抵抗状態へ遷移する。これがセット動作である。
【０１０２】
ここで、電極ＥＬ１に多結晶Ｓｉ０．５Ｇｅ０．５層を用いることで、図１４に示すように、ノンドープアモルファスＳｉとｐ型不純物がドープされた多結晶ＳｉＧｅとの伝導帯オフセットΔＥｃを約０．３ｅＶにすることができるため、セット電圧の低減と高速動作に貢献することができる。
【０１０３】
また、イオン化されたＣｏ原子が可変抵抗素子ＶＲ内を拡散し電極ＥＬ１に到達するとき、電極ＥＬ１としての多結晶ＳｉＧｅ層に深い準位が形成されるが、結晶分離層ＩＬによってＣｏ原子の電極ＥＬ１への拡散を防止できるため、電流量の制御が容易となる。
【０１０４】
これに対し、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に遷移させる消去（リセット）動作は、可変抵抗素子ＶＲの本体に逆極性の電場を印加することにより行われる。この時、金属フィラメントＭＦは、次第に短くなり、電極ＥＬ２から切断される。これにより、可変抵抗素子ＶＲは、低抵抗状態から高抵抗状態へ遷移する。
【０１０５】
［製造方法］
第２の実施例に係わるメモリセルの製造方法について説明する。
【０１０６】
本例では、メモリセルのうち可変抵抗部の製造方法について示し、整流素子部についての説明は省略する。また、メモリセルは、図６（ａ）に示す構造を対象とし、配線部については、一般的なＢＥＯＬ工程により形成可能であるため、その説明は省略する。
【０１０７】
まず、ＰＥ−ＣＶＤにより、下部電極ＥＬ１として、ボロン（Ｂ）をドープしたアモルファスシリコンゲルマニウム（ａ−ＳｉＧｅ）層を形成する。この時のボロンのドープ濃度は、例えば、１×１０２０ｃｍ−３である。続けて、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）により、下部電極ＥＬ１上に結晶分離層ＩＬとしてＳｉＯ２層を形成する。この後、結晶化のためのアニールを施すことにより、下部電極ＥＬ１としてのｐ型多結晶ＳｉＧｅ層を形成する。この時のアニール温度は、例えば、５００℃である。
【０１０８】
次に、ＬＰ−ＣＶＤにより、結晶分離層ＩＬ上に可変抵抗素子ＶＲとしてのアモルファスシリコン（Ｓｉ）層を形成する。この時の堆積温度は、例えば、５２０℃である。
【０１０９】
本例では、ボロンをドープしたアモルファスシリコンゲルマニウムの堆積時には、原料ガスとして、ジボランガスとゲルマンガスの混合ガスを用い、アモルファスシリコンの堆積時には、原料ガスとして、ジシランガスを用いる。但し、アモルファスシリコンの堆積に関しては、より高温で堆積したいときは、ジシランガスに代えて、シランガスを用いることも可能である。
【０１１０】
尚、アモルファスシリコンゲルマニウム層及びアモルファスシリコン層は、それぞれ、ＰＥ−ＣＶＤ、ＬＰ−ＣＶＤ、スパッタリング、電子線蒸着、及び、ＭＢＤ等のＰＶＤのうちの１つの方法により形成できる。
【０１１１】
次に、電子線蒸着法により、可変抵抗素子ＶＲ上に、上部電極ＥＬ２として、Ｃｏ層を形成する。そして、ＰＥＰにより、Ｃｏ層上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部電極ＥＬ１、結晶分離層ＩＬ、可変抵抗素子ＶＲ及び上部電極ＥＬ２の加工を行う。
【０１１２】
以上の工程により、メモリセルが完成する。
【０１１３】
尚、本例の製造プロセスにおいて、ＳｉＧｅの活性化アニールは、それ以外の部材の活性化アニールとまとめて同時に行ってもよい。
【０１１４】
［第２の実施例の効果］
第２の実施例では、第１の実施例に示した効果の他、以下に示す効果が得られる。
【０１１５】
結晶分離層ＩＬにより、電極ＥＬ１の結晶情報を可変抵抗素子ＶＲに引き継がないようにすることが可能になるため、可変抵抗素子としてのアモルファスＳｉ層の結晶状態をより安定化することができる。
【０１１６】
［第３の実施例］
図１２は、メモリセルの第３の実施例を示している。
【０１１７】
同図（ａ）は、電極（下部電極）ＥＬ１，ＥＬ１’上に結晶分離層ＩＬが形成され、結晶分離層ＩＬ上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に電極（上部電極）ＥＬ２が形成される。同図（ｂ）は、電極（下部電極）ＥＬ２上に可変抵抗素子ＶＲが形成され、可変抵抗素子ＶＲ上に結晶分離層ＩＬが形成され、結晶分離層ＩＬ上に電極（上部電極）ＥＬ１，ＥＬ１’が形成される。
【０１１８】
可変抵抗素子ＶＲは、ノンドープアモルファスシリコンを本体とし、可変抵抗体として機能する。電極ＥＬ１は、少なくとも可変抵抗素子ＶＲ側の部分に、結晶化されたゲルマニウム（Ｇｅ）層、又は、結晶化されたシリコンゲルマニウム（ＳｉＧｅ）層を有する。電極ＥＬ１’は、結晶化されたシリコン（Ｓｉ）層を有する。
【０１１９】
電極ＥＬ２は、少なくとも可変抵抗素子ＶＲに接触する部分に、金属原子を含む導電層を有する。金属原子を含む導電層は、例えば、Ａｇ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎの群から選択される少なくとも１つの原子を含む。
【０１２０】
また、電極ＥＬ１’と可変抵抗素子ＶＲとの間には、結晶分離層ＩＬが配置される。
【０１２１】
結晶分離層ＩＬについては、第２の実施例と同様なので、説明を割愛する。
【０１２２】
第３の実施例は、第２の実施例と比べると、電極ＥＬ１と結晶分離層ＩＬとの間に、電極ＥＬ１’を新たに設けた点に特徴を有する。例えば、電極ＥＬ１を、結晶化されたＧｅ又はＳｉＧｅとし、電極ＥＬ１’を、結晶化されたＳｉとすることにより、結晶分離層ＩＬの両界面双方にＳｉが接することになり、金属イオン可動域における界面の均質性を向上させ、素子ばらつきを低減できる。なお、結晶分離層ＩＬがない場合にも、金属イオン可動域における構成元素を低減することができ、素子ばらつきを低減できる。
【０１２３】
例えば、電極ＥＬ１，ＥＬ１’により、伝導帯の電位障壁の形状を階段状又はスロープ状とすることにより、トンネル電流を増加させ、セット時において、従来よりも大きな電流量（Ｉｏｎ）を可変抵抗素子ＶＲに流すことができる。このため、リセット時の電流（Ｉｏｆf）との比を拡大し、メモリウィンドウを広げることができる。なお、トンネル電流を確保するために、電極ＥＬ１’の厚さは３ｎｍ以下が好ましい。
【０１２４】
また、価電子帯オフセットは、従来と変わらないため、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させる消去動作（リセット動作）において、選択メモリセルと非選択メモリセルとの電圧マージンを十分に確保できる。
【０１２５】
さらに、Ｇｅ及びＳｉＧｅが結晶化する温度は、Ｓｉが結晶化する温度よりも低い。即ち、Ｇｅ及びＳｉＧｅは、Ｓｉに比べて、低温での活性化アニールが可能であるため、不揮発性半導体記憶装置の製造プロセスにおいて、可変抵抗素子ＶＲとしてのアモルファスシリコンが結晶化する、という事態を回避できる。このため、メモリセルの特性を向上させることが可能になる。
【０１２６】
［セット／リセット動作］
図１３は、メモリセルの動作の一例を示す模式図である。
【０１２７】
可変抵抗素子（ノンドープアモルファスＳｉ）ＶＲは、初期状態においてリセット状態（高抵抗状態）にあるものとする。また、電極ＥＬ１は、ｐ型不純物がドープされた多結晶Ｇｅ層とし、電極ＥＬ１’は、ｐ型不純物がドープされた多結晶Ｓｉ層とし、電極ＥＬ２は、Ｃｕ層とし、結晶分離層ＩＬは、ＳｉＮとする。
【０１２８】
書き込み動作（セット動作）では、例えば、電極ＥＬ２に正電圧、電極ＥＬ１，ＥＬ１’に固定電圧（例えば、接地電圧）を印加すると、電極ＥＬ２内のＣｕ原子がイオン化され、可変抵抗素子ＶＲ内を拡散し、電極ＥＬ１，ＥＬ１’側に移動する。電極ＥＬ１，ＥＬ１’側に移動したイオン化されたＣｕ原子は、結晶分離層ＩＬのトンネル電流を介して、電極ＥＬ１，ＥＬ１’から電子を受け取り、金属として析出するため、金属フィラメントＭＦを形成する。
【０１２９】
この金属フィラメントＭＦは、結晶分離層ＩＬから電極ＥＬ２に向かって次第に延びていくため、電極ＥＬ１，ＥＬ１’と電極ＥＬ２との間の抵抗値は、この金属フィラメントＭＦの長さに反比例して低下する。そして、最終的には、例えば、金属フィラメントＭＦの先端は、電極ＥＬ２に接触するため、可変抵抗素子ＶＲは、高抵抗状態から低抵抗状態へ遷移する。これがセット動作である。
【０１３０】
ここで、電極ＥＬ１に多結晶Ｇｅ層を用いることで、図１４に示すように、ノンドープアモルファスＳｉとｐ型不純物がドープされた多結晶Ｇｅとの伝導帯オフセットΔＥｃを約０．０４ｅＶにすることができるため、セット電圧の低減と高速動作に貢献することができる。
【０１３１】
また、イオン化されたＣｕ原子が可変抵抗素子ＶＲ内を拡散するとき、電極ＥＬ１，ＥＬ１’としての半導体層（多結晶ＳｉＧｅ／多結晶Ｓｉ）層に深い準位が形成されるが、結晶分離層ＩＬによってＣｕ原子の電極ＥＬ１，ＥＬ１’への拡散を防止できるため、電流量の制御が容易となる。
【０１３２】
さらに、電極ＥＬ１，ＥＬ１’の積層構造により、伝導帯の電位障壁の形状の制御が容易となる。このため、セット動作時における電流量と電圧量の制御が容易となる。
【０１３３】
これに対し、可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に遷移させる消去（リセット）動作は、可変抵抗素子ＶＲの本体に逆極性の電場を印加することにより行われる。この時、金属フィラメントＭＦは、次第に短くなり、電極ＥＬ２から切断される。これにより、可変抵抗素子ＶＲは、低抵抗状態から高抵抗状態へ遷移する。
【０１３４】
ところで、第３の実施例においても、第２の実施例と同様に、例えば、可変抵抗素子ＶＲは、アモルファスシリコン内にそれよりも低抵抗の複数の低抵抗粒子を有していてもよい。この場合、金属フィラメントＭＦの長さを制御することにより、１つの可変抵抗素子ＶＲに３値以上の複数の値を記憶する多値化を実現することが容易となる。
【０１３５】
［製造方法］
第３の実施例に係わるメモリセルの製造方法について説明する。
【０１３６】
本例では、メモリセルのうち可変抵抗部の製造方法について示し、整流素子部についての説明は省略する。また、メモリセルは、図６（ａ）に示す構造を対象とし、配線部については、一般的なＢＥＯＬ工程により形成可能であるため、その説明は省略する。
【０１３７】
まず、ＰＥ−ＣＶＤにより、電極ＥＬ１として、ボロン（Ｂ）をドープしたアモルファスゲルマニウム（ａ−Ｇｅ）層を形成する。この時のボロンのドープ濃度は、例えば、１×１０２０ｃｍ−３である。続けて、ＰＥ−ＣＶＤにより、電極ＥＬ１上に、電極ＥＬ１’として、ボロン（Ｂ）をドープしたアモルファスシリコン（ａ−Ｓｉ）層を形成する。この時のボロンのドープ濃度は、例えば、１×１０２０ｃｍ−３である。
【０１３８】
この後、結晶化のためのアニールを施すことにより、電極ＥＬ１としてのｐ型多結晶Ｇｅ層を形成すると共に、電極ＥＬ１’としてのｐ型多結晶Ｓｉ層を形成する。この時のアニール温度は、例えば、５００℃である。
【０１３９】
ここで、アモルファスシリコンが結晶化される温度は、既に述べているように、約６００℃であるが、この温度以上でアニールを行うと、例えば、メモリセルアレイを三次元化したときの下層のメモリセル内の可変抵抗素子（アモルファスシリコン）が結晶化されてしまう問題が発生する。
【０１４０】
そこで、ここでのアニール温度は、アモルファスシリコンが結晶化される通常の温度である６００℃未満、即ち、５００℃とする。また、アニール温度を５００℃としても、電極ＥＬ１’としてのアモルファスシリコンを多結晶シリコンに結晶化することができる。なぜなら、電極（Ｓｉ）ＥＬ１’は、電極（Ｇｅ）ＥＬ１を結晶核として結晶化させることができるからである。即ち、電極ＥＬ１’としてのアモルファスシリコンは、アニール温度５００℃でも十分に結晶化される。なお、この結晶化アニールにおいて、不純物の活性化も行われる。
【０１４１】
次に、ＡＬＤにより、電極ＥＬ１’上に、結晶分離層ＩＬとしてＳｉＮ層を約１ｎｍの厚さで形成する。続けて、ＬＰ−ＣＶＤにより、結晶分離層ＩＬ上に可変抵抗素子ＶＲとしてのアモルファスシリコン（Ｓｉ）層を形成する。この時の堆積温度は、例えば、５２０℃である。
【０１４２】
本例では、ボロンをドープしたアモルファスＧｅの堆積時には、原料ガスとして、ジボランガスとゲルマンガスの混合ガスを用い、ボロンをドープしたアモルファスＳｉの堆積時には、原料ガスとして、ジボランガスとジシランガスの混合ガスを用いる。但し、アモルファスＳｉの堆積に関しては、より高温で堆積したいときは、ジシランガスに代えて、シランガスを用いることも可能である。
【０１４３】
また、ＳｉＮの堆積時には、原料ガスとして、ジクロロシランおよびアンモニアを用い、可変抵抗素子ＶＲとしてのアモルファスＳｉの堆積時には、原料ガスとして、ジシランガスを用いる。但し、アモルファスＳｉの堆積に関しては、より高温で堆積したいときは、ジシランガスに代えて、シランガスを用いることも可能である。
【０１４４】
尚、Ｇｅ層及びＳｉ層は、それぞれ、ＰＥ−ＣＶＤ、ＬＰ−ＣＶＤ、スパッタリング、電子線蒸着、及び、ＭＢＤ等のＰＶＤのうちの１つの方法により形成できる。
【０１４５】
次に、スパッタリング法により、可変抵抗素子ＶＲ上に、上部電極ＥＬ２として、Ｃｕ層を形成する。そして、ＰＥＰにより、Ｃｕ層上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、下部電極ＥＬ１，ＥＬ１’、結晶分離層ＩＬ、可変抵抗素子ＶＲ及び上部電極ＥＬ２の加工を行う。
【０１４６】
以上の工程により、メモリセルが完成する。
【０１４７】
尚、本例の製造プロセスにおいて、電極ＥＬ１，ＥＬ１’としてのＧｅ及びＳｉの活性化アニールは、両者同時に行っているが、別々に行ってもよい。また、これらの活性化アニールは、これら以外の部材の活性化アニールとまとめて同時に行ってもよい。
【０１４８】
［第３の実施例の効果］
第２の実施例では、第１の実施例に示した効果の他、以下に示す効果が得られる。
【０１４９】
結晶化されたＧｅ又はＳｉＧｅと結晶分離層ＩＬとの間に、結晶化されたＳｉ層を形成することにより、結晶分離層ＩＬの両界面双方にＳｉが接することになり、金属イオン可動域における界面の均質性を向上させ、素子ばらつきを低減できる。しかも、この結晶化されたＳｉ層は、結晶化されたＧｅ又はＳｉＧｅの結晶状態を引き継ぐため、シリコンが結晶化する温度（約６００℃）よりも低い温度で、結晶化させることができる。
【０１５０】
この電位障壁の形状の制御は、電極にＳｉＧｅを用いる場合、ＳｉＧｅの組成に濃度勾配を設けることと併用して行ってもよい。この場合、ＳｉＧｅの組成に濃度勾配は、可変抵抗素子としてのアモルファスＳｉに最も近い部分でＳｉ濃度を最も高くする。
【０１５１】
なお、第３の実施例においては、結晶分離層ＩＬがなくてもかまわない。ただし。この場合、第２の実施例に記載された効果は伴わない。
【０１５２】
［適用例］
以下、適用例について説明する。
【０１５３】
図１５は、実施形態のメモリセルをクロスポイント型抵抗変化メモリに適用した場合の斜視図を示している。図１６（ａ）〜（ｄ）は、それぞれ、メモリセル構造の例を示し、図１５のＸＶＩ−ＸＶＩ線に沿う断面図に相当する。
【０１５４】
ビット線ＢＬ００〜ＢＬ０２，ＢＬ１０〜ＢＬ１２は、カラム方向に延び、ワード線ＷＬ０〜ＷＬ２は、ロウ方向に延びる。ビット線ＢＬ１０〜ＢＬ１２は、ビット線ＢＬ００〜ＢＬ０２よりも上に形成される。メモリセルＭＣ０，ＭＣ１は、ビット線ＢＬ００〜ＢＬ０２，ＢＬ１０〜ＢＬ１２とワード線ＷＬ０〜ＷＬ２の交差部に配置される。
【０１５５】
メモリセルＭＣ０，ＭＣ１は、直列接続される可変抵抗素子ＶＲ及び整流素子ＲＤから構成される。可変抵抗素子ＶＲの上下には、電極ＥＬ２，ＥＬ１が配置される。同様に、整流素子ＲＤの上下にも、電極ＥＬ３，ＥＬ２が配置される。
【０１５６】
図１６（ａ）の場合、ビット線ＢＬ０１及びワード線ＷＬ２間のメモリセルＭＣ０、並びに、ワード線ＷＬ２及びビット線ＢＬ１１間のメモリセルＭＣ１は、共に、下から上に向かって、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、整流素子ＲＤ、電極ＥＬ３の順番で形成される。
【０１５７】
図１６（ｂ）の場合、ビット線ＢＬ０１及びワード線ＷＬ２間のメモリセルＭＣ０、並びに、ワード線ＷＬ２及びビット線ＢＬ１１間のメモリセルＭＣ１は、ワード線ＷＬ２に対して対称に配置される。
【０１５８】
即ち、ビット線ＢＬ０１及びワード線ＷＬ２間のメモリセルＭＣ０は、下から上に向かって、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、整流素子ＲＤ、電極ＥＬ３の順番で形成される。また、ワード線ＷＬ２及びビット線ＢＬ１１間のメモリセルＭＣ１は、下から上に向かって、電極ＥＬ３、整流素子ＲＤ、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１の順番で形成される。
【０１５９】
図１６（ｃ）の場合、ビット線ＢＬ０１及びワード線ＷＬ２間のメモリセルＭＣ０、並びに、ワード線ＷＬ２及びビット線ＢＬ１１間のメモリセルＭＣ１は、共に、下から上に向かって、電極ＥＬ３、整流素子ＲＤ、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１の順番で形成される。
【０１６０】
図１６（ｄ）の場合、ビット線ＢＬ０１及びワード線ＷＬ２間のメモリセルＭＣ０、並びに、ワード線ＷＬ２及びビット線ＢＬ１１間のメモリセルＭＣ１は、ワード線ＷＬ２に対して対称に配置される。
【０１６１】
即ち、ビット線ＢＬ０１及びワード線ＷＬ２間のメモリセルＭＣ０は、下から上に向かって、電極ＥＬ３、整流素子ＲＤ、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１の順番で形成される。また、ワード線ＷＬ２及びビット線ＢＬ１１間のメモリセルＭＣ１は、下から上に向かって、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、整流素子ＲＤ、電極ＥＬ３の順番で形成される。
【０１６２】
図１７及び図１９は、実施形態のメモリセルを１トランジスタ−２可変抵抗素子型不揮発性メモリに適用した場合の斜視図を示している。図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図であり、図２０は、図１９のＸＸ−ＸＸ線に沿う断面図である。
【０１６３】
ビット線ＢＬ０，ＢＬ１は、カラム方向に延び、ワード線ＷＬ０は、ロウ方向に延びる。ビット線ＢＬ０，ＢＬ１は、ロウ方向に並んで配置される。メモリセルＭＣ０，ＭＣ１は、ビット線ＢＬ０と、下部電極ＬＥ又は上部電極ＵＥとの間に配置される。
【０１６４】
下部電極ＬＥ又は上部電極ＵＥは、コンタクトプラグＰ１，Ｐ２を介して、セレクタとしてのＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース／ドレインの一端に接続される。
【０１６５】
本例では、メモリセルＭＣ０，ＭＣ１は、例えば、電極ＥＬ１、可変抵抗素子ＶＲ及び電極ＥＬ２から構成される。
【０１６６】
図１７及び図１８の場合、下部電極ＬＥ及びビット線ＢＬ０間のメモリセルＭＣ０、並びに、ビット線ＢＬ０及び上部電極ＵＥ間のメモリセルＭＣ１は、ビット線ＢＬ０に対して対称に配置される。
【０１６７】
即ち、下部電極ＬＥ及びビット線ＢＬ０間のメモリセルＭＣ０は、下から上に向かって、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１の順番で形成される。また、ビット線ＢＬ０及び上部電極ＵＥ間のメモリセルＭＣ１は、下から上に向かって、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２の順番で形成される。
【０１６８】
図１９及び図２０の場合、下部電極ＬＥ及びビット線ＢＬ０間のメモリセルＭＣ０，ＭＣ１は、例えば、共に、下から上に向かって、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１の順番で形成される。
【０１６９】
［むすび］
実施形態によれば、アモルファスシリコンを記憶部に用いる記憶装置の動作電圧を低減し、かつ、それを低温プロセスで形成できる。
【０１７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７１】
１： メモリセルアレイ、 ２： カラム制御回路、 ３： ロウ制御回路、 ４： データ入出力バッファ、 ５： アドレスレジスタ、 ６： コマンドインタフェース、 ７： ステートマシン、 ８： パルスジェネレータ、 ＷＬ０〜ＷＬ３： ワード線、 ＢＬ０〜ＢＬ３： ビット線、 ＭＣ： メモリセル、 ＶＲ： 可変抵抗素子、 ＲＤ： 整流素子、 ＥＬ１〜ＥＬ３： 電極層。
【特許請求の範囲】
【請求項１】
結晶化されたＳｉｘＧｅ１−ｘ （０≦ｘ＜１）層を含む第１の電極と、金属元素を含む第２の電極と、前記第１及び第２の電極間に配置され、アモルファスＳｉ層を含む可変抵抗部と、前記第１、第２の電極に電圧を印加する制御回路とを具備する記憶装置。
【請求項２】
前記第１の電極及び前記アモルファスＳｉ層間に、Ｓｉもしくは金属の酸化物、酸窒化物もしくは窒化物絶縁層をさらに具備する請求項１に記載の記憶装置。
【請求項３】
前記第１の電極は、前記ＳｉｘＧｅ１−ｘ 層及び前記アモルファスＳｉ層間に、結晶化されたＳｉ層を有する請求項１または２に記載の記憶装置。
【請求項４】
前記ＳｉｘＧｅ１−ｘ （ｘ＝０を除く）層は、その組成に濃度勾配を有し、前記アモルファスＳｉに最も近い部分でＳｉ濃度が最も高い請求項１乃至３のいずれか１項に記載の記憶装置。
【請求項１】
結晶化されたＳｉｘＧｅ１−ｘ （０≦ｘ＜１）層を含む第１の電極と、金属元素を含む第２の電極と、前記第１及び第２の電極間に配置され、アモルファスＳｉ層を含む可変抵抗部と、前記第１、第２の電極に電圧を印加する制御回路とを具備する記憶装置。
【請求項２】
前記第１の電極及び前記アモルファスＳｉ層間に、Ｓｉもしくは金属の酸化物、酸窒化物もしくは窒化物絶縁層をさらに具備する請求項１に記載の記憶装置。
【請求項３】
前記第１の電極は、前記ＳｉｘＧｅ１−ｘ 層及び前記アモルファスＳｉ層間に、結晶化されたＳｉ層を有する請求項１または２に記載の記憶装置。
【請求項４】
前記ＳｉｘＧｅ１−ｘ （ｘ＝０を除く）層は、その組成に濃度勾配を有し、前記アモルファスＳｉに最も近い部分でＳｉ濃度が最も高い請求項１乃至３のいずれか１項に記載の記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−１９９４４１（Ｐ２０１２−１９９４４１Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−６３３５３（Ｐ２０１１−６３３５３）
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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