【課題】チタン酸ストロンチウム膜を容量絶縁膜として用いたキャパシタにおいて、静電容量が大きく、リーク電流が小さいキャパシタを形成する。
【解決手段】半導体装置の製造方法は、下部電極を形成後、下部電極上に中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜が互いに接するように積層された積層膜を形成する。次に、第１の熱処理を行うことにより、中間窒化チタン膜及び非晶質チタン酸ストロンチウム膜を結晶質チタン酸ストロンチウム膜に変換する。次に、結晶質チタン酸ストロンチウム膜上に上部電極を形成する。 （もっと読む）

【課題】素子分離用ゲート電極のみのしきい値電圧を高くすることができ、素子分離用ゲート電極の底部にチャネルが形成されない半導体装置を提供する。
【解決手段】半導体基板１に形成された複数の活性領域と、これら活性領域同士を区画する素子分離領域と、活性領域内を複数の素子領域に区画する第１素子分離用トレンチ３２Ａと、隣接する第１素子分離用トレンチ３２Ａ間に設けられ、第１素子分離用トレンチ３２Ａの深さよりも浅く形成されたゲートトレンチ３１Ａと、絶縁膜２５を介して第１素子分離用トレンチ３２Ａ内に形成された素子分離用電極３２と、ゲート絶縁膜２６Ａを介してゲートトレンチ３１Ａ内に形成されたゲート電極３１と、を具備してなり、素子分離用電極３２底部に成膜されている絶縁膜２５の膜厚が、ゲート電極３１の底部に成膜されているゲート絶縁膜２６Aの膜厚よりも厚いことを特徴とする。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１１Ｐ上の半導体層２１２Ｎ，２１３Ｎ間に対応する領域に設けられた下層側の誘電体膜２１６および上層側の導電体膜２１７と、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂと、導電体膜２１７と電気的に接続された電極２１５Ｃとを有する。駆動対象の記憶素子２１に対して、電極２１５Ｂ，２１５Ｃ間に所定の閾値以上の電圧Ｖ１を印加して、誘電体膜２１６の少なくとも一部分を絶縁破壊させて導電体膜２１７，半導体層２１３Ｎ間に電流を流し、半導体層２１２Ｎ，２１３Ｎ間の領域にフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】活性領域とビット線コンタクトとの間の接触面積が大きく、コンタクト抵抗の低下が図られた半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置１００は、基板１に形成された第１の方向に延在する第1の溝４と、第1の溝４の下部を埋めこんで形成された第２の絶縁層６と、基板１に形成された第１の方向に直交する第２の方向に延在する複数の第２の溝と、第２の溝の下部を埋めこんで第２の溝内に形成されたワード線と、第1の溝４と第２の溝とによって基板１内に区画して形成され、基板１に垂直に立設すると共に、上部に拡散領域２３ａを有する半導体ピラー１ｄと、第１の方向に並ぶ所定数ごとの半導体ピラー１ｄにその上部の側面を介して拡散領域２３ａに接続するビット線コンタクト２２ａと、ビット線コンタクト２２ａに接続するビット線２６と、を備える。 （もっと読む）

【課題】 電源遮断機能付きで記憶容量の増減変更を伴う設計が容易なＳＲＡＭマクロを有する半導体装置を提供する。
【解決手段】 本発明の半導体装置では、ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、メモリアレイへのデータの書き込みおよびメモリアレイからのデータの読み出しを行う第１の周辺回路と、メモリアレイおよび第１の周辺回路と電源線との接続を遮断するスイッチ群とを含むレイアウトの単位が複数配置されている。 （もっと読む）

【課題】電極との間で金属の出し入れが行われることで可逆的に抵抗が変化される抵抗変化層の絶縁性の劣化を抑制する。
【解決手段】抵抗変化層２は半導体元素を有し、第２電極４の金属元素が出し入れされることで可逆的に抵抗変化が可能で、誘電体層３は、第２電極４と抵抗変化層２との間に挿入され、抵抗変化層２よりも第２電極４の金属元素の拡散係数が小さい。 （もっと読む）

【課題】高集積化を図ることができる半導体記憶装置の製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置の製造方法は、基板上に第１膜と第２膜とを交互に積層して第１積層体を形成する工程と、前記第１積層体上に第３膜と第４膜とを交互に積層して第２積層体を形成する工程と、前記第１膜のエッチング速度よりも前記第３膜のエッチング速度の方が低くなる条件でエッチングを施すことにより、前記第２積層体及び前記第１積層体を貫く貫通ホールを形成する工程と、前記貫通ホールの内面上に電荷蓄積膜を形成する工程と、前記貫通ホール内に半導体部材を形成する工程と、を備える。そして、前記第１膜と前記第２膜とを相互に異なる材料によって形成し、前記第３膜と前記第４膜とを相互に異なる材料によって形成し、前記第１膜と前記第３膜とを相互に異なる材料によって形成する。 （もっと読む）

【課題】論理値の反転処理を行う回路をコアチップ側に設けることなく、ＴＳＶを含む電流パスラインのショート不良を検出する。
【解決手段】半導体装置１０は、第１及び第２の電流パスＳａ，Ｓｂと、これらとそれぞれ電気的に接続する第１及び第２のラッチ回路１００ａ，１００ｂと、第１のラッチ回路１００ａに第１のデータＤ１を供給するとともに、第２のラッチ回路１００ｂに第１のデータとは逆の論理値を有する第２のデータＤ２を供給するドライバ回路１０１と、第１のデータＤ１が第１のラッチ回路１００ａに供給され、かつ第２のデータＤ２が第２のラッチ回路１００ｂに供給されない第１の期間と、第２のデータＤ２が第２のラッチ回路１００ｂに供給され、かつ第１のデータＤ１が第１のラッチ回路１００ａに供給されない第２の期間と、が交互に繰り返されるよう、ドライバ回路１０１を制御する制御回路１０４と、モニタ回路１２０とを備える。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂとを有する。駆動対象の記憶素子２１に対して、電極２１５Ａと電極２１５Ｂとの間に所定の閾値以上の電圧Ｖ１を印加して、半導体層２１２Ｎと半導体層２１３Ｎとの間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】絶縁膜を貫通するコンタクトプラグの抵抗を改善させられる半導体素子及びその製造方法を提供する。
【解決手段】半導体基板上に形成された第１層間絶縁膜と、前記第１層間絶縁膜を貫通して形成されたコンタクトホールと、前記コンタクトホールの内部に形成されたコンタクトプラグと、前記コンタクトホール内で前記コンタクトプラグの上部側壁を部分的に覆うスペーサと、を含む。 （もっと読む）

【課題】多値の記憶状態を安定して読み書きできる抵抗変化素子の駆動法を提供する。
【解決手段】第１電極２を基準とする第２電極４の電位である電極間電圧を抵抗変化素子１０に印加することによって第１電極２と第２電極４との間の抵抗値である電極間抵抗値を可逆的に変化させる抵抗変化素子１０の駆動方法であって、Ｖα＜Ｖβ＜０およびＶγ＞０およびＲＬ＜ＲＭ＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ、ＲＨについて、電極間電圧Ｖαの印加によって電極間抵抗値をＲＬにする書き込み過程と、書き込み過程の後、電極間電圧Ｖγの印加によって電極間抵抗値をＲＭにする第１の消去過程と、第１の消去過程の後、電極間電圧Ｖβの印加によって電極間抵抗値をＲＨにする第２の消去過程とを有する。 （もっと読む）

【課題】従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン状態とオフ状態が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。
【解決手段】酸化物半導体を有するトランジスタを用い、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。ソース電極とドレイン電極との距離を狭くしてもゲート電極用のトレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。 （もっと読む）

【課題】占有面積が小さく、高集積化、大記憶容量化が可能な半導体装置を提供する。
【解決手段】第１の制御ゲート、第２の制御ゲート及び記憶ゲートを有するトランジスタを用いる。記憶ゲートを導電体化させ、該記憶ゲートに特定の電位を供給した後、少なくとも該記憶ゲートの一部を絶縁体化させて電位を保持させる。情報の書き込みは、第１及び第２の制御ゲートの電位を記憶ゲートを導電体化させる電位とし、記憶ゲートに記憶させる情報の電位を供給し、第１または第２の制御ゲートのうち少なくとも一方の電位を記憶ゲートを絶縁体化させる電位とすることで行う。情報の読み出しは、第２の制御ゲートの電位を記憶ゲートを絶縁体化させる電位とし、トランジスタのソースまたはドレインの一方と接続された配線に電位を供給し、その後、第１の制御ゲートに読み出し用の電位を供給し、ソースまたはドレインの他方と接続されたビット線の電位を検出することで行う。 （もっと読む）

【課題】高集積化が可能な記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る記憶装置は、下部電極層と、前記下部電極層上に設けられ、複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、前記ナノマテリアル集合層上に設けられ、導電性であり、前記微小導電体に接し、開口部が形成された保護層と、前記保護層上に設けられ、前記保護層に接した上部電極層と、を備える。 （もっと読む）

【課題】トランジスタの数を少なくした構成の記憶素子を用いた一時記憶回路を提供する。
【解決手段】一時記憶回路は複数の記憶素子を有し、複数の記憶素子それぞれは、第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、ゲートに入力される制御信号によってオン状態を選択された第１のトランジスタを介して、データに対応する信号電位を第２のトランジスタのゲートに入力し、ゲートに入力される制御信号によって第１のトランジスタをオフ状態とすることによって、第２のトランジスタのゲートに当該信号電位を保持し、第２のトランジスタのソース及びドレインの一方を第１の電位としたとき、第２のトランジスタのソースとドレイン間の状態を検出することによってデータを読み出す。 （もっと読む）

【課題】３次元的に複雑な形状のシリコン構造体を提供する。また、当該シリコン構造体を、自然と秩序が生じて自分自身で秩序的なパターン形成が行われる現象を用いて簡便に作製する方法を提供する。
【解決手段】アモルファスシリコン層に水素雰囲気下でプラズマ処理を行って、当該シリコン層表面に微結晶シリコンを成長させる反応過程と、露出しているアモルファスシリコン層をエッチングする反応過程を並行して進行させ、当該シリコン層上に微結晶状の上部構造体とアモルファス状の下部構造体からなるナノ構造体を形成することにより、３次元的に複雑な形状のシリコン構造体を提供することができる。 （もっと読む）

【課題】制御部を増加せずにブロックサイズを小さくできる不揮発性半導体記憶装置の動作方法を提供する。
【解決手段】メモリストリングを有するメモリ部と、メモリ部を制御する制御部と、を備える不揮発性半導体記憶装置１１０の動作方法である。メモリストリングは、直列に接続された複数のトランジスタを含み、複数のトランジスタのうちの一部である第１グループＧＲ１と、第１グループの隣りに接続された第１調整用トランジスタＴｒ−ＡＪと、調整用トランジスタの第１グループとは反対側に接続されたトランジスタを含む第２グループＧＲ２と、を有する。制御部は、第１グループのトランジスタの閾値の書き換えを行ったのち、第１調整用トランジスタに、閾値の書き換えによって生じた第２グループのトランジスタの閾値の相対的な変動分を調整する第１調整用閾値を設定する制御を行う。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置を提供する。または、良好な特性を維持しつつ微細化を達成した半導体装置を提供する。
【解決手段】半導体層を形成し、半導体層上に、単層でなる第１の導電層を形成し、第１の導電層上に、３６５ｎｍ以下の波長の光を用いて第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の導電層をエッチングして、凹部を有する第２の導電層とし、第１のレジストマスクを縮小させて第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電層をエッチングして、周縁に突出部を有し、且つ突出部はテーパ形状であるソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極上に、半導体層の一部と接するゲート絶縁層を形成し、ゲート絶縁層上の半導体層と重畳する位置にゲート電極を形成する。 （もっと読む）

【課題】電気特性の変動が生じにくく、且つ電気特性の良好な半導体装置、およびその作製方法を提供することである。
【解決手段】基板上に下地絶縁膜を形成し、下地絶縁膜上に第１の酸化物半導体膜を形成し、第１の酸化物半導体膜を形成した後、第１の加熱処理を行って第２の酸化物半導体膜を形成した後、選択的にエッチングして、第３の酸化物半導体膜を形成し、第１の絶縁膜および第３の酸化物半導体膜上に絶縁膜を形成し、第３の酸化物半導体膜の表面が露出するように絶縁膜の表面を研磨して、少なくとも第３の酸化物半導体膜の側面に接するサイドウォール絶縁膜を形成した後、サイドウォール絶縁膜および第３の酸化物半導体膜上にソース電極およびドレイン電極を形成し、ゲート絶縁膜およびゲート電極を形成する。 （もっと読む）

【課題】側壁マスクプロセスにより同時に異なる幅を持つパターンを形成する。
【解決手段】実施形態に係わる半導体装置の製造方法は、被加工材１２上に第１及び第２の芯材を形成する工程と、第１及び第２の芯材の上面及び側面を覆う第１及び第２の層１６ａ，１６ｂを有する被覆材を形成する工程と、第１の芯材を覆う第２の層１６ｂを除去する工程と、被覆材をエッチングすることにより、第１の芯材の側面に第１の層１６ａを有する第１の側壁マスクを形成し、第２の芯材の側面に第１及び第２の層１６ａ，１６ｂを有する第２の側壁マスクを形成する工程と、第１及び第２の芯材を除去する工程と、第１及び第２の側壁マスクをマスクとして被加工材１２をエッチングすることにより、異なる幅を持つ第１及び第２のパターンを同時に形成する工程とを備える。 （もっと読む）