半導体装置及びその製造方法
【課題】本実施形態は、ゲートパターン加工時のアスペクト比を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】本実施形態の半導体装置の製造方法は、基板上に、ゲート絶縁膜と下部ゲート電極と電極間絶縁膜と上部ゲート電極とハードマスクとを順次形成し、選択トランジスタの形成予定領域に、ハードマスクと上部ゲート電極と電極間絶縁膜とを貫き、下部ゲート電極まで達する溝を形成し、溝の中に選択的に下部ゲート電極の結晶構造から影響を受けつつ結晶成長させることにより、特定の結晶配向を優先的に持つ結晶構造を有し、且つ、下部ゲート電極と上部ゲート電極とを電気的に接続する接続層を形成する。
【解決手段】本実施形態の半導体装置の製造方法は、基板上に、ゲート絶縁膜と下部ゲート電極と電極間絶縁膜と上部ゲート電極とハードマスクとを順次形成し、選択トランジスタの形成予定領域に、ハードマスクと上部ゲート電極と電極間絶縁膜とを貫き、下部ゲート電極まで達する溝を形成し、溝の中に選択的に下部ゲート電極の結晶構造から影響を受けつつ結晶成長させることにより、特定の結晶配向を優先的に持つ結晶構造を有し、且つ、下部ゲート電極と上部ゲート電極とを電気的に接続する接続層を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の微細化の要求に応じてさらなる微細化が進むことにより、不揮発性半導体記憶装置の製造におけるゲートパターン加工において、ゲート構造の高さと幅とについてのアスペクト比がさらに高くなってきている。
【０００３】
この理由として、不揮発性半導体記憶装置の有するメモリセルトランジスタ間の距離の減少による相互干渉効果の増加により、メモリセルトランジスタを制御するためには、カップリング比（Ｃｒ）を上昇させる必要がある。すなわち、一般的にカップリング比ＣｒはＣｒ＝ＣＩＰＤ／（ＣＩＰＤ＋ＣＴＮＬ）で表され、このカップリング比を上昇させるために、下部ゲート電極（フローティングゲート）を覆うインターポリ絶縁膜（ＩＰＤ、Inter Poly Dielectric）の容量を増加させる。そのために下部ゲート電極を高くして、下部ゲート電極とＩＰＤとの接触面積を増加させようとすると、下部ゲート電極の高さが増加することからゲートパターン加工時のアスペクト比が高くなる。アスペクト比が高くなると、ゲートパターンの加工の難易度が増し、また、洗浄等の製造工程においてゲートパターン倒壊等による歩留まり低下の原因となりうる。
【０００４】
また、不揮発性半導体記憶装置の有する選択トランジスタと周辺回路領域に位置する周辺トランジスタとにおいては、メモリセルトランジスタとともに形成しつつ所望の構造のものを得るために、下部ゲート電極と上部ゲート電極（コントロールゲート）とを接続する。この接続のために、ＥＩ（Etching Interpoly）と呼ばれる溝をＩＰＤに形成する。この際、厚い酸化シリコン膜からなるハードマスクを用いて形成する。後にこのハードマスクは除去することとなるが、この除去の際にＩＰＤを侵食して悪化させないように、ＩＰＤは予め上部ゲート電極で保護しつつ、上部ゲート電極及びＩＰＤを加工してＥＩ溝を形成し、さらに、多結晶シリコン膜を、ＥＩ溝の中を埋め込み、且つ、既に形成された上部ゲート電極を覆うように形成する。このように、上部ゲート電極を、予め形成された上部ゲート電極と、その上に形成された多結晶シリコン膜との２層の積層構造にしなければならず、これがゲートパターン加工時のアスペクト比を上げている原因の１つともなる。
【０００５】
また、上部ゲート電極上にメタルゲートを形成する場合には、上記のような積層構造の上部ゲート電極上にメタルゲートを形成するため、ゲートパターン加工時のアスペクト比をさらに上げることとなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２８８３８５号公報
【特許文献２】特開２００９−２１２１５８号公報
【特許文献３】特開２００８−１９２９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、ゲートパターン加工時のアスペクト比を低減することができる半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の実施形態によれば、半導体装置の製造方法は、基板上に、メモリセルトランジスタと選択ゲートトランジスタとを備える半導体装置の製造方法であり、前記基板上に、ゲート絶縁膜と下部ゲート電極と電極間絶縁膜と上部ゲート電極とハードマスクとを順次形成し、前記選択トランジスタの形成予定領域に、前記ハードマスクと前記上部ゲート電極と前記電極間絶縁膜とを貫き、前記下部ゲート電極まで達する溝を形成し、前記溝の中に選択的に前記下部ゲート電極の結晶構造から影響を受けつつ結晶成長させることにより、特定の結晶配向を優先的に持つ結晶構造を有し、且つ、前記下部ゲート電極と前記上部ゲート電極とを電気的に接続する接続層を形成する、ことを備える。
【図面の簡単な説明】
【０００９】
【図１】実施形態にかかる半導体装置の平面図である。
【図２】実施形態にかかる半導体装置の断面図である。
【図３】実施形態にかかる半導体装置の製造工程を説明するための断面図（その１）である。
【図４】実施形態にかかる半導体装置の製造工程を説明するための断面図（その２）である。
【図５】実施形態にかかる半導体装置の製造工程を説明するための断面図（その３）である。
【図６】実施形態にかかる半導体装置の製造工程を説明するための断面図（その４）である。
【図７】実施形態にかかる半導体装置の製造工程を説明するための断面図（その５）である。
【図８】実施形態にかかる半導体装置の製造工程を説明するための断面図（その６）である。
【図９】実施形態にかかる半導体装置の製造工程を説明するための断面図（その７）である。
【図１０】実施形態にかかる半導体装置の製造工程を説明するための断面図（その８）である。
【図１１】実施形態にかかる半導体装置の製造工程を説明するための断面図（その９）である。
【図１２】実施形態にかかる半導体装置の製造工程を説明するための断面図（その１０）である。
【図１３】実施形態にかかる半導体装置の製造工程を説明するための断面図（その１１）である。
【図１４】実施形態にかかる半導体装置の製造工程を説明するための断面図（その１２）である。
【図１５】実施形態にかかる半導体装置の製造工程を説明するための断面図（その１３）である。
【図１６】実施形態にかかる半導体装置の製造工程を説明するための断面図（その１４）である。
【図１７】実施形態にかかる半導体装置の製造工程を説明するための断面図（その１５）である。
【図１８】実施形態の変形例２にかかる半導体装置の製造工程を説明するための断面図（その１）である。
【図１９】実施形態の変形例２にかかる半導体装置の製造工程を説明するための断面図（その２）である。
【図２０】実施形態の変形例２にかかる半導体装置の製造工程を説明するための断面図（その３）である。
【図２１】実施形態の変形例２にかかる半導体装置の製造工程を説明するための断面図（その４）である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明の実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は本実施形態の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１１】
本実施形態の半導体装置を図１及び図２を用いて説明する。図１及び図２は、それぞれ本実施形態のＮＡＮＤ型フラッシュメモリ（半導体装置）１００のセルアレイ構造を示す平面図と断面図とである。以下、ＮＡＮＤ型フラッシュメモリを例に説明するが、本発明は、このような半導体装置に限定されるものではなく、他の種類の半導体装置においても用いることができる。
【００１２】
まず、ＮＡＮＤ型フラッシュメモリ１００は、図１（ａ）及び（ｂ）に示されるように、上部ゲート電極と下部ゲート電極とを有するｎチャネル型のＭＯＳ ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなるメモリセルトランジスタＣＧ１〜ＣＧｎが複数個、直列に接続され、一端側のドレインが選択用のｎチャネル型のＭＯＳトランジスタＳＧ１を介してビット線ＢＬｉ（ｉ＝１，２〜）に、他端側のソースが選択用のｎチャネル型のＭＯＳトランジスタＳＧ２を介してソース線ＳＬに接続されている。
【００１３】
これらのメモリセルトランジスタ及び選択トランジスタは、同一のウエル基板上に形成されている。メモリセルトランジスタＣＧ１〜ＣＧｎの上部ゲート電極は行方向に連続的に配列されたワード線ＷＬ１〜ｎに接続されている。選択トランジスタＳＧ１の上部ゲート電極は選択線Ｑ１に、選択トランジスタＳＧ２の上部ゲート電極は選択線Ｑ２に接続されている。また、各ワード線ＷＬの一端は、メタル配線を介して周辺回路と接続する接続パッドを有しており、素子分離膜上に形成されている。
【００１４】
ＮＡＮＤ型フラッシュメモリ１００は、複数のビット線ＢＬと複数のワード線ＷＬとを有しており、ビット線ＢＬはそれぞれ図１（ａ）のＢ−Ｂ´線方向に伸びている。また、ワード線ＷＬはそれぞれ図１（ａ）のＡ−Ａ´線方向に伸びている。
【００１５】
次に、図２を用いて本実施形態のＮＡＮＤ型フラッシュメモリ１００について説明する。図２（ａ）は、図１（ａ）のＡ−Ａ´線における本実施形態のＮＡＮＤ型フラッシュメモリ１００の断面図であり、図２（ｂ）は、図１（ａ）のＢ−Ｂ´線における本実施形態のＮＡＮＤ型フラッシュメモリ１００の断面図である。
【００１６】
図２（ａ）及び（ｂ）に示されるように、本実施形態のＮＡＮＤ型セルフラッシュメモリ１００は、シリコン基板１上に、メモリセルトランジスタ４１と選択トランジスタ４２と周辺トランジスタ（不図示）とを備える。
【００１７】
各メモリセルトランジスタ４１は、シリコン基板１の上に形成された例えばシリコンオキシナイトライド膜からなるゲート絶縁膜３と、ゲート絶縁膜３の上に形成された例えば多結晶シリコン膜からなる下部ゲート電極４と、下部ゲート電極４の上にＩＰＤ（電極間絶縁膜）９を介して形成された例えば多結晶シリコン膜からなる上部ゲート電極１０とを有する。さらに、各メモリセルトランジスタ４１は、上部ゲート電極１０上に形成された例えばタングステンやタングステンシリサイドからなるメタルゲート電極１４を有する。なお、この下部ゲート電極４は一般にフローティングゲートと呼ばれ、上部ゲート電極１０及びメタルゲート電極１４は、一般にコントロールゲートと呼ばれる。
【００１８】
各選択トランジスタ４２及び各周辺トランジスタ（不図示）は、シリコン基板１の上に形成された例えばシリコンオキシナイトライド膜からなるゲート絶縁膜３と、ゲート絶縁膜３の上に形成された例えば多結晶シリコン膜からなる下部ゲート電極４と、下部ゲート電極４の上にＩＰＤ９を介して形成された例えば多結晶シリコン膜からなる上部ゲート電極１０とを有する。さらに、各選択トランジスタ４２及び各周辺トランジスタ（不図示）は、上部ゲート電極１０上に形成されたメタルゲート電極１４を有する。
【００１９】
また、それらの動作を確保するために、各選択トランジスタ４２及び各周辺トランジスタ（不図示）は、ＩＰＤ９を貫き、下部ゲート電極４と上部ゲート電極１０とを電気的に接続し、且つ、例えばシリコンからなる選択固相成長させた接続ビア（接続層）２２を有する。この接続ビア２２は、シリコンの他にゲルマニウム又はその混合物からなるものであっても良く、また、接触抵抗を下げるために、接続ビア２２中にヒ素、リン、ボロン等をドーピングしても良い。
【００２０】
ここで選択固相成長とは、下地となる結晶（ここでは、多結晶シリコン膜からなる下部ゲート電極４）の結晶構造から影響を受けながら結晶成長し、特定の結晶配向を優先的に持った結晶構造を形成することを意味する。従って、接続ビア２２は、下部ゲート電極４の結晶構造に基づく特定の結晶配向を優先的に持つ結晶構造を有する。よって、接続ビア２２中において、界面や結晶粒界は少ないものとすることができ、さらに、接続ビア２２と下部ゲート電極４との間において、界面や結晶粒界が少ないものとすることができる。
【００２１】
また、図２（ａ）及び（ｂ）からわかるように、上部ゲート電極１０は、ＩＰＤ９上に直接設けられる単層からなる。さらに、図２（ｂ）からわかるように、接続ビア２２の上面は、上部ゲート電極１０の上面から突出している。接続ビア２２の上面は、この形状に限定されることなく、上部ゲート電極１０の上面と面一であっても良い。
【００２２】
さらに、図２（ａ）からわかるように、各メモリセルトランジスタ４１、各選択トランジスタ４２及び各周辺トランジスタ（不図示）の間には、これらのトランジスタを分離するトレンチ２１が形成され、トレンチ２１中には、埋め込み絶縁膜８が埋め込まれている。
【００２３】
また、図２（ｂ）からわかるように、下部ゲート電極４とＩＰＤ９と上部ゲート電極１０との側面には、シリコン酸化膜１８が形成されている。さらに、各メモリセルトランジスタ４１、各選択トランジスタ４２及び各周辺トランジスタ（不図示）の間のシリコン基板１には、拡散層１９が形成されている。
【００２４】
次に、図３から図１７を用いて、本実施形態のＮＡＮＤ型フラッシュメモリ１００の製造方法について説明する。
【００２５】
図３から図１０は、図２（ａ）に対応する断面図であり、言い換えると、図１（ａ）のＡ−Ａ´線に対応する断面図である。また、図１１から図１７においては、詳細に本実施形態を説明するために、それぞれの図における（ａ）が、図２（ａ）に対応する、すなわち図１（ａ）のＡ−Ａ´線に対応する断面図であり、それぞれの図における（ｂ）が、図２（ｂ）に対応する、すなわち図１（ａ）のＢ−Ｂ´線に対応する断面図である。
【００２６】
図３に示されるように、シリコン基板１上に熱酸化法を用いてシリコン酸化膜２を形成する。
【００２７】
図４に示されるように、このシリコン酸化膜２を、ＮＨ３ガス等を用いて窒化し、シリコンオキシナイトライド膜からなるゲート絶縁膜３を形成する。このゲート絶縁膜３は一般にトンネル酸化膜と称される。
【００２８】
図５に示されるように、ゲート絶縁膜３上にＣＶＤ（Chemical vapor deposition）法を用いて、多結晶シリコン膜からなる下部ゲート電極４とシリコン窒化膜５と酸化膜６とを順次形成する。
【００２９】
図６に示されるように、フォトレジスト７を塗布し、さらにリソグラフィー法を用いてフォトレジスト７をパターニングし、パターニングされたフォトレジスト７をマスクとして用いて酸化膜６を加工する。
【００３０】
図７に示されるように、フォトレジスト７を除去し、続いて酸化膜６とシリコン窒化膜５と下部ゲート電極４とゲート絶縁膜３とシリコン基板１とをＲＩＥ（Reactive Ion Etching）法により加工して、トレンチ２１を形成する。さらに、シリコン基板１に形成されたトレンチ２１の内壁を酸化する。
【００３１】
酸化膜６を除去した後、プラズマＣＶＤ法により埋め込み絶縁膜８をトレンチ２１に埋め込むように形成して、一般にＳＴＩ（Shallow Trench Isolation）と呼ばれる素子分離構造を形成する。さらに、図８に示されるように、この埋め込み絶縁膜８をＣＭＰ（chemical mechanical polishing）法によりシリコン窒化膜５の上面と埋め込み絶縁膜８の上面とが面一となるまで研磨し、その上面を平坦化する。
【００３２】
図９に示されるように、ウエット処理またはエッチング処理で埋め込み絶縁膜８の高さを低くした後、ウエット処理を行い、シリコン窒化膜５を剥離する。
【００３３】
図１０に示されるように、下部ゲート電極４及び埋め込み絶縁膜８を覆うように、ＩＰＤ９を形成する。
【００３４】
次に、ＩＰＤ９上にＬＰＣＶＤ(Low pressure Chemical vapor deposition)法を用いて多結晶シリコン膜からなる上部ゲート電極１０を形成する。
【００３５】
次に、各選択トランジスタ４２及び各周辺トランジスタにおいては、上部ゲート電極１０と下部ゲート電極４とを電気的に接続する必要がある。従って、本実施形態においては、以下のように、上部ゲート電極１０と下部ゲート電極４を電気的に接続する接続ビア２２を形成する。
【００３６】
図１１（ａ）、（ｂ）に示されるように、上部ゲート電極１０の上に、ハードマスク１１及びフォトレジスト１２を形成する。
【００３７】
リソグラフィー法によりフォトレジスト１２をパターニングし、ＲＩＥ法によりハードマスク１１、上部ゲート電極１０、ＩＰＤ９をエッチングすることにより、上部ゲート電極１０とＩＰＤ９とを貫き下部ゲート電極４に達するＥＩ溝２３を形成する。次に、図１２（ａ）、（ｂ）に示されるように、Ａｓｈｅｒ又は硫酸過水等を用いてフォトレジスト１２を剥離する。さらに、加工残渣を除去するため希フッ酸処理を行い、ＥＩ溝２３中の下部ゲート電極４による側面及び底面と上部ゲート電極１０による側面とを水素終端させる。
【００３８】
次に、洗浄を行う。希フッ酸処理後に水洗による洗浄を行うと、ＥＩ溝２３中の下部ゲート電極４による側面及び底面と上部ゲート電極１０による側面とに自然酸化膜が形成されるおそれがあるため、イソプロパノール等を用いたアルコール洗浄を行うことが望ましい。洗浄後直ちに次の工程が行われる装置に搬入し、真空中でアニールを行うことで、ＥＩ溝２３中の下部ゲート電極４による側面及び底面と上部ゲート電極１０による側面とにシリコン清浄面を露出させることができる。
【００３９】
図１３（ａ）、（ｂ）に示されるように、ＥＩ溝２３中にシリコンを選択固相成長させて、接続ビア２２の上面が上部ゲート電極１０の上面と面一となるように、もしくは、接続ビア２２の上面が上部ゲート電極１０の上面から突出するように、接続ビア２２を形成する。この接続ビア２２の形成は、ＥＩ溝２３の形成時に用いた、上部ゲート電極１０の上面を覆い、且つ、ＥＩ溝２３を露出するハードマスク１１を剥離する前に行う。言い換えると、ハードマスク１１で覆った状態のままＥＩ溝２３の中にのみシリコンを選択固相成長させて形成する。また、接続ビア２２の材料としては、シリコンの他にゲルマニウム又はその混合物を用いても良い。また、接触抵抗を下げるために、接続ビア２２中にヒ素、リン、ボロン等をドーピングしても良い。
【００４０】
この選択固相成長は、一般にＣＶＤ法で行う。使用する成膜ガスはＳｉ２Ｈ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４を用いるのが一般的であり、成長速度によってガスを使い分ける。なお、Ｃｌが多いほど成長速度は抑制されるため、成長速度はＳｉＨ２Ｃｌ２＞ＳｉＨＣｌ３＞ＳｉＣｌ４の順となる。
【００４１】
さらに、接続ビア２２にドーピングする場合には、例えば、ｎ型シリコンの接続ビア２２を形成する場合には、ＰＨ３やＡｓＨ３を、ｐ型のシリコンの接続ビア２２を形成する場合には、Ｂ２Ｈ６を成膜ガスとして導入する。
【００４２】
ここでは、例えば、低温成長が可能なＳｉＨ２Ｃｌ２とＨ２とを成膜ガスとして用い、成膜条件として、温度を７００℃〜９００℃とし、圧力を数十から数百Ｔｏｒｒとする。このようなガスを使用した場合、以下の反応式で示される反応が起きる。
ＳｉＨ２Ｃｌ２→ＳｉＣｌ２＋Ｈ２
ＳｉＣｌ２＋Ｈ２→Ｓｉ＋２ＨＣｌ
【００４３】
上記の反応式からわかるように、シリコン（Ｓｉ）の固相成長とともに、塩化水素（ＨＣｌ）が発生する。ハードマスク１１上にシリコン（Ｓｉ）が堆積してアモルファスシリコン膜が形成されるが、ハードマスク１１上にアモルファスシリコン膜は、ＥＩ溝２３中に固相成長されたシリコン結晶よりもエッチングされやすく、この発生した塩化水素によりエッチングされることとなる。従って、選択的にＥＩ溝２３中にシリコンを固相成長することができる。
【００４４】
例えば、ＥＩ溝２３中に３０ｎｍの厚さを持つシリコンを、接続ビア２２として選択固相成長させようとする場合には、上記の条件（温度７５０℃の場合）では、成膜時間は１分程度であり、この程度であれば、選択固相成長を行うことによるデバイス素子への影響は軽微である。
【００４５】
また、上記のように、接続ビア２２の形成を選択固相成長と同時に塩素系ガスを導入して行うのではなく、ＥＩ溝２３中にシリコンを堆積させた後、高温水素アニールによりマイグレーションを起こして接続ビア２２を形成する方法も用いることができる。しかしながら、実用面やデバイスに印加される温度等を考えると、上記のように選択固相成長と同時に塩素系ガスを導入する方法が好ましい。
【００４６】
次に、図１４（ａ）、（ｂ）に示されるように、接続ビア２２の形成後、ハードマスク１１を剥離する。
【００４７】
次に、図１５（ａ）、（ｂ）に示されるように、ゲート電極としてメタルゲート電極も併用する場合には、上部ゲート電極１０上にメタルゲート電極１４を形成する。次に、メタルゲート電極１４の上に、ＬＰＣＶＤ法によりシリコン窒化膜１５を形成し、シリコン窒化膜１５上にフォトレジスト１７を塗布する。
【００４８】
リソグラフィー法を用いてフォトレジスト１７をパターニングし、さらに、パターニングされたフォトレジスト１７をマスクとして用いて、シリコン窒化膜１５を所望のパターンに加工する。続いて、図１６（ａ）、（ｂ）に示されるように、フォトレジスト１７を除去し、加工されたシリコン窒化膜１５をマスクにして、メタルゲート電極１４、上部ゲート電極１０、ＩＰＤ９及び下部ゲート電極４を順次、垂直方向にＲＩＥ(Reactive Ion Etching)法によりエッチングする。
【００４９】
そして、ＲＩＥ法によるエッチングによりＩＰＤ９に生じたダメージを回復させるために、熱酸化法やラジカル酸化法を用いてシリコン酸化膜１８を形成する。一般に、この酸化工程は後酸化工程と呼ばれ、この際に形成されるシリコン酸化膜１８は後酸化膜と称される。この後、図１７（ａ）、（ｂ）に示されるように、ソース、ドレインを形成するためにイオン注入法を用いてイオンをシリコン基板１内に打込み、熱アニールにより活性化させ、拡散層１９を形成する。
【００５０】
本実施形態によれば、ＮＡＮＤ型フラッシュメモリ１００の備える各選択トランジスタ４２及び各周辺トランジスタにおいて、下部ゲート電極４と上部ゲート電極１０とを電気的に接続する接続ビア２２を、上部ゲート電極１０から、ＩＰＤ９を貫き下部ゲート電極４まで達するＥＩ溝２３を形成し、ＥＩ溝２３中にシリコンを選択固相成長させることにより形成することで、上部ゲート電極１０を単層で構成することができ、言い換えると、上部ゲート電極１０を積層構造にすることを避けることができるため、ゲートパターン加工時のアスペクト比を低減することができる。
【００５１】
さらに、本実施形態によれば、選択固相成長により接続ビア２２を形成していることから、接続ビア２２中において界面や結晶粒界が少ないものとすることができ、さらに、接続ビア２２と下部ゲート電極４との間においても、界面や結晶粒界が少ないものとすることができる。従って、接続ビア２２の抵抗値を下げることができる。
【００５２】
そして、ＥＩ溝２３の形成の際にＩＰＤ９を上部ゲート電極１０で覆っていることから、ＩＰＤ９にダメージを与えることを避けることができる。
【００５３】
また、本実施形態によれば、接続ビア２２の上面は、上部ゲート電極１０の上面と面一である、もしくは、上部ゲート電極１０の上面から突出していることから、メタルゲート電極１４の代わりにシリサイドからなるシリサイドゲート電極を用いた場合に、以下に説明するような製造工程中におけるシリサイド材料膜と上部ゲート電極１０との反応を抑制してしまうことを避けることができる。
【００５４】
（変形例１）
また、本実施形態の変形例１として、メタルゲート電極１４の代わりにシリサイドゲート電極を用いる場合には、以下のようにＮＡＮＤ型フラッシュメモリ１００を形成する。まず、図１４（ａ）及び（ｂ）に示される接続ビア２２の形成の後、上部ゲート電極１０の上にマスクとしてシリコン窒化膜を形成し、シリコン窒化膜のマスクパターンに沿って、メモリセルトランジスタ、選択トランジスタや周辺トランジスタのゲート構造を形成する。さらに、シリコン窒化膜を除去し、シリコン窒化膜の除去により露出された上部ゲート電極１０の上に、コバルトやニッケル等のシリサイド材料膜を形成し、熱処理してシリサイド材料膜と上部ゲート電極１０とを反応させて、シリサイドゲート電極を形成する。
【００５５】
上記のシリコン窒化膜の除去の際、接続ビア２２の上面が凹形状に形成されている場合や、接続ビア２２の上面にシームが存在する場合には、シリコン窒化膜が接続ビア２２の上面の凹形状部分等に入り込み、残存してしまうことがある。そして、このように残存したシリコン窒化膜の残渣が、シリサイド材料膜と上部ゲート電極１０との反応を抑制することとなる。
【００５６】
しかしながら、本実施形態の変形例１によれば、接続ビア２２の上面は、上部ゲート電極１０の上面と面一である、もしくは、上部ゲート電極１０の上面から突出していることから、シリコン窒化膜の残渣が生じることを避けることができ、従って、シリサイド材料膜と上部ゲート電極１０との反応を抑制してしまうことを避けることができる。
【００５７】
さらに、本実施形態の変形例１においては、ＩＰＤ９を予め上部ゲート電極１０で保護しつつＥＩ溝２３を形成し、さらに、多結晶シリコン膜を、ＥＩ溝２３の中を埋め込み、且つ、既に形成された上部ゲート電極１０を覆うように形成して、予め形成された上部ゲート電極とその上に形成された多結晶シリコン膜との２層の積層構造の上部ゲート電極を形成せず、その代わりに、シリコンからなる接続ビア２２をＥＩ溝２３にのみ形成していることから、シリサイドゲート電極を用いた場合に、以下に説明するようなゲート絶縁膜３の信頼性の悪化を避けることができる。
【００５８】
多結晶シリコン膜を、ＥＩ溝２３の中を埋め込み、且つ、既に形成された上部ゲート電極１０を覆うように形成した場合、新たに形成された多結晶シリコン膜のうちＥＩ溝２３の上の部分には、溝の上に形成することからシームが生じやすい。このようにシームが生じた場合、新たに形成された多結晶シリコン膜の上にシリサイド材料膜を形成した際、シームの中にシリサイド材料膜が入り込んでしまう。このシームに入り込んだシリサイド材料膜が多結晶シリコン膜からなる下部ゲート電極４に接触した場合、この状態で熱処理を行うと、シームに入り込んだシリサイド材料膜が下部ゲート電極４と反応してシリサイドが生成する。このシリサイドがゲート絶縁膜３に接した場合には、ゲート絶縁膜３の仕事関数等の特性が変化し、ゲート絶縁膜３の信頼性が劣化してしまう問題が発生する。
【００５９】
しかしながら、本実施形態の変形例１では、上記のような方法を用いず、シリコンからなる接続ビア２２をＥＩ溝２３にのみ形成していることから、シリサイドゲート電極を用いた場合であっても、ゲート絶縁膜３の信頼性の悪化を避けることができる。
【００６０】
また、上記のような問題を解決するために、上部ゲート電極１０とＩＰＤ９とを貫き下部ゲート電極４に達するＥＩ溝２３の中に、バリアメタルを形成するという方法が考えられるが、バリアメタルを形成すると、上部ゲート電極１０と下部ゲート電極４との間の接触抵抗が高くなってしまう。しかしながら、本実施形態の変形例１によれば、上記のような問題は生じないことから、バリアメタルを必要とせず、従って接触抵抗が高くなることを避けることができる。
【００６１】
（変形例２）
本実施形態においては、ＥＩ溝２３を形成した後に、ＥＩ溝２３中にシリコンを選択固相成長させて、接続ビア２２を形成していた。一方、この変形例２においては、ＥＩ溝２３の側壁を覆う保護膜を形成した後、接続ビアを選択固相成長させる。詳細には、変形例２では、下部ゲート電極４及び上部ゲート電極１０からなるＥＩ溝２３の側壁を覆う保護膜を形成し、接続ビア２２を下部ゲート電極１０からなるＥＩ溝２３の底面上に選択固相成長させる。このようにすることにより、接続ビア２２が、上部ゲート電極１０からなるＥＩ溝２３の側壁上部を覆うように先に結晶成長して、ＥＩ溝２３を塞いでしまい、ＥＩ溝２３の下部に空洞ができる状態を、すなわち、接続ビア２２が下部ゲート電極４と接続していない状態を避けることができる。
【００６２】
この変形例を、図１８及び図１９を用いて説明する。なお、図１８及び図１９は、図２（ｂ）に対応する、すなわち図１（ａ）のＢ−Ｂ´線に対応する断面図である。
【００６３】
まず、上記の実施形態と同様に、図１２（ａ）及び（ｂ）に示されるＥＩ溝２３を形成する。このＥＩ溝２３は、下部ゲート電極４とＩＰＤ９と上部ゲート電極１０とハードマスク１１とからなる側壁と、下部ゲート電極４からなる底面とを有する。
【００６４】
そして、図１８に示されるように、下部ゲート電極４及び上部ゲート電極１０からなるＥＩ溝２３の側壁の表面と、下部ゲート電極４からなるＥＩ溝２３の底面の表面とを熱酸化させて、下部ゲート電極４及び上部ゲート電極１０からなるＥＩ溝２３の側壁と下部ゲート電極からなるＥＩ溝２３の底面とを覆う、シリコン酸化膜の保護膜１６を形成する。この熱酸化は、公知の手法及び公知の条件に基づいて行えばよい。また、保護膜１６は、この後に行うエッチング工程において破れることがないように、３ｎｍ以上の厚さを持つように形成することが好ましい。
【００６５】
次に、ＥＩ溝２３の底面を覆う保護膜１６をＲＩＥ法により除去する。このようにすることにより、図１９に示されるように、ＥＩ溝２３の底面は露出し、下部ゲート電極４及び上部ゲート電極１０からなるＥＩ溝２３の側壁は、保護膜１６により覆われている。
【００６６】
さらに、本実施形態と同様に、加工残渣を除去するため希フッ酸処理及び洗浄を行い、ＥＩ溝２３中にシリコンを選択固相成長させて、言い換えると、ＥＩ溝２３の底面の下部ゲート電極４の結晶構造から影響を受けながら結晶成長させて、下部ゲート電極４の結晶構造に基づく特定の結晶配向を優先的に持つ結晶構造の接続ビア２２を形成する。
【００６７】
このように、変形例２によれば、下部ゲート電極４及び上部ゲート電極１０からなるＥＩ溝２３の側壁をそれぞれ覆う保護膜を形成し、接続ビア２２をＥＩ溝２３の底面上に選択固相成長させることから、接続ビア２２が、上部ゲート電極１０からなるＥＩ溝２３の側壁上部を覆うように先に結晶成長して、ＥＩ溝２３を塞いでしまい、ＥＩ溝２３の下部に空洞ができる状態を、すなわち、接続ビア２２が下部ゲート電極４と接続していない状態を避けることができる。
【００６８】
なお、この変形例２においては、接続ビア２２が上部ゲート電極１０と直接接触するような構成とはならないが、後の工程において、上部ゲート電極１０上にメタルゲート電極１４を形成することから、接続ビア２２が、その上面で、メタルゲート電極１４と接触する。従って、メタルゲート電極１４は、上部ゲート電極１０に電気的に接続していることから、接続ビア２２は、メタルゲート電極１４を介して、下部ゲート電極４と上部ゲート電極１０とを電気的に接続することとなる。
【００６９】
また、変形例２における保護膜１６は、以下のように形成することもできる。この保護膜１６の形成方法を、図２０及び図２１を用いて説明する。なお、図２０及び図２１は、図２（ｂ）に対応する、すなわち図１（ａ）のＢ−Ｂ´線に対応する断面図である。
【００７０】
まず、上記の実施形態と同様に、図１２（ａ）及び（ｂ）に示されるＥＩ溝２３を形成する。
【００７１】
次に、図２０に示されるように、ハードマスク１１の上面と、下部ゲート電極４とＩＰＤ９と上部ゲート電極１０とハードマスク１１とからなるＥＩ溝２３の側壁と、下部ゲート電極４からなるＥＩ溝２３の底面とを覆うように保護膜１６を成膜する。保護膜１６は、シリコン酸化膜、シリコン窒化膜等の絶縁膜であれば良く、保護膜１６の成膜は、公知の手法及び公知の条件に基づいて行えば良い。また、保護膜１６は、この後のエッチング工程において破れることがないように、３ｎｍ以上の厚さを持つように形成することが好ましい。
【００７２】
次に、ＥＩ溝２３の底面を露出させるために、保護膜１６の一部をＲＩＥ法により除去する。このようにすることにより、図２１に示されるように、ＥＩ溝２３の底面とハードマスク１１の上面とを覆う保護膜１６は除去され、下部ゲート電極４とＩＰＤ９と上部ゲート電極１０とハードマスク１１とからなる側壁を覆う保護膜１６は残存する。
【００７３】
なお、上記の実施形態及び変形例１、２においては、シリコン基板は、必ずしもシリコンからなるものでなくてもよく、他の材料からなるものでも良い。また、種々の基板上に半導体構造等が形成されたものでも良い。
【００７４】
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１ シリコン基板
２、１８ シリコン酸化膜
３ ゲート絶縁膜
４ 下部ゲート電極
５ シリコン窒化膜
６ 酸化膜
７、１２、１７ フォトレジスト
８ 埋め込み絶縁膜
９ ＩＰＤ（電極間絶縁膜）
１０ 上部ゲート電極
１１ ハードマスク
１４ メタルゲート電極
１５ シリコン窒化膜
１６ 保護膜
１９ 拡散層
２１ トレンチ
２２ 接続ビア（接続層）
２３ ＥＩ溝
４１ メモリセルトランジスタ
４２ 選択トランジスタ
１００ ＮＡＮＤ型フラッシュメモリ（半導体装置）
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の微細化の要求に応じてさらなる微細化が進むことにより、不揮発性半導体記憶装置の製造におけるゲートパターン加工において、ゲート構造の高さと幅とについてのアスペクト比がさらに高くなってきている。
【０００３】
この理由として、不揮発性半導体記憶装置の有するメモリセルトランジスタ間の距離の減少による相互干渉効果の増加により、メモリセルトランジスタを制御するためには、カップリング比（Ｃｒ）を上昇させる必要がある。すなわち、一般的にカップリング比ＣｒはＣｒ＝ＣＩＰＤ／（ＣＩＰＤ＋ＣＴＮＬ）で表され、このカップリング比を上昇させるために、下部ゲート電極（フローティングゲート）を覆うインターポリ絶縁膜（ＩＰＤ、Inter Poly Dielectric）の容量を増加させる。そのために下部ゲート電極を高くして、下部ゲート電極とＩＰＤとの接触面積を増加させようとすると、下部ゲート電極の高さが増加することからゲートパターン加工時のアスペクト比が高くなる。アスペクト比が高くなると、ゲートパターンの加工の難易度が増し、また、洗浄等の製造工程においてゲートパターン倒壊等による歩留まり低下の原因となりうる。
【０００４】
また、不揮発性半導体記憶装置の有する選択トランジスタと周辺回路領域に位置する周辺トランジスタとにおいては、メモリセルトランジスタとともに形成しつつ所望の構造のものを得るために、下部ゲート電極と上部ゲート電極（コントロールゲート）とを接続する。この接続のために、ＥＩ（Etching Interpoly）と呼ばれる溝をＩＰＤに形成する。この際、厚い酸化シリコン膜からなるハードマスクを用いて形成する。後にこのハードマスクは除去することとなるが、この除去の際にＩＰＤを侵食して悪化させないように、ＩＰＤは予め上部ゲート電極で保護しつつ、上部ゲート電極及びＩＰＤを加工してＥＩ溝を形成し、さらに、多結晶シリコン膜を、ＥＩ溝の中を埋め込み、且つ、既に形成された上部ゲート電極を覆うように形成する。このように、上部ゲート電極を、予め形成された上部ゲート電極と、その上に形成された多結晶シリコン膜との２層の積層構造にしなければならず、これがゲートパターン加工時のアスペクト比を上げている原因の１つともなる。
【０００５】
また、上部ゲート電極上にメタルゲートを形成する場合には、上記のような積層構造の上部ゲート電極上にメタルゲートを形成するため、ゲートパターン加工時のアスペクト比をさらに上げることとなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２８８３８５号公報
【特許文献２】特開２００９−２１２１５８号公報
【特許文献３】特開２００８−１９２９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、ゲートパターン加工時のアスペクト比を低減することができる半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の実施形態によれば、半導体装置の製造方法は、基板上に、メモリセルトランジスタと選択ゲートトランジスタとを備える半導体装置の製造方法であり、前記基板上に、ゲート絶縁膜と下部ゲート電極と電極間絶縁膜と上部ゲート電極とハードマスクとを順次形成し、前記選択トランジスタの形成予定領域に、前記ハードマスクと前記上部ゲート電極と前記電極間絶縁膜とを貫き、前記下部ゲート電極まで達する溝を形成し、前記溝の中に選択的に前記下部ゲート電極の結晶構造から影響を受けつつ結晶成長させることにより、特定の結晶配向を優先的に持つ結晶構造を有し、且つ、前記下部ゲート電極と前記上部ゲート電極とを電気的に接続する接続層を形成する、ことを備える。
【図面の簡単な説明】
【０００９】
【図１】実施形態にかかる半導体装置の平面図である。
【図２】実施形態にかかる半導体装置の断面図である。
【図３】実施形態にかかる半導体装置の製造工程を説明するための断面図（その１）である。
【図４】実施形態にかかる半導体装置の製造工程を説明するための断面図（その２）である。
【図５】実施形態にかかる半導体装置の製造工程を説明するための断面図（その３）である。
【図６】実施形態にかかる半導体装置の製造工程を説明するための断面図（その４）である。
【図７】実施形態にかかる半導体装置の製造工程を説明するための断面図（その５）である。
【図８】実施形態にかかる半導体装置の製造工程を説明するための断面図（その６）である。
【図９】実施形態にかかる半導体装置の製造工程を説明するための断面図（その７）である。
【図１０】実施形態にかかる半導体装置の製造工程を説明するための断面図（その８）である。
【図１１】実施形態にかかる半導体装置の製造工程を説明するための断面図（その９）である。
【図１２】実施形態にかかる半導体装置の製造工程を説明するための断面図（その１０）である。
【図１３】実施形態にかかる半導体装置の製造工程を説明するための断面図（その１１）である。
【図１４】実施形態にかかる半導体装置の製造工程を説明するための断面図（その１２）である。
【図１５】実施形態にかかる半導体装置の製造工程を説明するための断面図（その１３）である。
【図１６】実施形態にかかる半導体装置の製造工程を説明するための断面図（その１４）である。
【図１７】実施形態にかかる半導体装置の製造工程を説明するための断面図（その１５）である。
【図１８】実施形態の変形例２にかかる半導体装置の製造工程を説明するための断面図（その１）である。
【図１９】実施形態の変形例２にかかる半導体装置の製造工程を説明するための断面図（その２）である。
【図２０】実施形態の変形例２にかかる半導体装置の製造工程を説明するための断面図（その３）である。
【図２１】実施形態の変形例２にかかる半導体装置の製造工程を説明するための断面図（その４）である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明の実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は本実施形態の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１１】
本実施形態の半導体装置を図１及び図２を用いて説明する。図１及び図２は、それぞれ本実施形態のＮＡＮＤ型フラッシュメモリ（半導体装置）１００のセルアレイ構造を示す平面図と断面図とである。以下、ＮＡＮＤ型フラッシュメモリを例に説明するが、本発明は、このような半導体装置に限定されるものではなく、他の種類の半導体装置においても用いることができる。
【００１２】
まず、ＮＡＮＤ型フラッシュメモリ１００は、図１（ａ）及び（ｂ）に示されるように、上部ゲート電極と下部ゲート電極とを有するｎチャネル型のＭＯＳ ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなるメモリセルトランジスタＣＧ１〜ＣＧｎが複数個、直列に接続され、一端側のドレインが選択用のｎチャネル型のＭＯＳトランジスタＳＧ１を介してビット線ＢＬｉ（ｉ＝１，２〜）に、他端側のソースが選択用のｎチャネル型のＭＯＳトランジスタＳＧ２を介してソース線ＳＬに接続されている。
【００１３】
これらのメモリセルトランジスタ及び選択トランジスタは、同一のウエル基板上に形成されている。メモリセルトランジスタＣＧ１〜ＣＧｎの上部ゲート電極は行方向に連続的に配列されたワード線ＷＬ１〜ｎに接続されている。選択トランジスタＳＧ１の上部ゲート電極は選択線Ｑ１に、選択トランジスタＳＧ２の上部ゲート電極は選択線Ｑ２に接続されている。また、各ワード線ＷＬの一端は、メタル配線を介して周辺回路と接続する接続パッドを有しており、素子分離膜上に形成されている。
【００１４】
ＮＡＮＤ型フラッシュメモリ１００は、複数のビット線ＢＬと複数のワード線ＷＬとを有しており、ビット線ＢＬはそれぞれ図１（ａ）のＢ−Ｂ´線方向に伸びている。また、ワード線ＷＬはそれぞれ図１（ａ）のＡ−Ａ´線方向に伸びている。
【００１５】
次に、図２を用いて本実施形態のＮＡＮＤ型フラッシュメモリ１００について説明する。図２（ａ）は、図１（ａ）のＡ−Ａ´線における本実施形態のＮＡＮＤ型フラッシュメモリ１００の断面図であり、図２（ｂ）は、図１（ａ）のＢ−Ｂ´線における本実施形態のＮＡＮＤ型フラッシュメモリ１００の断面図である。
【００１６】
図２（ａ）及び（ｂ）に示されるように、本実施形態のＮＡＮＤ型セルフラッシュメモリ１００は、シリコン基板１上に、メモリセルトランジスタ４１と選択トランジスタ４２と周辺トランジスタ（不図示）とを備える。
【００１７】
各メモリセルトランジスタ４１は、シリコン基板１の上に形成された例えばシリコンオキシナイトライド膜からなるゲート絶縁膜３と、ゲート絶縁膜３の上に形成された例えば多結晶シリコン膜からなる下部ゲート電極４と、下部ゲート電極４の上にＩＰＤ（電極間絶縁膜）９を介して形成された例えば多結晶シリコン膜からなる上部ゲート電極１０とを有する。さらに、各メモリセルトランジスタ４１は、上部ゲート電極１０上に形成された例えばタングステンやタングステンシリサイドからなるメタルゲート電極１４を有する。なお、この下部ゲート電極４は一般にフローティングゲートと呼ばれ、上部ゲート電極１０及びメタルゲート電極１４は、一般にコントロールゲートと呼ばれる。
【００１８】
各選択トランジスタ４２及び各周辺トランジスタ（不図示）は、シリコン基板１の上に形成された例えばシリコンオキシナイトライド膜からなるゲート絶縁膜３と、ゲート絶縁膜３の上に形成された例えば多結晶シリコン膜からなる下部ゲート電極４と、下部ゲート電極４の上にＩＰＤ９を介して形成された例えば多結晶シリコン膜からなる上部ゲート電極１０とを有する。さらに、各選択トランジスタ４２及び各周辺トランジスタ（不図示）は、上部ゲート電極１０上に形成されたメタルゲート電極１４を有する。
【００１９】
また、それらの動作を確保するために、各選択トランジスタ４２及び各周辺トランジスタ（不図示）は、ＩＰＤ９を貫き、下部ゲート電極４と上部ゲート電極１０とを電気的に接続し、且つ、例えばシリコンからなる選択固相成長させた接続ビア（接続層）２２を有する。この接続ビア２２は、シリコンの他にゲルマニウム又はその混合物からなるものであっても良く、また、接触抵抗を下げるために、接続ビア２２中にヒ素、リン、ボロン等をドーピングしても良い。
【００２０】
ここで選択固相成長とは、下地となる結晶（ここでは、多結晶シリコン膜からなる下部ゲート電極４）の結晶構造から影響を受けながら結晶成長し、特定の結晶配向を優先的に持った結晶構造を形成することを意味する。従って、接続ビア２２は、下部ゲート電極４の結晶構造に基づく特定の結晶配向を優先的に持つ結晶構造を有する。よって、接続ビア２２中において、界面や結晶粒界は少ないものとすることができ、さらに、接続ビア２２と下部ゲート電極４との間において、界面や結晶粒界が少ないものとすることができる。
【００２１】
また、図２（ａ）及び（ｂ）からわかるように、上部ゲート電極１０は、ＩＰＤ９上に直接設けられる単層からなる。さらに、図２（ｂ）からわかるように、接続ビア２２の上面は、上部ゲート電極１０の上面から突出している。接続ビア２２の上面は、この形状に限定されることなく、上部ゲート電極１０の上面と面一であっても良い。
【００２２】
さらに、図２（ａ）からわかるように、各メモリセルトランジスタ４１、各選択トランジスタ４２及び各周辺トランジスタ（不図示）の間には、これらのトランジスタを分離するトレンチ２１が形成され、トレンチ２１中には、埋め込み絶縁膜８が埋め込まれている。
【００２３】
また、図２（ｂ）からわかるように、下部ゲート電極４とＩＰＤ９と上部ゲート電極１０との側面には、シリコン酸化膜１８が形成されている。さらに、各メモリセルトランジスタ４１、各選択トランジスタ４２及び各周辺トランジスタ（不図示）の間のシリコン基板１には、拡散層１９が形成されている。
【００２４】
次に、図３から図１７を用いて、本実施形態のＮＡＮＤ型フラッシュメモリ１００の製造方法について説明する。
【００２５】
図３から図１０は、図２（ａ）に対応する断面図であり、言い換えると、図１（ａ）のＡ−Ａ´線に対応する断面図である。また、図１１から図１７においては、詳細に本実施形態を説明するために、それぞれの図における（ａ）が、図２（ａ）に対応する、すなわち図１（ａ）のＡ−Ａ´線に対応する断面図であり、それぞれの図における（ｂ）が、図２（ｂ）に対応する、すなわち図１（ａ）のＢ−Ｂ´線に対応する断面図である。
【００２６】
図３に示されるように、シリコン基板１上に熱酸化法を用いてシリコン酸化膜２を形成する。
【００２７】
図４に示されるように、このシリコン酸化膜２を、ＮＨ３ガス等を用いて窒化し、シリコンオキシナイトライド膜からなるゲート絶縁膜３を形成する。このゲート絶縁膜３は一般にトンネル酸化膜と称される。
【００２８】
図５に示されるように、ゲート絶縁膜３上にＣＶＤ（Chemical vapor deposition）法を用いて、多結晶シリコン膜からなる下部ゲート電極４とシリコン窒化膜５と酸化膜６とを順次形成する。
【００２９】
図６に示されるように、フォトレジスト７を塗布し、さらにリソグラフィー法を用いてフォトレジスト７をパターニングし、パターニングされたフォトレジスト７をマスクとして用いて酸化膜６を加工する。
【００３０】
図７に示されるように、フォトレジスト７を除去し、続いて酸化膜６とシリコン窒化膜５と下部ゲート電極４とゲート絶縁膜３とシリコン基板１とをＲＩＥ（Reactive Ion Etching）法により加工して、トレンチ２１を形成する。さらに、シリコン基板１に形成されたトレンチ２１の内壁を酸化する。
【００３１】
酸化膜６を除去した後、プラズマＣＶＤ法により埋め込み絶縁膜８をトレンチ２１に埋め込むように形成して、一般にＳＴＩ（Shallow Trench Isolation）と呼ばれる素子分離構造を形成する。さらに、図８に示されるように、この埋め込み絶縁膜８をＣＭＰ（chemical mechanical polishing）法によりシリコン窒化膜５の上面と埋め込み絶縁膜８の上面とが面一となるまで研磨し、その上面を平坦化する。
【００３２】
図９に示されるように、ウエット処理またはエッチング処理で埋め込み絶縁膜８の高さを低くした後、ウエット処理を行い、シリコン窒化膜５を剥離する。
【００３３】
図１０に示されるように、下部ゲート電極４及び埋め込み絶縁膜８を覆うように、ＩＰＤ９を形成する。
【００３４】
次に、ＩＰＤ９上にＬＰＣＶＤ(Low pressure Chemical vapor deposition)法を用いて多結晶シリコン膜からなる上部ゲート電極１０を形成する。
【００３５】
次に、各選択トランジスタ４２及び各周辺トランジスタにおいては、上部ゲート電極１０と下部ゲート電極４とを電気的に接続する必要がある。従って、本実施形態においては、以下のように、上部ゲート電極１０と下部ゲート電極４を電気的に接続する接続ビア２２を形成する。
【００３６】
図１１（ａ）、（ｂ）に示されるように、上部ゲート電極１０の上に、ハードマスク１１及びフォトレジスト１２を形成する。
【００３７】
リソグラフィー法によりフォトレジスト１２をパターニングし、ＲＩＥ法によりハードマスク１１、上部ゲート電極１０、ＩＰＤ９をエッチングすることにより、上部ゲート電極１０とＩＰＤ９とを貫き下部ゲート電極４に達するＥＩ溝２３を形成する。次に、図１２（ａ）、（ｂ）に示されるように、Ａｓｈｅｒ又は硫酸過水等を用いてフォトレジスト１２を剥離する。さらに、加工残渣を除去するため希フッ酸処理を行い、ＥＩ溝２３中の下部ゲート電極４による側面及び底面と上部ゲート電極１０による側面とを水素終端させる。
【００３８】
次に、洗浄を行う。希フッ酸処理後に水洗による洗浄を行うと、ＥＩ溝２３中の下部ゲート電極４による側面及び底面と上部ゲート電極１０による側面とに自然酸化膜が形成されるおそれがあるため、イソプロパノール等を用いたアルコール洗浄を行うことが望ましい。洗浄後直ちに次の工程が行われる装置に搬入し、真空中でアニールを行うことで、ＥＩ溝２３中の下部ゲート電極４による側面及び底面と上部ゲート電極１０による側面とにシリコン清浄面を露出させることができる。
【００３９】
図１３（ａ）、（ｂ）に示されるように、ＥＩ溝２３中にシリコンを選択固相成長させて、接続ビア２２の上面が上部ゲート電極１０の上面と面一となるように、もしくは、接続ビア２２の上面が上部ゲート電極１０の上面から突出するように、接続ビア２２を形成する。この接続ビア２２の形成は、ＥＩ溝２３の形成時に用いた、上部ゲート電極１０の上面を覆い、且つ、ＥＩ溝２３を露出するハードマスク１１を剥離する前に行う。言い換えると、ハードマスク１１で覆った状態のままＥＩ溝２３の中にのみシリコンを選択固相成長させて形成する。また、接続ビア２２の材料としては、シリコンの他にゲルマニウム又はその混合物を用いても良い。また、接触抵抗を下げるために、接続ビア２２中にヒ素、リン、ボロン等をドーピングしても良い。
【００４０】
この選択固相成長は、一般にＣＶＤ法で行う。使用する成膜ガスはＳｉ２Ｈ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４を用いるのが一般的であり、成長速度によってガスを使い分ける。なお、Ｃｌが多いほど成長速度は抑制されるため、成長速度はＳｉＨ２Ｃｌ２＞ＳｉＨＣｌ３＞ＳｉＣｌ４の順となる。
【００４１】
さらに、接続ビア２２にドーピングする場合には、例えば、ｎ型シリコンの接続ビア２２を形成する場合には、ＰＨ３やＡｓＨ３を、ｐ型のシリコンの接続ビア２２を形成する場合には、Ｂ２Ｈ６を成膜ガスとして導入する。
【００４２】
ここでは、例えば、低温成長が可能なＳｉＨ２Ｃｌ２とＨ２とを成膜ガスとして用い、成膜条件として、温度を７００℃〜９００℃とし、圧力を数十から数百Ｔｏｒｒとする。このようなガスを使用した場合、以下の反応式で示される反応が起きる。
ＳｉＨ２Ｃｌ２→ＳｉＣｌ２＋Ｈ２
ＳｉＣｌ２＋Ｈ２→Ｓｉ＋２ＨＣｌ
【００４３】
上記の反応式からわかるように、シリコン（Ｓｉ）の固相成長とともに、塩化水素（ＨＣｌ）が発生する。ハードマスク１１上にシリコン（Ｓｉ）が堆積してアモルファスシリコン膜が形成されるが、ハードマスク１１上にアモルファスシリコン膜は、ＥＩ溝２３中に固相成長されたシリコン結晶よりもエッチングされやすく、この発生した塩化水素によりエッチングされることとなる。従って、選択的にＥＩ溝２３中にシリコンを固相成長することができる。
【００４４】
例えば、ＥＩ溝２３中に３０ｎｍの厚さを持つシリコンを、接続ビア２２として選択固相成長させようとする場合には、上記の条件（温度７５０℃の場合）では、成膜時間は１分程度であり、この程度であれば、選択固相成長を行うことによるデバイス素子への影響は軽微である。
【００４５】
また、上記のように、接続ビア２２の形成を選択固相成長と同時に塩素系ガスを導入して行うのではなく、ＥＩ溝２３中にシリコンを堆積させた後、高温水素アニールによりマイグレーションを起こして接続ビア２２を形成する方法も用いることができる。しかしながら、実用面やデバイスに印加される温度等を考えると、上記のように選択固相成長と同時に塩素系ガスを導入する方法が好ましい。
【００４６】
次に、図１４（ａ）、（ｂ）に示されるように、接続ビア２２の形成後、ハードマスク１１を剥離する。
【００４７】
次に、図１５（ａ）、（ｂ）に示されるように、ゲート電極としてメタルゲート電極も併用する場合には、上部ゲート電極１０上にメタルゲート電極１４を形成する。次に、メタルゲート電極１４の上に、ＬＰＣＶＤ法によりシリコン窒化膜１５を形成し、シリコン窒化膜１５上にフォトレジスト１７を塗布する。
【００４８】
リソグラフィー法を用いてフォトレジスト１７をパターニングし、さらに、パターニングされたフォトレジスト１７をマスクとして用いて、シリコン窒化膜１５を所望のパターンに加工する。続いて、図１６（ａ）、（ｂ）に示されるように、フォトレジスト１７を除去し、加工されたシリコン窒化膜１５をマスクにして、メタルゲート電極１４、上部ゲート電極１０、ＩＰＤ９及び下部ゲート電極４を順次、垂直方向にＲＩＥ(Reactive Ion Etching)法によりエッチングする。
【００４９】
そして、ＲＩＥ法によるエッチングによりＩＰＤ９に生じたダメージを回復させるために、熱酸化法やラジカル酸化法を用いてシリコン酸化膜１８を形成する。一般に、この酸化工程は後酸化工程と呼ばれ、この際に形成されるシリコン酸化膜１８は後酸化膜と称される。この後、図１７（ａ）、（ｂ）に示されるように、ソース、ドレインを形成するためにイオン注入法を用いてイオンをシリコン基板１内に打込み、熱アニールにより活性化させ、拡散層１９を形成する。
【００５０】
本実施形態によれば、ＮＡＮＤ型フラッシュメモリ１００の備える各選択トランジスタ４２及び各周辺トランジスタにおいて、下部ゲート電極４と上部ゲート電極１０とを電気的に接続する接続ビア２２を、上部ゲート電極１０から、ＩＰＤ９を貫き下部ゲート電極４まで達するＥＩ溝２３を形成し、ＥＩ溝２３中にシリコンを選択固相成長させることにより形成することで、上部ゲート電極１０を単層で構成することができ、言い換えると、上部ゲート電極１０を積層構造にすることを避けることができるため、ゲートパターン加工時のアスペクト比を低減することができる。
【００５１】
さらに、本実施形態によれば、選択固相成長により接続ビア２２を形成していることから、接続ビア２２中において界面や結晶粒界が少ないものとすることができ、さらに、接続ビア２２と下部ゲート電極４との間においても、界面や結晶粒界が少ないものとすることができる。従って、接続ビア２２の抵抗値を下げることができる。
【００５２】
そして、ＥＩ溝２３の形成の際にＩＰＤ９を上部ゲート電極１０で覆っていることから、ＩＰＤ９にダメージを与えることを避けることができる。
【００５３】
また、本実施形態によれば、接続ビア２２の上面は、上部ゲート電極１０の上面と面一である、もしくは、上部ゲート電極１０の上面から突出していることから、メタルゲート電極１４の代わりにシリサイドからなるシリサイドゲート電極を用いた場合に、以下に説明するような製造工程中におけるシリサイド材料膜と上部ゲート電極１０との反応を抑制してしまうことを避けることができる。
【００５４】
（変形例１）
また、本実施形態の変形例１として、メタルゲート電極１４の代わりにシリサイドゲート電極を用いる場合には、以下のようにＮＡＮＤ型フラッシュメモリ１００を形成する。まず、図１４（ａ）及び（ｂ）に示される接続ビア２２の形成の後、上部ゲート電極１０の上にマスクとしてシリコン窒化膜を形成し、シリコン窒化膜のマスクパターンに沿って、メモリセルトランジスタ、選択トランジスタや周辺トランジスタのゲート構造を形成する。さらに、シリコン窒化膜を除去し、シリコン窒化膜の除去により露出された上部ゲート電極１０の上に、コバルトやニッケル等のシリサイド材料膜を形成し、熱処理してシリサイド材料膜と上部ゲート電極１０とを反応させて、シリサイドゲート電極を形成する。
【００５５】
上記のシリコン窒化膜の除去の際、接続ビア２２の上面が凹形状に形成されている場合や、接続ビア２２の上面にシームが存在する場合には、シリコン窒化膜が接続ビア２２の上面の凹形状部分等に入り込み、残存してしまうことがある。そして、このように残存したシリコン窒化膜の残渣が、シリサイド材料膜と上部ゲート電極１０との反応を抑制することとなる。
【００５６】
しかしながら、本実施形態の変形例１によれば、接続ビア２２の上面は、上部ゲート電極１０の上面と面一である、もしくは、上部ゲート電極１０の上面から突出していることから、シリコン窒化膜の残渣が生じることを避けることができ、従って、シリサイド材料膜と上部ゲート電極１０との反応を抑制してしまうことを避けることができる。
【００５７】
さらに、本実施形態の変形例１においては、ＩＰＤ９を予め上部ゲート電極１０で保護しつつＥＩ溝２３を形成し、さらに、多結晶シリコン膜を、ＥＩ溝２３の中を埋め込み、且つ、既に形成された上部ゲート電極１０を覆うように形成して、予め形成された上部ゲート電極とその上に形成された多結晶シリコン膜との２層の積層構造の上部ゲート電極を形成せず、その代わりに、シリコンからなる接続ビア２２をＥＩ溝２３にのみ形成していることから、シリサイドゲート電極を用いた場合に、以下に説明するようなゲート絶縁膜３の信頼性の悪化を避けることができる。
【００５８】
多結晶シリコン膜を、ＥＩ溝２３の中を埋め込み、且つ、既に形成された上部ゲート電極１０を覆うように形成した場合、新たに形成された多結晶シリコン膜のうちＥＩ溝２３の上の部分には、溝の上に形成することからシームが生じやすい。このようにシームが生じた場合、新たに形成された多結晶シリコン膜の上にシリサイド材料膜を形成した際、シームの中にシリサイド材料膜が入り込んでしまう。このシームに入り込んだシリサイド材料膜が多結晶シリコン膜からなる下部ゲート電極４に接触した場合、この状態で熱処理を行うと、シームに入り込んだシリサイド材料膜が下部ゲート電極４と反応してシリサイドが生成する。このシリサイドがゲート絶縁膜３に接した場合には、ゲート絶縁膜３の仕事関数等の特性が変化し、ゲート絶縁膜３の信頼性が劣化してしまう問題が発生する。
【００５９】
しかしながら、本実施形態の変形例１では、上記のような方法を用いず、シリコンからなる接続ビア２２をＥＩ溝２３にのみ形成していることから、シリサイドゲート電極を用いた場合であっても、ゲート絶縁膜３の信頼性の悪化を避けることができる。
【００６０】
また、上記のような問題を解決するために、上部ゲート電極１０とＩＰＤ９とを貫き下部ゲート電極４に達するＥＩ溝２３の中に、バリアメタルを形成するという方法が考えられるが、バリアメタルを形成すると、上部ゲート電極１０と下部ゲート電極４との間の接触抵抗が高くなってしまう。しかしながら、本実施形態の変形例１によれば、上記のような問題は生じないことから、バリアメタルを必要とせず、従って接触抵抗が高くなることを避けることができる。
【００６１】
（変形例２）
本実施形態においては、ＥＩ溝２３を形成した後に、ＥＩ溝２３中にシリコンを選択固相成長させて、接続ビア２２を形成していた。一方、この変形例２においては、ＥＩ溝２３の側壁を覆う保護膜を形成した後、接続ビアを選択固相成長させる。詳細には、変形例２では、下部ゲート電極４及び上部ゲート電極１０からなるＥＩ溝２３の側壁を覆う保護膜を形成し、接続ビア２２を下部ゲート電極１０からなるＥＩ溝２３の底面上に選択固相成長させる。このようにすることにより、接続ビア２２が、上部ゲート電極１０からなるＥＩ溝２３の側壁上部を覆うように先に結晶成長して、ＥＩ溝２３を塞いでしまい、ＥＩ溝２３の下部に空洞ができる状態を、すなわち、接続ビア２２が下部ゲート電極４と接続していない状態を避けることができる。
【００６２】
この変形例を、図１８及び図１９を用いて説明する。なお、図１８及び図１９は、図２（ｂ）に対応する、すなわち図１（ａ）のＢ−Ｂ´線に対応する断面図である。
【００６３】
まず、上記の実施形態と同様に、図１２（ａ）及び（ｂ）に示されるＥＩ溝２３を形成する。このＥＩ溝２３は、下部ゲート電極４とＩＰＤ９と上部ゲート電極１０とハードマスク１１とからなる側壁と、下部ゲート電極４からなる底面とを有する。
【００６４】
そして、図１８に示されるように、下部ゲート電極４及び上部ゲート電極１０からなるＥＩ溝２３の側壁の表面と、下部ゲート電極４からなるＥＩ溝２３の底面の表面とを熱酸化させて、下部ゲート電極４及び上部ゲート電極１０からなるＥＩ溝２３の側壁と下部ゲート電極からなるＥＩ溝２３の底面とを覆う、シリコン酸化膜の保護膜１６を形成する。この熱酸化は、公知の手法及び公知の条件に基づいて行えばよい。また、保護膜１６は、この後に行うエッチング工程において破れることがないように、３ｎｍ以上の厚さを持つように形成することが好ましい。
【００６５】
次に、ＥＩ溝２３の底面を覆う保護膜１６をＲＩＥ法により除去する。このようにすることにより、図１９に示されるように、ＥＩ溝２３の底面は露出し、下部ゲート電極４及び上部ゲート電極１０からなるＥＩ溝２３の側壁は、保護膜１６により覆われている。
【００６６】
さらに、本実施形態と同様に、加工残渣を除去するため希フッ酸処理及び洗浄を行い、ＥＩ溝２３中にシリコンを選択固相成長させて、言い換えると、ＥＩ溝２３の底面の下部ゲート電極４の結晶構造から影響を受けながら結晶成長させて、下部ゲート電極４の結晶構造に基づく特定の結晶配向を優先的に持つ結晶構造の接続ビア２２を形成する。
【００６７】
このように、変形例２によれば、下部ゲート電極４及び上部ゲート電極１０からなるＥＩ溝２３の側壁をそれぞれ覆う保護膜を形成し、接続ビア２２をＥＩ溝２３の底面上に選択固相成長させることから、接続ビア２２が、上部ゲート電極１０からなるＥＩ溝２３の側壁上部を覆うように先に結晶成長して、ＥＩ溝２３を塞いでしまい、ＥＩ溝２３の下部に空洞ができる状態を、すなわち、接続ビア２２が下部ゲート電極４と接続していない状態を避けることができる。
【００６８】
なお、この変形例２においては、接続ビア２２が上部ゲート電極１０と直接接触するような構成とはならないが、後の工程において、上部ゲート電極１０上にメタルゲート電極１４を形成することから、接続ビア２２が、その上面で、メタルゲート電極１４と接触する。従って、メタルゲート電極１４は、上部ゲート電極１０に電気的に接続していることから、接続ビア２２は、メタルゲート電極１４を介して、下部ゲート電極４と上部ゲート電極１０とを電気的に接続することとなる。
【００６９】
また、変形例２における保護膜１６は、以下のように形成することもできる。この保護膜１６の形成方法を、図２０及び図２１を用いて説明する。なお、図２０及び図２１は、図２（ｂ）に対応する、すなわち図１（ａ）のＢ−Ｂ´線に対応する断面図である。
【００７０】
まず、上記の実施形態と同様に、図１２（ａ）及び（ｂ）に示されるＥＩ溝２３を形成する。
【００７１】
次に、図２０に示されるように、ハードマスク１１の上面と、下部ゲート電極４とＩＰＤ９と上部ゲート電極１０とハードマスク１１とからなるＥＩ溝２３の側壁と、下部ゲート電極４からなるＥＩ溝２３の底面とを覆うように保護膜１６を成膜する。保護膜１６は、シリコン酸化膜、シリコン窒化膜等の絶縁膜であれば良く、保護膜１６の成膜は、公知の手法及び公知の条件に基づいて行えば良い。また、保護膜１６は、この後のエッチング工程において破れることがないように、３ｎｍ以上の厚さを持つように形成することが好ましい。
【００７２】
次に、ＥＩ溝２３の底面を露出させるために、保護膜１６の一部をＲＩＥ法により除去する。このようにすることにより、図２１に示されるように、ＥＩ溝２３の底面とハードマスク１１の上面とを覆う保護膜１６は除去され、下部ゲート電極４とＩＰＤ９と上部ゲート電極１０とハードマスク１１とからなる側壁を覆う保護膜１６は残存する。
【００７３】
なお、上記の実施形態及び変形例１、２においては、シリコン基板は、必ずしもシリコンからなるものでなくてもよく、他の材料からなるものでも良い。また、種々の基板上に半導体構造等が形成されたものでも良い。
【００７４】
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１ シリコン基板
２、１８ シリコン酸化膜
３ ゲート絶縁膜
４ 下部ゲート電極
５ シリコン窒化膜
６ 酸化膜
７、１２、１７ フォトレジスト
８ 埋め込み絶縁膜
９ ＩＰＤ（電極間絶縁膜）
１０ 上部ゲート電極
１１ ハードマスク
１４ メタルゲート電極
１５ シリコン窒化膜
１６ 保護膜
１９ 拡散層
２１ トレンチ
２２ 接続ビア（接続層）
２３ ＥＩ溝
４１ メモリセルトランジスタ
４２ 選択トランジスタ
１００ ＮＡＮＤ型フラッシュメモリ（半導体装置）
【特許請求の範囲】
【請求項１】
基板上に、メモリセルトランジスタと選択ゲートトランジスタとを備える半導体装置の製造方法であって、
前記基板上に、ゲート絶縁膜と下部ゲート電極と電極間絶縁膜と上部ゲート電極とハードマスクとを順次形成し、
前記選択トランジスタの形成予定領域に、前記ハードマスクと前記上部ゲート電極と前記電極間絶縁膜とを貫き、前記下部ゲート電極まで達する溝を形成し、
前記溝の中に選択的に前記下部ゲート電極の結晶構造から影響を受けながら結晶成長させることにより、特定の結晶配向を優先的に持つ結晶構造を有し、且つ、前記下部ゲート電極と前記上部ゲート電極とを電気的に接続する接続層を形成する、
ことを備える半導体装置の製造方法。
【請求項２】
基板上に、メモリセルトランジスタと選択トランジスタとを備える半導体装置であって、
前記メモリセルトランジスタは、前記基板の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１の下部ゲート電極と、前記第１の下部ゲート電極の上に第１の電極間絶縁膜を介して形成された第１の上部ゲート電極とを備え、
前記選択トランジスタは、前記基板の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成された第２の下部ゲート電極と、前記第２の下部ゲート電極の上に第２の電極間絶縁膜を介して形成された第２の上部ゲート電極と、特定の結晶配向を優先的に持つ結晶構造を有し、且つ、前記第２の電極間絶縁膜を貫き前記第２の下部ゲート電極と前記第２の上部ゲート電極とを電気的に接続する接続層と、を備えることを特徴とする半導体装置。
【請求項３】
前記第２の上部ゲート電極は、前記第２の電極間絶縁膜に直接設けられる単層からなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記接続層は、前記第２の下部ゲート電極の結晶構造に基づく結晶構造を有する、ことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記接続層の上面は、前記第２の上部ゲート電極の上面と面一である、もしくは、前記第２の上部ゲート電極の前記上面から突出している、ことを特徴とする請求項２から４のいずれか１つに記載の半導体装置。
【請求項６】
前記接続層は、シリコン、ゲルマニウム、及びこれらの混合物のいずれからなることを特徴とする請求項２から５のいずれか１つに記載の半導体装置。
【請求項１】
基板上に、メモリセルトランジスタと選択ゲートトランジスタとを備える半導体装置の製造方法であって、
前記基板上に、ゲート絶縁膜と下部ゲート電極と電極間絶縁膜と上部ゲート電極とハードマスクとを順次形成し、
前記選択トランジスタの形成予定領域に、前記ハードマスクと前記上部ゲート電極と前記電極間絶縁膜とを貫き、前記下部ゲート電極まで達する溝を形成し、
前記溝の中に選択的に前記下部ゲート電極の結晶構造から影響を受けながら結晶成長させることにより、特定の結晶配向を優先的に持つ結晶構造を有し、且つ、前記下部ゲート電極と前記上部ゲート電極とを電気的に接続する接続層を形成する、
ことを備える半導体装置の製造方法。
【請求項２】
基板上に、メモリセルトランジスタと選択トランジスタとを備える半導体装置であって、
前記メモリセルトランジスタは、前記基板の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第１の下部ゲート電極と、前記第１の下部ゲート電極の上に第１の電極間絶縁膜を介して形成された第１の上部ゲート電極とを備え、
前記選択トランジスタは、前記基板の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成された第２の下部ゲート電極と、前記第２の下部ゲート電極の上に第２の電極間絶縁膜を介して形成された第２の上部ゲート電極と、特定の結晶配向を優先的に持つ結晶構造を有し、且つ、前記第２の電極間絶縁膜を貫き前記第２の下部ゲート電極と前記第２の上部ゲート電極とを電気的に接続する接続層と、を備えることを特徴とする半導体装置。
【請求項３】
前記第２の上部ゲート電極は、前記第２の電極間絶縁膜に直接設けられる単層からなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記接続層は、前記第２の下部ゲート電極の結晶構造に基づく結晶構造を有する、ことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記接続層の上面は、前記第２の上部ゲート電極の上面と面一である、もしくは、前記第２の上部ゲート電極の前記上面から突出している、ことを特徴とする請求項２から４のいずれか１つに記載の半導体装置。
【請求項６】
前記接続層は、シリコン、ゲルマニウム、及びこれらの混合物のいずれからなることを特徴とする請求項２から５のいずれか１つに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−２０４５１１（Ｐ２０１２−２０４５１１Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６６３６２（Ｐ２０１１−６６３６２）
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２４日（２０１１．３．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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