メモリデバイス、及び関連する製造及び動作の方法を説明している。該メモリデバイスは、移動電荷キャリアを支持する基板(120)を具えている少なくとも１つのメモリユニットを含む。該基板表面上には絶縁部(130、132、134)が形成され、該絶縁部の両側に第１及び第２基板領域(122、124)を形成している。該第１及び第２基板領域は、絶縁部によって形成された細長チャネル(140)によって接続されている。メモリユニットは、前記第１及び第２領域間の所定の電位差でチャネルが第１及び第２領域間に第１のコンダクタンスを与える第１の状態と、前記所定の電位差でチャネルが第１及び第２領域間に第２の異なるコンダクタンスを与える第２の状態との間で切り換え可能である。メモリユニットを第１の状態に変更するため、前記メモリユニットの第１及び第２領域に第１の電位差を、そしてメモリユニットを第２の状態に変更するため第２の異なる電位差を印加するよう、書き込み回路(150)が構成されている。メモリユニットの状態を読み出すため、メモリユニットの第１及び第２領域に前記所定の電位差を印加するよう、読み出し回路(150)が構成されている。
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【課題】容易に製造され高密度の用途に対応する不揮発性メモリ用のメモリ技術を提供する。
【解決手段】マルチゲート型メモリセルは、半導体本体と、半導体本体上に直列に配列された複数のゲート５０，５１とを備える。半導体本体上の電荷蓄積構造体は、複数のゲート５０，５１におけるすべてまたはいくつかのゲートのそれぞれの下の２つの電荷トラップ位置を含む。ソース５５およびドレイン５６のバイアス電圧を、半導体本体の、直列における第１のゲート５０および最後のゲート５１の近くに伝える回路、ならびにゲートのバイアス電圧を複数のゲートに伝える回路が備えられる。マルチゲート型メモリセルは、直列における複数のゲート５０，５１の下の、連続したマルチゲートのチャネル領域５８を含み、電荷蓄積位置がゲートのうちのいくつかまたはすべての間にある。 （もっと読む）

セルをアレイ中に配置する方法が開示されている。方法は、第１のアレイ中にセルを複数回（６００、６０２、６０４）配置する工程を含む。セルは、また第２のアレイ中にも複数回（６０６、６０８、６１０）配置される。第２のアレイは、第１のアレイからオフセット距離（Ｏ_２）だけ離して隣接して配置される。
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【課題】容易に製造され、高密度適用をサポートする不揮発性メモリに対するメモリ技術を提供すること。
【解決手段】マルチゲートメモリセルが、半導体本体と、この半導体本体に並列配置された複数ゲートとを備える。半導体本体の電荷保存構造が、複数ゲートのゲート下部に電荷トラップ場所を含む。列内の第１ゲートおよび最終ゲート近傍の半導体本体にソース・ドレーンバイアス電圧を導通するための回路と、複数ゲートにゲートバイアス電圧を導通するための回路とが含まれる。マルチゲートメモリセルは、ゲートの一部、または全ゲート間の電荷保存場所で、列内の複数ゲート下部に連続マルチゲートチャネル領域を含む。 （もっと読む）

【課題】メモリセルに好適に使用できる電極を有するキャパシタを備えた集積回路およびキャパシタを製造するための方法を提供すること。
【解決手段】本発明は、電極を有する少なくとも１つのキャパシタを備えた集積回路（ＩＣ）に関しており、キャパシタの電極のうちの少なくともいずれか一方（１０または３０）は、少なくとも表面がケイ化物化された半球状結晶粒のシリコンまたはシリコン合金から形成されている。
また、本発明は、ケイ化物化電極を有するこのようなキャパシタを得るための製造方法に関している。 （もっと読む）

【構成】この発明は，一例示的実施形態では，基板上に形成され，基板をバイアスし，集積回路構造（たとえば，ＤＲＡＭメモリ・セル）の隣接する動作領域間を絶縁する絶縁ゲートを提供する。ゲート誘電体として，従来のゲート酸化物層ではなく，酸化アルミニウム（Ａｌ₂Ｏ₃）を用いて，トレンチ（溝）絶縁領域の下および近くに正孔過剰な蓄積領域を形成する。この発明の別の例示的実施形態は，シャロー・トレンチ（溝）絶縁（ＳＴＩ）領域の効果を高めるために絶縁領域内のライナとして利用される酸化アルミニウム層を提供する。これらの実施形態は，絶縁領域において一緒に用いることも可能である。 （もっと読む）

【課題】微細化が容易な半導体記憶装置を提供する。
【解決手段】半導体基板２１１上には、ゲート絶縁膜２１４を介して単一のゲート電極２１７を形成している。ゲート電極２１７の両側には、第１，第２のメモリ機能体２６１，２６２を形成している。半導体基板２１１のゲート電極２１７側の表面部にはＰ型のチャネル領域４７２を形成し、チャネル領域４７２の両側にＮ型の第１，第２の拡散領域２１２，２１３を形成している。チャネル領域４７２は、第１，第２のメモリ機能体２６１，２６２下に位置するオフセット領域４０１と、ゲート電極２１７下に位置するゲート電極下領域４０２とで構成されている。オフセット領域４０１にＰ型の導電型を与える不純物の濃度は、ゲート電極下領域４０２にＰ型の導電型を与える不純物の濃度に比べて実効的に薄くなっている。 （もっと読む）

本発明は、表面ビット線（ＤＬｘ）および埋め込みビット線（ＳＬｘ）を備えたビット線構造に関するものである。これに関して、埋め込みビット線（ＳＬｘ）は、トレンチ絶縁層（６）を備えたトレンチに形成されており、トレンチの上部に設けられた被覆接続層（１２）と自動調心電極層（１３）とを介して形成された接触部とともに、ドープ領域（１０）に接続されている。
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【課題】 マルチビットを格納することが可能な磁気ランダムアクセスメモリ要素を提供する。
【解決手段】 磁気ランダムアクセスメモリ要素が第一磁気トンネル接合及び第二磁気トンネル接合から構成されている。これらの磁気トンネル接合は直列抵抗回路において互いに接続されている。接続された第一及び第二磁気トンネル接合はアクセストランジスタを介してビット線へ接続されている。書込ビット線及び書込データ線が第一及び第二磁気トンネル接合の各々と関連している。これらの線に対して適宜の電流を印加することにより、第一及び第二磁気トンネル接合の各々での磁気ベクトル配向を、少なくとも３個の論理状態のうちのいずれか１つで該要素内に情報を格納するために制御することが可能である。 （もっと読む）

【課題】半導体記憶装置およびその製造方法。
【解決手段】トンネル効果を利用するトランジスタ１００Ｃを含む半導体記憶装置の製造方法であって、半導体層１０に、トレンチ素子分離法により、トランジスタ１００Ｃの形成領域１０Ｃを画定する素子分離絶縁層２０を形成する工程と、トランジスタ１００Ｃの形成領域１０Ｃにおいて、少なくとも素子分離絶縁層２０に隣接した半導体層１０の上部のコーナー部１１に、酸化抑制物質を注入する工程と、トランジスタ１００Ｃの形成領域１０Ｃにおける半導体層１０の上方に、熱酸化によりトンネル絶縁層３１を形成する工程と、トンネル絶縁層３１の上方にフローティングゲート電極３２を形成する工程と、フローティングゲート電極３２に印加する電圧を制御するコントロールゲート４２を形成する工程と、少なくともトランジスタ１００Ｃの形成領域１０Ｃに、ソースおよびドレイン領域を形成する工程と、を含む。 （もっと読む）

【課題】 半導体装置において、セル面積の縮小化を図ることにある。
【解決手段】 半導体装置１００は、半導体基板１０と、半導体基板１０の内部に形成され、コントロールゲートとして機能する不純物領域２２と、半導体基板１０の上方に形成されたゲート絶縁層１６と、ゲート絶縁層１６の上方に、不純物領域２２とオーバーラップして形成されたフローティングゲート１８と、フローティングゲート１８の上方に形成された層間絶縁層５０と、層間絶縁層５０の上方に、フローティングゲート１８とオーバーラップして形成された遮光層５２と、を含む。遮光層５２は、不純物領域２２と電気的に接続している。 （もっと読む）

【課題】メモリセルサイズを縮小することができる不揮発性半導体記憶装置及びその製造方法を提供すること
【解決手段】不揮発性半導体記憶装置１は、トレンチ２０を有する基板１０と、そのトレンチ２０内を埋め、且つ、基板１０表面から突出するように形成された中心構造体６０と、その中心構造体６０に接するように基板１０上に形成された第２ゲート絶縁膜７０と、その第２ゲート絶縁膜７０上に形成された浮遊ゲート８０と、絶縁層８１を介して浮遊ゲート８０を覆うように形成された制御ゲート９０とを備える。中心構造体６０は、補助ゲート５０と、その補助ゲート５０の周囲を覆うように形成された第１ゲート絶縁膜４０とを備える。浮遊ゲート８０は、中心構造体６０側面にサイドウォール状に形成される。 （もっと読む）

【課題】 基板面積の増大なしにキャパシタを容量増大できるＤＲＡＭ又はこれとロジック回路とを混載した半導体装置の製造方法の提供。
【解決手段】 半導体装置の製造方法は次の通りである。基板上面に第１の絶縁膜５０で埋められたトレンチを形成。第１の絶縁膜の一部の上部を除去し、トレンチ内及び基板の上面上に第２の絶縁膜を形成し、その上に導体膜を形成。導体膜及び第２の絶縁膜をパターニングし、ゲート電極１６ａ、プレート電極１６ｂ及び容量絶縁膜１５を形成。ゲート電極及びプレート電極をマスクとし、イオン注入によりメモリトランジスタの低濃度ドレイン拡散層１７ｂ及びソース拡散層１８を形成。ゲート電極、プレート電極の側面上に、各々第１、第２のサイドウォール２５ａ、２５ｂを形成。尚、プレート電極は基板の上面の一部とトレンチの露出している側面とに亘る領域上に形成され、ソース拡散層は第１、第２のサイドウォールによって覆われる。 （もっと読む）

【課題】半導体記憶装置の製造方法。
【解決手段】領域１０Ｃを画定する素子分離溝を形成する工程と、半導体層１０の上部コーナー部１１を熱酸化によりラウンディング形状にする第１ラウンド酸化工程と、半導体層１０の上方に、耐酸化膜５０を形成する工程と、領域１０Ａ，１０Ｂにおいて、素子分離溝に隣接した半導体層１０の上部のコーナー部１１を熱酸化によりラウンディングする第２ラウンド酸化工程と、素子分離溝に分離絶縁層２０を形成する工程と、半導体層１０の上方にトンネル絶縁層３１を形成する工程と、トンネル絶縁層３１の上方にフローティングゲート電極３２を形成する工程と、フローティングゲート電極３２に印加する電圧を制御するコントロールゲート４２を形成する工程と、半導体層１０にソースおよびドレイン領域を形成する工程とを含み、第１ラウンド酸化工程における熱酸化温度は、第２ラウンド酸化工程に熱酸化温度より高い。 （もっと読む）

【課題】 トンネル絶縁膜を欠陥が生成されにくい高品質な絶縁膜にすることができ、書き込み・消去電圧を低減して、素子特性や信頼性の向上をはかる。
【解決手段】 第１導電型の半導体基板１１の主面上に第１のゲート絶縁膜１３を介して選択的に形成されたフローティングゲート電極１４と、フローティングゲート電極１４上に第２のゲート絶縁膜１５を介して形成されたコントロールゲート電極１６と、各ゲート電極に対応して基板１１の主面に形成された第２導電型のソース・ドレイン領域１８とを具備してなる不揮発性半導体メモリ装置であって、第１のゲート絶縁膜１３は、シリコン窒化膜１３ａをシリコン酸化膜１３ｂ，１３ｃで挟んで形成された３層構造であり、且つシリコン窒化膜１３ａは三配位の窒素結合となっている。 （もっと読む）

【課題】 マスクの枚数を増加することなく、かつ、汚染することなく膜厚の異なるゲート絶縁膜を備えた半導体装置の製造方法を提供する。
【解決手段】 メモリセル領域Ｍに複数のアシストゲート電極部２１が互いに間隔を隔てて形成される。周辺回路領域Ｐでは平坦な半導体基板１の表面が露出する。次に、所定の条件のもとで、露出している半導体基板１の表面に酸化処理が施される。平坦な周辺回路領域Ｐに露出する半導体基板１の表面に供給される酸素ラジカルの量と比べると、メモリセル領域Ｍでは、アシストゲート電極部２１によって挟まれていることで、露出している半導体基板１の表面にまで供給される酸素ラジカルの量は少なくなる。その結果、メモリセル領域Ｍに形成されるフローティングゲート酸化膜８ａの膜厚は、周辺回路領域Ｐに形成されるゲート酸化膜１０の膜厚よりも薄くなる。 （もっと読む）

本発明は、不揮発性メモリ装置及びそのような装置の製造方法を提供する。この装置は、浮遊ゲート（１６）と、制御ゲート（１９）と、分離した消去ゲート（１０）とを備える。消去ゲート（１０）は、基板（１）内に設けられた分離領域（２）中に、又はその上に設けられる。そのため消去ゲート（１０）は、セル・サイズを増加させない。消去ゲート（１０）と浮遊ゲート（１６）との間の容量は、制御ゲート（１９）と浮遊ゲート（１６）との間の容量に比べて小さく、消去ゲート（１０）と浮遊ゲート（１６）との間の酸化物層を介してファウラー・ノルドハイム・トンネルによって浮遊ゲート（１６）の帯電が消去される。
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記憶層（２）はマイクロチップ（５）の配列に向かい合って配置される。記憶層（２）は電荷を記憶するように設計され絶縁された複数の導電性ドット（３）を備える。各マイクロチップ（５）はソース（８）とドレイン（９）を接続するトランジスタ・チャネル（７）と一体になっている高誘電率素子（６）を備える。チャネル（７）は高誘電率素子（６）に向かい合って配置されたドット（３）の電荷によって発生された電界によって変更されることができるコンダクタンスを有する。本システムは、マイクロチップ（５）に対する記憶層（２）の相対変位のためのアクチュエータを備えることができる。本システムは、１つのドット（３）から他のドット（３）への電荷の変位を引き起こすことができる電極の配列を備えることができる。
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本発明は、垂直のソース／ドレイン領域（８８）を囲むゲート線格子（９４）を有する半導体構造（１０）を含む。ある側面では、ソース／ドレイン領域は、ペアで提供され、各ペアのソース／ドレイン領域のうちの１つがディジットライン（１２０、１２２）に延伸し、もう１つのソース／ドレイン領域がキャパシタのようなメモリストレージ素子（１４５）に延伸してＤＲＡＭを形成することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子（１４５）に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに半導体構造を形成する方法を含む。典型的な方法では、第１の材料を含む格子は第２の材料の繰り返し領域を囲むように提供される。その後、前記第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、本発明のうちの少なくとも一部は、垂直のソース／ドレイン領域を囲むゲート線格子を有する半導体構造を含む。ある側面では、ソース／ドレイン領域はペアで提供され、各ペアのソース／ドレイン領域のうちの１つはディジットラインまで延伸し、もう１つのソース／ドレイン領域はキャパシタのようなメモリストレージ素子まで延伸することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに、第１の材料を含む格子が第２の材料の繰り返し領域を囲むように提供される方法を含む。その後、第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、第２の材料のうちの少なくとも一部は垂直のソース／ドレイン領域で置換される。
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本発明は、トランジスタベースメモリデバイス（６００）の形成において、デュアルポリプロセス（５００）を実装することに関する。このプロセスにより、従来のビット線よりも少ないエネルギーで埋め込みビット線（６６２）を、深さを浅くして形成することができ、リソースおよびスペースを節約し、Ｖｔロールオフを改善する。埋め込みビット線（６６２）上には酸化物材料（６７０、６７４）も形成され、ビット線（６６２）とワード線（６７８）との間の破壊電圧を改善（例えば、増加する）し、これにより、プログラミング電荷と消去電荷との間の識別度を更に高めることができ、さらに、結果として、より確実にデータを記録することができる。このプロセス（５００）はまた、埋め込みビット線幅（６６６）の縮小を促進し、それにより、ビット線（６６２）を互いに近接して形成することができる。その結果、より多くのデバイスが、同じ領域あるいはより小さな領域に”詰め込まれ”得る。
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