ビット線構造およびその製造方法
本発明は、表面ビット線（ＤＬｘ）および埋め込みビット線（ＳＬｘ）を備えたビット線構造に関するものである。これに関して、埋め込みビット線（ＳＬｘ）は、トレンチ絶縁層（６）を備えたトレンチに形成されており、トレンチの上部に設けられた被覆接続層（１２）と自動調心電極層（１３）とを介して形成された接触部とともに、ドープ領域（１０）に接続されている。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、ビット線構造およびその製造方法に関するものであり、特に、ソース線とドレイン線とが選択的に駆動される不揮発性ＳＮＯＲメモリー回路に用いることができるような、１００ｎｍ未満（sub-100nm）のビット線構造、および、その製造方法に関するものである。
【０００２】
メモリー回路を実現する場合、基本的な特性は、メモリー回路の構造に依存するところがある。最も一般的なメモリー回路の構造としては、ＮＡＮＤ構造およびＮＯＲ構造が知られている。これらの構造は、単トランジスタメモリーセル（one-transistor memory cells）として知られているものがマトリックス型に配置されており、ワード線およびビット線と呼ばれるものを介して駆動される。
【０００３】
ＮＡＮＤ構造では、複数の切替え素子またはメモリー素子を、それぞれ直列に接続して、共通選択ゲートまたは選択トランジスタを介して駆動する。これに対して、ＮＯＲ構造は、各切替え素子が、並列またはマトリックス型に配置されているため、各切替え素子を個別に選択することができる。
【０００４】
図１に、いわゆるＳＮＯＲ構造（選択的ＮＯＲ）の概略図を示す。この図では、「共通のソース（common source）」構造を有するＮＯＲ構造とは異なり、個々の切替え素子ＳＥ１、ＳＥ２、…は、各ソース線ＳＬ１、ＳＬ２、…と各ドレイン線ＤＬ１、ＤＬ２、…とを介して選択的に駆動される。この選択的駆動は、例えば各ビット線制御装置ＢＬＣを介して行われる。このビット線制御装置ＢＬＣは、言うなれば共通ビット線ＢＬ１、ＢＬ２、…を実現するものである。ＳＮＯＲ構造は所定の最小セルトランジスタ長または最小セルチャネル長の影響を受けないので、このようにすることにより、半導体回路構造の縮小化またはさらなる集積化を実現することができる。
【０００５】
図２に、図１にかかるＳＮＯＲ構造における従来の構成を示した概略図を示す。図２では、切替え素子またはメモリー素子ＳＥ１、ＳＥ２、…は、半導体基板の能動領域ＡＡ上に、略直線の帯状構造をなして形成されている。縦列に配置された複数の帯状構造をなした能動領域ＡＡの上に、ワード線積層ＷＬ１、ＷＬ２、…は、同様に帯状の構造をなして、横列に配置している。すなわち、このような帯状の能動領域ＡＡと、帯状のワード線積層ＷＬ１〜ＷＬ３との間に位置する各交差点または重複領域が、複数の切替え素子またはメモリー素子ＳＥに相当する。
【０００６】
接続部は、ドレイン領域Ｄおよびソース領域Ｓをそれぞれ接続するために必要である。この接続部は、通常、能動領域ＡＡに形成されるが、隣接する分離領域ＳＴＩ（シャロートレンチ分離）に及ぶことも頻繁にある。この接続部の上には、第１金属被覆層であることが好ましいさらなる層が積層されており、この層は、各ビット線ＢＬに対する、ソース線ＳＬ１、ＳＬ２、…とドレイン線ＤＬ１、ＤＬ２、…となる。この場合、ドレイン線は、接続部Ｋを介して、能動領域ＡＡのドレイン領域Ｄに接続され、ソース線は、上記と同じように、対応する接続部を介して、能動領域ＡＡのソース領域Ｓに接続される。
【０００７】
しかしながら、このような従来のビット線構造において不都合な点としては、他のソース線が存在しているため、共通のソース構造よりも２倍以上厚い金属被覆を行う必要があるということである。このことが、さらなる集積化またはさらなる縮小化を制限する要因になる。
【０００８】
そこで、集積密度を改善するために、文献ＤＥ １００ ６２ ２４５ Ａ１では、絶縁板（an insulating web）にソース線およびドレイン線をスペーサーとして形成する点と、適当な開口部を有した別の絶縁層を介して、関係するソース領域およびドレイン領域によって形成される接続を可能にする点について提案されている。しかしながら、ソース線およびドレイン線は、基板面に形成されており、かつ、並列に形成されているため、必要となる空間が、比較的大きくなり、集積化をさらに妨げてしまうことになる。
【０００９】
また、文献ＵＳ ６、００８、５２２には、埋め込みビット線について開示されている。この埋め込みビット線は、絶縁トレンチ内に形成され、ソース領域およびドレイン領域それぞれに、電極層を介して対称的に接触している。
【００１０】
これに対して、本発明は、ビット線構造および、その製造方法を提供することを目的とするものであって、特にＳＮＯＲ構造において、所要面積の縮小を実現するためのさらなる集積化を実現したものである。
【００１１】
本発明は、この目的を、ビット線構造については、請求項１に記載している特徴によって、また、製造方法については、請求項９によって達成するものである。
【００１２】
所要面積を十分に縮小したＳＮＯＲ構造を実現するためのビット線構造は、特に、表面ビット線および埋め込みビット線を用いて達成することができる。この表面ビット線は、複数の第１ドーピング領域を接続するために、基板面に形成されている。また、埋め込みビット線は、複数の第２ドーピング領域を接続するために、基板の内部に形成されている。また、ビット線構造は、基板内のトレンチと、トレンチのトレンチ表面に設けられたトレンチ絶縁層と、トレンチの下部に設けられた埋め込みビット線と、トレンチの第１上部領域に設けられた被覆絶縁層と、トレンチの第２上部領域に設けられた複数の被覆接続層と、基板面に設けられた複数の自動調心電極層とが、形成されている。上記複数の被覆接続層は、接続層を介して複数の第２ドーピング領域に導電的に接続されている。
【００１３】
基板は、シリコン半導体ウェハーを用いることが好ましく、被覆接続層は、高ドープされたポリシリコンを用いることが好ましく、自動調心電極層はケイ素化合物であることが好ましい。この結果、ドーピング領域を備えた埋め込みビット線を、簡単に最小の構造寸法で接続することができる。
【００１４】
特に、上記複数の被覆接続層と上記基板とを直接接続すれば、ウェルがその中に形成された場合に、基板接続の形成（substrate contact-making）またはウェル接続の形成（well contact-making）を改善できる。これにより、例えば、トンネル効果（tunneling）がより均質的になり、書き込み／消去サイクル数については保持期間が改善され、寄生ダイオードが低減される。さらに、基板中に複数のウェル構造がある場合は、複雑な表面ウェル接続を排除でき、その結果、所要面積をさらに低減することができる。
【００１５】
不揮発性ＳＮＯＲ半導体メモリー回路内において、ドレイン領域は第１ドーピング領域として形成され、ソース領域は第２ドーピング領域として形成されることが好ましい。ここで、不揮発性ＳＮＯＲ半導体メモリー回路の対応するワード線積層は、第１絶縁層と、電荷蓄積層と、第２絶縁層と、制御層とを備えている。このようにすれば、例えばフラッシュＥＰＲＯＭやＥ２ＰＲＯＭのような不揮発性半導体メモリーにおいて、領域が最適化された不揮発性半導体メモリーを実現できる。
【００１６】
ビット線構造の製造方法に関しては、埋め込みビット線と、その上に配置される被覆絶縁層とは、トレンチ絶縁層とともに、トレンチ内に形成される。このトレンチ内は、被覆絶縁層の一部分は除去され、そこに複数の被覆接続層が形成されており、該被覆接続層は、ドーピング領域が形成された後のマスクを１つだけ用いて形成されており、これによって、被覆接続層は、埋め込みビット線を、第２ドーピング領域に対して、複数の自動調心電極層を介して導電的に接続している。このようにして、領域が最適化されたビット線構造を、非常に簡単でほぼ自動調心的に形成することができる。
【００１７】
また、被覆絶縁層は、第２被覆部分層を備えていることが好ましい。この第２被覆部分層は、ＴＥＯＳ蒸着処理によって形成され、部分的または片側だけ除去して、被覆接続層を介して、基板に直接接続・形成される。このように適切にドープされた半導体材料を用いて、埋め込みビット線の基板を、絶縁したり接続したりすることができる。
【００１８】
また、これに代わるものとして、被覆絶縁層が、スペーサー処理（a spacer process）によって形成され、選択的エッチング処理によって部分的にまたは片側だけ除去された、被覆犠牲層を備えたものであってもよい。これにより、所要面積のさらなる低減とともに、トレンチ内での、埋め込みビット線による能動遮蔽（active shielding）の形態における遮蔽特性が、著しく改善される。
【００１９】
他の従属請求項には、本発明の他の有効な形態について示す。
【００２０】
以下に、本発明を、実施例に基づいて図面を参照しながら詳述する。図１は、ＳＮＯＲ構造を示す概略的な等価回路図である。図２は、従来のビット線構造を有する図１にかかる配置を示す概略的な平面図である。図３は、本発明にかかるビット線構造を備えた半導体回路の配置を示す概略的な平面図である。図４は、第１実施例にかかるビット線構造を示すために図３に示した半導体回路構造の概略的な断面図を示す。図５Ａ〜図５Ｉは、第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。図６Ａ〜図６Ｆ２は、第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。図７は、第４の実施形態にかかるビット線構造を示す概略断面図である。
【００２１】
図３に、例えばＳＮＯＲ半導体メモリー回路に用いることができる、本発明にかかるビット線構造の概略的な平面図を示す。この図では、図１および図２に示した素子または層と同様のものには、同じ参照符号を付けている。
【００２２】
図３によれば、帯状をなした複数のトレンチ分離ＳＴＩによって、複数の能動領域ＡＡが、帯状をなして、基板に縦列に形成されている。この基板は、例えば、半導体基板、好ましくはシリコンを含んでいる。また、ワード線積層ＷＬｘ（ｘ＝１〜ｎ）は、図２に示した従来技術と同様に、基板面において帯状をなして形成されている能動領域ＡＡに対して、垂直方向に、横列に形成されている。これらのワード線積層は、例えば不揮発性メモリー素子を形成するために、ゲート酸化物層またはトンネル層といった第１絶縁層と、フローティングゲートといった電荷蓄積層と、中間誘電体のような第２絶縁層と、制御層とを、実駆動ワード線として備えている。絶縁のため、側壁絶縁層またはスペーサーＳＰは、ワード線積層ＷＬｘの側壁に形成されている。したがって、電界効果トランジスタ構造を実現するために第１・第２ドーピング領域としてのドレイン領域Ｄおよびソース領域Ｓをワード線積層の側面に有する、切替え素子または不揮発性メモリー素子ＳＥが、能動領域ＡＡとワード線積層ＷＬｘとの間の各交差点または重複点に形成される。
【００２３】
しかしながら、本発明にかかる領域最適化半導体回路を実現するためには、ソース線ＳＬｘとドレイン線ＤＬｘ（ｘ＝１〜ｍ）との対を備えたビット線構造が、基板面だけではなく、一方で基板内のトレンチ分離ＳＴＩ内に位置する埋め込みビット線ＳＬｘとして、かつ、他方で基板面または基板面上に位置する表面ビット線ＤＬｘとして形成される。すなわち、埋め込みビット線ＳＬｘを、トレンチ分離ＳＴＩの下層に埋設し、局部的に形成された自動調心電極層１３を介して、ソース領域Ｓに接続されている。一方、例えば第１金属被覆レベル内に形成されるような表面ビット線ＤＬｘは、接続部ＤＣを介して、切替え素子ＳＥのドレイン領域Ｄに接続される。これにより、所要面積に関して最適化でき、かつ、特に、間隔距離（構造の大きさ＋構造の間隔）が十分に低減された、ビット線構造を提供することができる。
【００２４】
図３では、表面ビット線ＤＬｘが、帯状をなして能動領域ＡＡの上に形成されている。このような直線的な帯状の設計であるため、これらの能動領域は、比較的簡単な方法で、リソグラフィー的に（lithographically）規定することができる。このことは、後に重要とになる。しかしながら、表面ビット線は、同様に他の形状であってもよい。
【００２５】
図４は、図３で示した切断線Ａ−Ａに沿って切断した状態を概略的に示した断面図である。同じ素子または層には、同じ参照符号を付け、これらについての記載は省略する。
【００２６】
図４では、半導体基板は、多層構造または複数のウェル構造を備えている。この複数のウェル構造としては、第１のウェル構造として例えばｐ型ウェル３があり、第２のウェル構造として例えばｎ型ウェル２があり、これらが、実半導体基板（actual semiconductor substrate）１またはディープ（deep）ｐ型ウェル１内に形成されている。このような複数のウェル構造は、特に、ウェル構造の遮蔽効果およびの絶縁特性に関し、利点を有するものである。なぜなら、例えば空間電荷領域（space charge regions）を用いることによって、基板の深度の深い領域であっても、絶縁層を十分に形成することができ、複雑な構造を実現することができるからである。
【００２７】
また、トレンチの壁（トレンチ壁）としてトレンチ絶縁層６を備えたディープトレンチ（deep trenches）は、実半導体基板や、それに関連する層やウェル１、２、３中に形成される。実際の埋め込みビット線ＳＬｘ（the actual buried bit line SLx）は、導電性充填層７を用いて、トレンチ絶縁層６を有するトレンチの下部に、形成されている。２分の１を被覆することが好ましい被覆部分層９を有する被覆絶縁層は、トレンチの上部における、一部分または片側にのみ形成される。この被覆絶縁層（被覆部分層９）は、ＳＴＩ（トレンチ分離）方法によって形成されることが好ましい。このようにして、図４では、特にトレンチの上部の左側において、優れた絶縁特性が形成されている。
【００２８】
トレンチ上部の他の部分、または、トレンチの上部の右側には、第２ドーピング領域１０またはソース領域Ｓに関連する絶縁層９およびトレンチ絶縁層６は、完全に除去され、その代わりに、複数の電極接続層１２が形成されている。これらの層は、導電性であり、埋め込みビット線または導電性充填層７と接触している。第２ドーピング領域１０は、絶縁トレンチ間の基板面に形成され、好ましくは、直接、絶縁トレンチに隣接して形成される。そして、これらの第２ドーピング領域１０を、埋め込みビット線ＳＬｘに接続するために、自動調心電極層１３が、基板面の領域に位置するマスク層１１間に、また、図４に示したように基板面に直接、形成されている。これらの自動調心電極層１３は、シリコン半導体材料である場合は、ケイ化物またはサリサイド（自己整合ケイ化物）から構成されている。
【００２９】
基板と、第２ドーピング領域１０と、自動調心電極層１３とを、これらの上に位置する層から絶縁するために、中間絶縁層１４が形成されている。中間絶縁層１４の表面には、最終的に、パターン化された（structured）表面ビット線ＤＬｘが、パターン化された導電層１５として帯状に形成される。
【００３０】
これにより、初めて、金属化レベルにおける間隔（構造寸法＋構造幅）に関して要求性の低い、ＳＮＯＲ構造にも適した、領域が最適化されたビット線構造を得ることができる。
【００３１】
図４では、第２ドーピング領域１０とは逆の伝導型ｐ＋の半導体材料（例えばＳｉ）が、埋め込みビット線または導電性充填層７および被覆接続層１２に使用される。具体的には、一例として、ｐ＋にドープされた半導体材料が導電性充填層７および被覆接続層１２に使用され、一方で、ソース領域Ｓは、ｎ＋にドープされており、ｐ型にドープされたウェル３に形成されている。トレンチの上部の一部分にトレンチ絶縁層６がないため、特に複数の被覆接続層１２が、基板またはｐ型ウェル３に直接接続されているこのような構成では、被覆接続層１２が、埋め込みビット線を用いてソース領域Ｓに接続できるだけでなく、ｐ型ウェル３にも接続することができる。この結果、特に、例えばフラッシュＥＰＲＯＭ素子のような不揮発性メモリー素子の場合、トンネル特性がより均質的になり、書き込み／消去サイクルの数（保持期間）を増やすことができる。さらに、結果として、寄生ダイオードまたは漏れ電流を著しく低減することができる。このように、基板または基板のウェル構造に、被覆接続層１２を介した直接接続を形成する利点としては、このようなウェルの電位を均一にするために通常必要である表面接続を行う必要がないという点が挙げられる。したがって、このように、設計に関する強いられていた要求を著しく緩和することができる。
【００３２】
図５Ａ〜図５Ｉに、図４に示したようなビット線構造の製造方法の中の重要な製造工程について、概略的な断面図を示して説明する。同じ参照符号が付されているものについては、上記と同様の素子または層を示しているため、以下では説明を省略する。
【００３３】
すなわち、図５Ａに示すように、複数のウェルを例えばイオン注入によって基板に形成する。これにより、例えば、ディープｐ型ウェル１、シャロー（shallow）第１ウェル３、および、第２ｎ型ウェル２を形成する。言うまでもなく、ディープｐ型ウェル１は、それ自体が基板となっていてもよい。また、基板中に形成されるウェルの数を増やしてもよい。そして、半導体材料の表面に、第１補助絶縁層４を、例えば酸化物層を蒸着するか、または、成長させることによって形成する。その後、硬質マスク層５を形成・パターン化するとともに、第１補助絶縁層４の表面に窒化シリコンを形成する。硬質マスク層５を、従来のフォトリソグラフィー方法を用いてパターン化することで、後に形成されるトレンチがほぼ規定される。
【００３４】
図５Ｂに示す断面図では、パターン化された硬質マスク５を用いて、ディープトレンチＴを基板中に形成する。上記のした実施の形態では、このトレンチは、第２ｎ型ウェル２まで延びている。この場合、例えば反応性イオンエッチング（ＲＩＥ）のような異方性エッチング法を用いることが好ましい。このエッチング工程は、例えばポリマーまたはポリマーの残余物を除去する洗浄工程が行われることで終了する。
【００３５】
図５Ｃに示す断面図では、トレンチＴの全トレンチ表面に、トレンチ絶縁層６を形成する。この際、いわゆる線酸化物（liner oxide）を形成するために、熱酸化が行われることが好ましい。しかしながら、原理的には、トレンチ絶縁層６に、二酸化シリコン以外の他の絶縁層を用いることもでき、特に、多層の絶縁層を実現することもできる。
【００３６】
次に、導電性充填層７を、トレンチＴの中またはトレンチ絶縁層６の表面に沿って形成することにより、埋め込みビット線を形成する。このような場合、トレンチとして、高ドープされたポリシリコンを蒸着することが好ましく、ドーピングは、用いられるシャロー第１ウェル３および、形成される意図的な接続として選択される。しかしながら、原理的には、例えば金属のような他の導電層を、埋め込みビット線ＳＬｘとしてトレンチの中に形成してもよい。
【００３７】
図５Ｄに示す断面図では、次の工程において、まず、導電性充填層７を窪みに配置する。この際、シャロートレンチ分離を実現するため、およびシャロートレンチＳＴを形成するために、例えば、ＳＴＩ処理を用いることができる。なお、このような従来のＳＴＩ処理に含まれる各工程については、通常、当業者にとって周知であるため、これ以上詳述しない。
【００３８】
図５Ｅに示す断面図では、この場合は、好ましい異方性エッチング工程の後に、硬質マスク層５のトレンチエッジ部分に対してエッチバックを施すことも可能であり、これはいわゆる「窒化物引戻し（nitride pullback）」と呼ばれるものである。これにより、続く処理工程に対して、トレンチエッジ部分における応力（負荷）をある程度低減でき、さらに、半導体回路に同様に存在している例えばＣＭＯＳトランジスタの電気特性を、改善することにもなる。
【００３９】
またその後、絶縁層である第１被覆部分層８を、エッチバックされた導電性充填層７の表面に形成することもできる。この場合、再度、熱酸化を行い、別の線酸化物を形成することが好ましい。最後に、他の絶縁層である第２被覆部分層９を形成する。このとき、トレンチの上部に、ＴＥＯＳ蒸着処理によって二酸化シリコンを完全に充填することが好ましい。そして、硬質マスク層５を阻止層として使用する例えばＣＭＰ（化学的機械研磨）処理のような平坦化処理によって、図５Ｅの断面図に示した構造となる。
【００４０】
図５Ｆに示す断面図では、硬質マスク層５または窒化シリコンは完全に除去される。同様に、第１補助絶縁層４を除去してもよい。この時点で例えば、第１絶縁層（図示せず）またはゲート酸化物層またはトンネル酸化物層が、半導体基板の能動領域ＡＡの各領域に形成される。しかしながら、このような第１絶縁層は、断面図では必要ではない。結果として、第１絶縁層を除去し、図示した第２ドーピング領域１０を、ソースおよびドレイン領域として、半導体基板の表面に形成する。これらのドーピング領域１０は、例えば、従来の注入方法によって形成される。各スペーサーを用いてＬＤＤ注入または接続注入を行ってもよい。
【００４１】
また、図５Ｇに示す断面図では、マスク層１１またはキャップ層１１が、トレンチの一部分のみ、例えば片側のみを覆うように、パターン化されて形成されている。このマスク層１１を形成するために、例えば二酸化シリコンまたは窒化シリコンが蒸着・パターン化される。また、例えば新しいタイプの金属酸化物（ＺｒＯ２、Ａｌ２Ｏ３、…）のような他の材料を用いてもよい。
【００４２】
図５Ｈに示す断面図では、トレンチ絶縁層６と、第１被覆部分層８と、第２被覆部分層９とを備えた被覆絶縁層の、マスク層１１によって被覆されていない部分を、導電性充填層７が露出するまで、例えば強い選択的異方性酸化物エッチング処理を行うことにより、完全に除去する。これを、オーバーエッチング（図示せず）またはトレンチ絶縁層６のさらなる除去（図４参照）によって行ってもよい。
【００４３】
また、図５Ｉに示す断面図では、被覆接続層１２が、または、トレンチ全体を上から見た場合では多数の被覆接続層が、トレンチのエッチバック部分領域内の対応する箇所に形成される。このとき、蒸着時にドープされる（in situ-doped）ポリシリコンを蒸着することが好ましい。
【００４４】
導電性充填層７に被覆接続層１２を導電的に接続した後、基板中の第１および第２ドーピング領域１０はさらにエッチバックされる。これにより、被覆接続層１２が残存することが原因で隣り合うソース領域間に寄生漏電が生じるようなことを確実になくすことができる。そして、多数の自動調心電極層１３を、被覆接続層１２と第１および第２ドーピング領域１０との表面に形成し、結果として、第１および第２ドーピング領域１０と、被覆絶縁層１２または埋め込みビット線との間で導電的接続が生じることになる。このような導電性の高い接続領域１３を形成するために、例えば、まず基板全面に、ケイ素化合物になりうる（silicidable）材料、または、例えばコバルト、ニッケル、または、プラチナのような、ケイ素化合物になりうる金属層を蒸着させる。次に、導電性の高い接続領域１３を形成するために、半導体材料の表面層と、被覆接続層１２と、ドーピング領域１０とを、ケイ素化合物になりうる材料を用いて転換する。このとき、半導体材料（シリコン）に接続していない表面、つまりマスク層１１には、ケイ素化合物を形成しないが、これらの表面には、蒸着された材料（金属）が残っている。したがって、蒸着された（しかしケイ素化合物化されていない）金属層を、好ましくはウェット化学エッチング処理によって再び選択的にエッチバックできる。このように、被覆接続層１２および自動調心電極層１３の両方の自動調心構成を、１つのマスクまたはマスク１１を用いて行うことができる。さらに、適切なドーピング材料を選択したならば、第１ウェル３を有した直接接続を形成することができる。
【００４５】
図示はしないが、続く工程では、表面ビット線ＤＬｘを実現するために、例えば、再びマスク層１１を再び除去したり、図４に示した中間絶縁層１４、および金属被膜層１５を形成・パターン化することができる。最後に、表面ビット線（ＤＬｘ）を第１ドーピング領域（Ｂ）に導電的に接続するための複数の接触部（ＤＣ）を形成する。
【００４６】
また、図６Ａ〜図６Ｆ２は、第２または第３の実施形態におけるビット線構造の製造方法に含まれる重要な製造工程を示す概略的な簡単な断面図である。図１〜図５に示した層と同様の層については同じ参照符号を付し、以下では説明を省略する。
【００４７】
まずは、再度、図５Ａ〜図５Ｄに沿って、トレンチＴと、トレンチ絶縁層６と、エッチバック充填層７とを形成する前工程を行う。ここから、この工程について、具体的に説明する。
【００４８】
図６Ａでは、例えば図５Ｄに示したような工程の後、トレンチの上部は、第１被覆部分層８および第２被覆部分層９によって完全に充填されない。しかしながら、初めに、例えばスペーサー方法によって、トレンチの上部におけるトレンチ絶縁層６の表面に、被覆犠牲層８Ａを形成する。この被覆犠牲層８Ａは、ここでは、トレンチ絶縁層６および次に形成される絶縁充填層９とは異なるエッチング選択性を有している。このようなスペーサー方法（絶縁（conformal）層の形成および、異方性エッチバック）については、通常、当業者にとって周知であるので、以下では記載しない。
【００４９】
図６Ｂでは、図５Ｅに示した方法ステップと同様に、トレンチを完全に充填するための第２充填部分層９を、例えばＴＥＯＳ蒸着処理によって形成する。そして、平坦化処理（ＣＭＰ）を行って、硬質マスク層５を除去する。
【００５０】
次に、図６Ｃでは、マスク層１１を基板面に形成・パターン化する。このパターン化は、少なくともトレンチの一部分をマスク層１１によって覆うように行われる。このとき、マスク層１１が、トレンチの半分、または、トレンチの上部に位置するトレンチ絶縁体の半分を覆うことが好ましい。
【００５１】
次に、図６Ｄでは、第２の実施形態によれば、選択性の高い等方性エッチング工程を行うことにより、被覆犠牲層８Ａを除去することができる。この場合、例えば、窒化シリコン層を被覆犠牲層８Ａとして使用し、リン酸をエッチング液として用いることができる。しかしながら、このような場合の不都合な点としては、例えば、シリコン層をマスク層１１に用いることができない点にある。しかしながら、その代わりに、例えばＡｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２などのような絶縁層がマスク層１１に適している。
【００５２】
これにより、基板または第１ウェル３に対して、トレンチ絶縁層６によって完全に絶縁された、導電性充填層７となるコンタクトホールが生じる。その結果、特定の用途に対して、絶縁特性が改善され、かつ、個々の表面領域が低減される。なぜなら、この場合、自動調心であるため、ずれに対応する通常の写真技術調整（photographic technolog reserve）を取り入れる必要がないからである。
【００５３】
したがって、図６Ｅ１に示した第２の実施形態では、上部の被覆されていない、または、マスクされていない領域にも、トレンチ絶縁層６を形成しておく。この結果、さらに、その後行われるドーピング領域１０の薄層化またはこの領域への凹部の形成中のオーバーエッチングによる危険性が、低減される。
【００５４】
また、図６Ｆ１では、被覆接続層１２が、図５Ｉに示したように再び形成され、ドーピング領域１０は（任意で）凹状にされ、導電性の高い接続層１３は自動調心的に（in a self-aligning fashion）形成される。この結果、埋め込みビット線構造が生じる。この埋め込みビット線構造は、埋め込みビット線が基板または第１ウェル３に接続しておらず、接続電位に対する自由度が高い。
【００５５】
一方、図６Ｅ２に示す第３の実施形態では、今度は、好ましくはマスク層１１を用いたさらなるウェット化学エッチング処理によって、トレンチ絶縁層６をトレンチの露出した上部から完全に除去することができる。これにより、今度は、使用された半導体材料の適切なドーピングにより、基板または第１ウェル３への直接接続が生じる。
【００５６】
図６Ｆ２に、被覆接続層１２および導電性の高い電極層１３を形成するための最終工程を示す。（この工程については、図５Ｉに関する記載を参照）
図７に、第４の実施形態にかかるビット線構造の概略的な断面図を示す。特に図４に示した層と同様の層には同じ参照符号を付し、説明は省略する。
【００５７】
図７に示した構造は、導電性充填層７および被覆接続層１２を形成するために、ドーピング領域１０と同じ伝導型を有する半導体材料を使用する点以外は、図４に示した構造とほぼ同じ構造ある。具体的には、ｎ＋にドープされたソース領域Ｓとの導電的接続をすでに形成した蒸着時にドープされるｎ＋ポリシリコンを、例えば導電性充填層７および被覆接続層１２として使用する。しかしながら、被覆接続層１２と、基板または第１ウェル３とが、逆の伝導型のドーピングを有しているので、いわゆる空乏領域または空間電荷領域（図６Ｆ１に示した第２の実施形態におけるトレンチ絶縁層６と同様の絶縁効果が生じる）が、被覆接続層１２と基板または第１ウェル３との間の接続面に形成される。このようにして、埋め込みビット線と基板または対応するウェルとの間のウェル絶縁を、図５に示した方法および図６に示したの第２の実施形態を用いた場合でも、実行できる。
【００５８】
さらに、本発明では、導電性の高い電極層１３を、基板内に形成する必要はなく、すなわち、導電性の高い電極層１３をドーピング領域１０に埋め込む必要はなく、同様の方法によって、導電性の高い電極層１３が、部分的または全体的に基板面に形成されるようにすることも可能である。
【００５９】
本発明は、不揮発性ＳＮＯＲ半導体メモリー回路に基づいて説明した。しかしながら、本発明はこの用途に限定するものではなく、むしろ、本発明は、対応するビット線構造を備えた他の半導体メモリー回路にも同様に適用することができる。さらに、本発明は、上述したようなシリコン半導体基板および材料に限定するものではなく、ドーピングまたは絶縁構造を有する他の半導体材料も、同様に適用できるものである。
【図面の簡単な説明】
【００６０】
【図１】ＳＮＯＲ構造を示す概略的な等価回路図である。
【図２】従来のビット線構造を有する図１にかかる配置を示す概略的な平面図である。
【図３】本発明にかかるビット線構造を備えた半導体回路の配置を示す概略的な平面図である。
【図４】第１実施例にかかるビット線構造を示すために図３に示した半導体回路構造の概略的な断面図を示す。
【図５Ａ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｂ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｃ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｄ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｅ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｆ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｇ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｈ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｉ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図６Ａ】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図６Ｂ】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図６Ｃ】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略断面図である。
【図６Ｄ】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略断面図である。
【図６Ｅ１】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略断面図である。
【図６Ｅ２】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略断面図である。
【図６Ｆ１】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略断面図である。
【図６Ｆ２】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略断面図である。
【図７】第４の実施形態にかかるビット線構造を示す概略断面図である。
【符号の説明】
【００６１】
１、２、３ 基板またはそのウェル
４ 第１補助絶縁層
５ 硬質マスク層
６ トレンチ絶縁層
７ 充填層
８ 第１被覆部分層
９ 第２被覆部分層
８Ａ 被覆犠牲層
１０ ドーピング領域
１１ マスク層
１２ 被覆接続層
１３ 電極層
１４ 中間絶縁層
１５ 金属被覆層
Ｔ トレンチ
ＳＬＸ 埋め込みビット線
ＤＬｘ 表面ビット線
ＢＬｘ 対のビット線
ＷＬｘ ワード線
ＳＥ 切替え素子
Ｋ、ＤＣ 接続部
ＳＴＩ トレンチ分離
ＡＡ 能動領域
Ｓ ソース領域
Ｄ ドレイン領域
【発明の詳細な説明】
【０００１】
本発明は、ビット線構造およびその製造方法に関するものであり、特に、ソース線とドレイン線とが選択的に駆動される不揮発性ＳＮＯＲメモリー回路に用いることができるような、１００ｎｍ未満（sub-100nm）のビット線構造、および、その製造方法に関するものである。
【０００２】
メモリー回路を実現する場合、基本的な特性は、メモリー回路の構造に依存するところがある。最も一般的なメモリー回路の構造としては、ＮＡＮＤ構造およびＮＯＲ構造が知られている。これらの構造は、単トランジスタメモリーセル（one-transistor memory cells）として知られているものがマトリックス型に配置されており、ワード線およびビット線と呼ばれるものを介して駆動される。
【０００３】
ＮＡＮＤ構造では、複数の切替え素子またはメモリー素子を、それぞれ直列に接続して、共通選択ゲートまたは選択トランジスタを介して駆動する。これに対して、ＮＯＲ構造は、各切替え素子が、並列またはマトリックス型に配置されているため、各切替え素子を個別に選択することができる。
【０００４】
図１に、いわゆるＳＮＯＲ構造（選択的ＮＯＲ）の概略図を示す。この図では、「共通のソース（common source）」構造を有するＮＯＲ構造とは異なり、個々の切替え素子ＳＥ１、ＳＥ２、…は、各ソース線ＳＬ１、ＳＬ２、…と各ドレイン線ＤＬ１、ＤＬ２、…とを介して選択的に駆動される。この選択的駆動は、例えば各ビット線制御装置ＢＬＣを介して行われる。このビット線制御装置ＢＬＣは、言うなれば共通ビット線ＢＬ１、ＢＬ２、…を実現するものである。ＳＮＯＲ構造は所定の最小セルトランジスタ長または最小セルチャネル長の影響を受けないので、このようにすることにより、半導体回路構造の縮小化またはさらなる集積化を実現することができる。
【０００５】
図２に、図１にかかるＳＮＯＲ構造における従来の構成を示した概略図を示す。図２では、切替え素子またはメモリー素子ＳＥ１、ＳＥ２、…は、半導体基板の能動領域ＡＡ上に、略直線の帯状構造をなして形成されている。縦列に配置された複数の帯状構造をなした能動領域ＡＡの上に、ワード線積層ＷＬ１、ＷＬ２、…は、同様に帯状の構造をなして、横列に配置している。すなわち、このような帯状の能動領域ＡＡと、帯状のワード線積層ＷＬ１〜ＷＬ３との間に位置する各交差点または重複領域が、複数の切替え素子またはメモリー素子ＳＥに相当する。
【０００６】
接続部は、ドレイン領域Ｄおよびソース領域Ｓをそれぞれ接続するために必要である。この接続部は、通常、能動領域ＡＡに形成されるが、隣接する分離領域ＳＴＩ（シャロートレンチ分離）に及ぶことも頻繁にある。この接続部の上には、第１金属被覆層であることが好ましいさらなる層が積層されており、この層は、各ビット線ＢＬに対する、ソース線ＳＬ１、ＳＬ２、…とドレイン線ＤＬ１、ＤＬ２、…となる。この場合、ドレイン線は、接続部Ｋを介して、能動領域ＡＡのドレイン領域Ｄに接続され、ソース線は、上記と同じように、対応する接続部を介して、能動領域ＡＡのソース領域Ｓに接続される。
【０００７】
しかしながら、このような従来のビット線構造において不都合な点としては、他のソース線が存在しているため、共通のソース構造よりも２倍以上厚い金属被覆を行う必要があるということである。このことが、さらなる集積化またはさらなる縮小化を制限する要因になる。
【０００８】
そこで、集積密度を改善するために、文献ＤＥ １００ ６２ ２４５ Ａ１では、絶縁板（an insulating web）にソース線およびドレイン線をスペーサーとして形成する点と、適当な開口部を有した別の絶縁層を介して、関係するソース領域およびドレイン領域によって形成される接続を可能にする点について提案されている。しかしながら、ソース線およびドレイン線は、基板面に形成されており、かつ、並列に形成されているため、必要となる空間が、比較的大きくなり、集積化をさらに妨げてしまうことになる。
【０００９】
また、文献ＵＳ ６、００８、５２２には、埋め込みビット線について開示されている。この埋め込みビット線は、絶縁トレンチ内に形成され、ソース領域およびドレイン領域それぞれに、電極層を介して対称的に接触している。
【００１０】
これに対して、本発明は、ビット線構造および、その製造方法を提供することを目的とするものであって、特にＳＮＯＲ構造において、所要面積の縮小を実現するためのさらなる集積化を実現したものである。
【００１１】
本発明は、この目的を、ビット線構造については、請求項１に記載している特徴によって、また、製造方法については、請求項９によって達成するものである。
【００１２】
所要面積を十分に縮小したＳＮＯＲ構造を実現するためのビット線構造は、特に、表面ビット線および埋め込みビット線を用いて達成することができる。この表面ビット線は、複数の第１ドーピング領域を接続するために、基板面に形成されている。また、埋め込みビット線は、複数の第２ドーピング領域を接続するために、基板の内部に形成されている。また、ビット線構造は、基板内のトレンチと、トレンチのトレンチ表面に設けられたトレンチ絶縁層と、トレンチの下部に設けられた埋め込みビット線と、トレンチの第１上部領域に設けられた被覆絶縁層と、トレンチの第２上部領域に設けられた複数の被覆接続層と、基板面に設けられた複数の自動調心電極層とが、形成されている。上記複数の被覆接続層は、接続層を介して複数の第２ドーピング領域に導電的に接続されている。
【００１３】
基板は、シリコン半導体ウェハーを用いることが好ましく、被覆接続層は、高ドープされたポリシリコンを用いることが好ましく、自動調心電極層はケイ素化合物であることが好ましい。この結果、ドーピング領域を備えた埋め込みビット線を、簡単に最小の構造寸法で接続することができる。
【００１４】
特に、上記複数の被覆接続層と上記基板とを直接接続すれば、ウェルがその中に形成された場合に、基板接続の形成（substrate contact-making）またはウェル接続の形成（well contact-making）を改善できる。これにより、例えば、トンネル効果（tunneling）がより均質的になり、書き込み／消去サイクル数については保持期間が改善され、寄生ダイオードが低減される。さらに、基板中に複数のウェル構造がある場合は、複雑な表面ウェル接続を排除でき、その結果、所要面積をさらに低減することができる。
【００１５】
不揮発性ＳＮＯＲ半導体メモリー回路内において、ドレイン領域は第１ドーピング領域として形成され、ソース領域は第２ドーピング領域として形成されることが好ましい。ここで、不揮発性ＳＮＯＲ半導体メモリー回路の対応するワード線積層は、第１絶縁層と、電荷蓄積層と、第２絶縁層と、制御層とを備えている。このようにすれば、例えばフラッシュＥＰＲＯＭやＥ２ＰＲＯＭのような不揮発性半導体メモリーにおいて、領域が最適化された不揮発性半導体メモリーを実現できる。
【００１６】
ビット線構造の製造方法に関しては、埋め込みビット線と、その上に配置される被覆絶縁層とは、トレンチ絶縁層とともに、トレンチ内に形成される。このトレンチ内は、被覆絶縁層の一部分は除去され、そこに複数の被覆接続層が形成されており、該被覆接続層は、ドーピング領域が形成された後のマスクを１つだけ用いて形成されており、これによって、被覆接続層は、埋め込みビット線を、第２ドーピング領域に対して、複数の自動調心電極層を介して導電的に接続している。このようにして、領域が最適化されたビット線構造を、非常に簡単でほぼ自動調心的に形成することができる。
【００１７】
また、被覆絶縁層は、第２被覆部分層を備えていることが好ましい。この第２被覆部分層は、ＴＥＯＳ蒸着処理によって形成され、部分的または片側だけ除去して、被覆接続層を介して、基板に直接接続・形成される。このように適切にドープされた半導体材料を用いて、埋め込みビット線の基板を、絶縁したり接続したりすることができる。
【００１８】
また、これに代わるものとして、被覆絶縁層が、スペーサー処理（a spacer process）によって形成され、選択的エッチング処理によって部分的にまたは片側だけ除去された、被覆犠牲層を備えたものであってもよい。これにより、所要面積のさらなる低減とともに、トレンチ内での、埋め込みビット線による能動遮蔽（active shielding）の形態における遮蔽特性が、著しく改善される。
【００１９】
他の従属請求項には、本発明の他の有効な形態について示す。
【００２０】
以下に、本発明を、実施例に基づいて図面を参照しながら詳述する。図１は、ＳＮＯＲ構造を示す概略的な等価回路図である。図２は、従来のビット線構造を有する図１にかかる配置を示す概略的な平面図である。図３は、本発明にかかるビット線構造を備えた半導体回路の配置を示す概略的な平面図である。図４は、第１実施例にかかるビット線構造を示すために図３に示した半導体回路構造の概略的な断面図を示す。図５Ａ〜図５Ｉは、第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。図６Ａ〜図６Ｆ２は、第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。図７は、第４の実施形態にかかるビット線構造を示す概略断面図である。
【００２１】
図３に、例えばＳＮＯＲ半導体メモリー回路に用いることができる、本発明にかかるビット線構造の概略的な平面図を示す。この図では、図１および図２に示した素子または層と同様のものには、同じ参照符号を付けている。
【００２２】
図３によれば、帯状をなした複数のトレンチ分離ＳＴＩによって、複数の能動領域ＡＡが、帯状をなして、基板に縦列に形成されている。この基板は、例えば、半導体基板、好ましくはシリコンを含んでいる。また、ワード線積層ＷＬｘ（ｘ＝１〜ｎ）は、図２に示した従来技術と同様に、基板面において帯状をなして形成されている能動領域ＡＡに対して、垂直方向に、横列に形成されている。これらのワード線積層は、例えば不揮発性メモリー素子を形成するために、ゲート酸化物層またはトンネル層といった第１絶縁層と、フローティングゲートといった電荷蓄積層と、中間誘電体のような第２絶縁層と、制御層とを、実駆動ワード線として備えている。絶縁のため、側壁絶縁層またはスペーサーＳＰは、ワード線積層ＷＬｘの側壁に形成されている。したがって、電界効果トランジスタ構造を実現するために第１・第２ドーピング領域としてのドレイン領域Ｄおよびソース領域Ｓをワード線積層の側面に有する、切替え素子または不揮発性メモリー素子ＳＥが、能動領域ＡＡとワード線積層ＷＬｘとの間の各交差点または重複点に形成される。
【００２３】
しかしながら、本発明にかかる領域最適化半導体回路を実現するためには、ソース線ＳＬｘとドレイン線ＤＬｘ（ｘ＝１〜ｍ）との対を備えたビット線構造が、基板面だけではなく、一方で基板内のトレンチ分離ＳＴＩ内に位置する埋め込みビット線ＳＬｘとして、かつ、他方で基板面または基板面上に位置する表面ビット線ＤＬｘとして形成される。すなわち、埋め込みビット線ＳＬｘを、トレンチ分離ＳＴＩの下層に埋設し、局部的に形成された自動調心電極層１３を介して、ソース領域Ｓに接続されている。一方、例えば第１金属被覆レベル内に形成されるような表面ビット線ＤＬｘは、接続部ＤＣを介して、切替え素子ＳＥのドレイン領域Ｄに接続される。これにより、所要面積に関して最適化でき、かつ、特に、間隔距離（構造の大きさ＋構造の間隔）が十分に低減された、ビット線構造を提供することができる。
【００２４】
図３では、表面ビット線ＤＬｘが、帯状をなして能動領域ＡＡの上に形成されている。このような直線的な帯状の設計であるため、これらの能動領域は、比較的簡単な方法で、リソグラフィー的に（lithographically）規定することができる。このことは、後に重要とになる。しかしながら、表面ビット線は、同様に他の形状であってもよい。
【００２５】
図４は、図３で示した切断線Ａ−Ａに沿って切断した状態を概略的に示した断面図である。同じ素子または層には、同じ参照符号を付け、これらについての記載は省略する。
【００２６】
図４では、半導体基板は、多層構造または複数のウェル構造を備えている。この複数のウェル構造としては、第１のウェル構造として例えばｐ型ウェル３があり、第２のウェル構造として例えばｎ型ウェル２があり、これらが、実半導体基板（actual semiconductor substrate）１またはディープ（deep）ｐ型ウェル１内に形成されている。このような複数のウェル構造は、特に、ウェル構造の遮蔽効果およびの絶縁特性に関し、利点を有するものである。なぜなら、例えば空間電荷領域（space charge regions）を用いることによって、基板の深度の深い領域であっても、絶縁層を十分に形成することができ、複雑な構造を実現することができるからである。
【００２７】
また、トレンチの壁（トレンチ壁）としてトレンチ絶縁層６を備えたディープトレンチ（deep trenches）は、実半導体基板や、それに関連する層やウェル１、２、３中に形成される。実際の埋め込みビット線ＳＬｘ（the actual buried bit line SLx）は、導電性充填層７を用いて、トレンチ絶縁層６を有するトレンチの下部に、形成されている。２分の１を被覆することが好ましい被覆部分層９を有する被覆絶縁層は、トレンチの上部における、一部分または片側にのみ形成される。この被覆絶縁層（被覆部分層９）は、ＳＴＩ（トレンチ分離）方法によって形成されることが好ましい。このようにして、図４では、特にトレンチの上部の左側において、優れた絶縁特性が形成されている。
【００２８】
トレンチ上部の他の部分、または、トレンチの上部の右側には、第２ドーピング領域１０またはソース領域Ｓに関連する絶縁層９およびトレンチ絶縁層６は、完全に除去され、その代わりに、複数の電極接続層１２が形成されている。これらの層は、導電性であり、埋め込みビット線または導電性充填層７と接触している。第２ドーピング領域１０は、絶縁トレンチ間の基板面に形成され、好ましくは、直接、絶縁トレンチに隣接して形成される。そして、これらの第２ドーピング領域１０を、埋め込みビット線ＳＬｘに接続するために、自動調心電極層１３が、基板面の領域に位置するマスク層１１間に、また、図４に示したように基板面に直接、形成されている。これらの自動調心電極層１３は、シリコン半導体材料である場合は、ケイ化物またはサリサイド（自己整合ケイ化物）から構成されている。
【００２９】
基板と、第２ドーピング領域１０と、自動調心電極層１３とを、これらの上に位置する層から絶縁するために、中間絶縁層１４が形成されている。中間絶縁層１４の表面には、最終的に、パターン化された（structured）表面ビット線ＤＬｘが、パターン化された導電層１５として帯状に形成される。
【００３０】
これにより、初めて、金属化レベルにおける間隔（構造寸法＋構造幅）に関して要求性の低い、ＳＮＯＲ構造にも適した、領域が最適化されたビット線構造を得ることができる。
【００３１】
図４では、第２ドーピング領域１０とは逆の伝導型ｐ＋の半導体材料（例えばＳｉ）が、埋め込みビット線または導電性充填層７および被覆接続層１２に使用される。具体的には、一例として、ｐ＋にドープされた半導体材料が導電性充填層７および被覆接続層１２に使用され、一方で、ソース領域Ｓは、ｎ＋にドープされており、ｐ型にドープされたウェル３に形成されている。トレンチの上部の一部分にトレンチ絶縁層６がないため、特に複数の被覆接続層１２が、基板またはｐ型ウェル３に直接接続されているこのような構成では、被覆接続層１２が、埋め込みビット線を用いてソース領域Ｓに接続できるだけでなく、ｐ型ウェル３にも接続することができる。この結果、特に、例えばフラッシュＥＰＲＯＭ素子のような不揮発性メモリー素子の場合、トンネル特性がより均質的になり、書き込み／消去サイクルの数（保持期間）を増やすことができる。さらに、結果として、寄生ダイオードまたは漏れ電流を著しく低減することができる。このように、基板または基板のウェル構造に、被覆接続層１２を介した直接接続を形成する利点としては、このようなウェルの電位を均一にするために通常必要である表面接続を行う必要がないという点が挙げられる。したがって、このように、設計に関する強いられていた要求を著しく緩和することができる。
【００３２】
図５Ａ〜図５Ｉに、図４に示したようなビット線構造の製造方法の中の重要な製造工程について、概略的な断面図を示して説明する。同じ参照符号が付されているものについては、上記と同様の素子または層を示しているため、以下では説明を省略する。
【００３３】
すなわち、図５Ａに示すように、複数のウェルを例えばイオン注入によって基板に形成する。これにより、例えば、ディープｐ型ウェル１、シャロー（shallow）第１ウェル３、および、第２ｎ型ウェル２を形成する。言うまでもなく、ディープｐ型ウェル１は、それ自体が基板となっていてもよい。また、基板中に形成されるウェルの数を増やしてもよい。そして、半導体材料の表面に、第１補助絶縁層４を、例えば酸化物層を蒸着するか、または、成長させることによって形成する。その後、硬質マスク層５を形成・パターン化するとともに、第１補助絶縁層４の表面に窒化シリコンを形成する。硬質マスク層５を、従来のフォトリソグラフィー方法を用いてパターン化することで、後に形成されるトレンチがほぼ規定される。
【００３４】
図５Ｂに示す断面図では、パターン化された硬質マスク５を用いて、ディープトレンチＴを基板中に形成する。上記のした実施の形態では、このトレンチは、第２ｎ型ウェル２まで延びている。この場合、例えば反応性イオンエッチング（ＲＩＥ）のような異方性エッチング法を用いることが好ましい。このエッチング工程は、例えばポリマーまたはポリマーの残余物を除去する洗浄工程が行われることで終了する。
【００３５】
図５Ｃに示す断面図では、トレンチＴの全トレンチ表面に、トレンチ絶縁層６を形成する。この際、いわゆる線酸化物（liner oxide）を形成するために、熱酸化が行われることが好ましい。しかしながら、原理的には、トレンチ絶縁層６に、二酸化シリコン以外の他の絶縁層を用いることもでき、特に、多層の絶縁層を実現することもできる。
【００３６】
次に、導電性充填層７を、トレンチＴの中またはトレンチ絶縁層６の表面に沿って形成することにより、埋め込みビット線を形成する。このような場合、トレンチとして、高ドープされたポリシリコンを蒸着することが好ましく、ドーピングは、用いられるシャロー第１ウェル３および、形成される意図的な接続として選択される。しかしながら、原理的には、例えば金属のような他の導電層を、埋め込みビット線ＳＬｘとしてトレンチの中に形成してもよい。
【００３７】
図５Ｄに示す断面図では、次の工程において、まず、導電性充填層７を窪みに配置する。この際、シャロートレンチ分離を実現するため、およびシャロートレンチＳＴを形成するために、例えば、ＳＴＩ処理を用いることができる。なお、このような従来のＳＴＩ処理に含まれる各工程については、通常、当業者にとって周知であるため、これ以上詳述しない。
【００３８】
図５Ｅに示す断面図では、この場合は、好ましい異方性エッチング工程の後に、硬質マスク層５のトレンチエッジ部分に対してエッチバックを施すことも可能であり、これはいわゆる「窒化物引戻し（nitride pullback）」と呼ばれるものである。これにより、続く処理工程に対して、トレンチエッジ部分における応力（負荷）をある程度低減でき、さらに、半導体回路に同様に存在している例えばＣＭＯＳトランジスタの電気特性を、改善することにもなる。
【００３９】
またその後、絶縁層である第１被覆部分層８を、エッチバックされた導電性充填層７の表面に形成することもできる。この場合、再度、熱酸化を行い、別の線酸化物を形成することが好ましい。最後に、他の絶縁層である第２被覆部分層９を形成する。このとき、トレンチの上部に、ＴＥＯＳ蒸着処理によって二酸化シリコンを完全に充填することが好ましい。そして、硬質マスク層５を阻止層として使用する例えばＣＭＰ（化学的機械研磨）処理のような平坦化処理によって、図５Ｅの断面図に示した構造となる。
【００４０】
図５Ｆに示す断面図では、硬質マスク層５または窒化シリコンは完全に除去される。同様に、第１補助絶縁層４を除去してもよい。この時点で例えば、第１絶縁層（図示せず）またはゲート酸化物層またはトンネル酸化物層が、半導体基板の能動領域ＡＡの各領域に形成される。しかしながら、このような第１絶縁層は、断面図では必要ではない。結果として、第１絶縁層を除去し、図示した第２ドーピング領域１０を、ソースおよびドレイン領域として、半導体基板の表面に形成する。これらのドーピング領域１０は、例えば、従来の注入方法によって形成される。各スペーサーを用いてＬＤＤ注入または接続注入を行ってもよい。
【００４１】
また、図５Ｇに示す断面図では、マスク層１１またはキャップ層１１が、トレンチの一部分のみ、例えば片側のみを覆うように、パターン化されて形成されている。このマスク層１１を形成するために、例えば二酸化シリコンまたは窒化シリコンが蒸着・パターン化される。また、例えば新しいタイプの金属酸化物（ＺｒＯ２、Ａｌ２Ｏ３、…）のような他の材料を用いてもよい。
【００４２】
図５Ｈに示す断面図では、トレンチ絶縁層６と、第１被覆部分層８と、第２被覆部分層９とを備えた被覆絶縁層の、マスク層１１によって被覆されていない部分を、導電性充填層７が露出するまで、例えば強い選択的異方性酸化物エッチング処理を行うことにより、完全に除去する。これを、オーバーエッチング（図示せず）またはトレンチ絶縁層６のさらなる除去（図４参照）によって行ってもよい。
【００４３】
また、図５Ｉに示す断面図では、被覆接続層１２が、または、トレンチ全体を上から見た場合では多数の被覆接続層が、トレンチのエッチバック部分領域内の対応する箇所に形成される。このとき、蒸着時にドープされる（in situ-doped）ポリシリコンを蒸着することが好ましい。
【００４４】
導電性充填層７に被覆接続層１２を導電的に接続した後、基板中の第１および第２ドーピング領域１０はさらにエッチバックされる。これにより、被覆接続層１２が残存することが原因で隣り合うソース領域間に寄生漏電が生じるようなことを確実になくすことができる。そして、多数の自動調心電極層１３を、被覆接続層１２と第１および第２ドーピング領域１０との表面に形成し、結果として、第１および第２ドーピング領域１０と、被覆絶縁層１２または埋め込みビット線との間で導電的接続が生じることになる。このような導電性の高い接続領域１３を形成するために、例えば、まず基板全面に、ケイ素化合物になりうる（silicidable）材料、または、例えばコバルト、ニッケル、または、プラチナのような、ケイ素化合物になりうる金属層を蒸着させる。次に、導電性の高い接続領域１３を形成するために、半導体材料の表面層と、被覆接続層１２と、ドーピング領域１０とを、ケイ素化合物になりうる材料を用いて転換する。このとき、半導体材料（シリコン）に接続していない表面、つまりマスク層１１には、ケイ素化合物を形成しないが、これらの表面には、蒸着された材料（金属）が残っている。したがって、蒸着された（しかしケイ素化合物化されていない）金属層を、好ましくはウェット化学エッチング処理によって再び選択的にエッチバックできる。このように、被覆接続層１２および自動調心電極層１３の両方の自動調心構成を、１つのマスクまたはマスク１１を用いて行うことができる。さらに、適切なドーピング材料を選択したならば、第１ウェル３を有した直接接続を形成することができる。
【００４５】
図示はしないが、続く工程では、表面ビット線ＤＬｘを実現するために、例えば、再びマスク層１１を再び除去したり、図４に示した中間絶縁層１４、および金属被膜層１５を形成・パターン化することができる。最後に、表面ビット線（ＤＬｘ）を第１ドーピング領域（Ｂ）に導電的に接続するための複数の接触部（ＤＣ）を形成する。
【００４６】
また、図６Ａ〜図６Ｆ２は、第２または第３の実施形態におけるビット線構造の製造方法に含まれる重要な製造工程を示す概略的な簡単な断面図である。図１〜図５に示した層と同様の層については同じ参照符号を付し、以下では説明を省略する。
【００４７】
まずは、再度、図５Ａ〜図５Ｄに沿って、トレンチＴと、トレンチ絶縁層６と、エッチバック充填層７とを形成する前工程を行う。ここから、この工程について、具体的に説明する。
【００４８】
図６Ａでは、例えば図５Ｄに示したような工程の後、トレンチの上部は、第１被覆部分層８および第２被覆部分層９によって完全に充填されない。しかしながら、初めに、例えばスペーサー方法によって、トレンチの上部におけるトレンチ絶縁層６の表面に、被覆犠牲層８Ａを形成する。この被覆犠牲層８Ａは、ここでは、トレンチ絶縁層６および次に形成される絶縁充填層９とは異なるエッチング選択性を有している。このようなスペーサー方法（絶縁（conformal）層の形成および、異方性エッチバック）については、通常、当業者にとって周知であるので、以下では記載しない。
【００４９】
図６Ｂでは、図５Ｅに示した方法ステップと同様に、トレンチを完全に充填するための第２充填部分層９を、例えばＴＥＯＳ蒸着処理によって形成する。そして、平坦化処理（ＣＭＰ）を行って、硬質マスク層５を除去する。
【００５０】
次に、図６Ｃでは、マスク層１１を基板面に形成・パターン化する。このパターン化は、少なくともトレンチの一部分をマスク層１１によって覆うように行われる。このとき、マスク層１１が、トレンチの半分、または、トレンチの上部に位置するトレンチ絶縁体の半分を覆うことが好ましい。
【００５１】
次に、図６Ｄでは、第２の実施形態によれば、選択性の高い等方性エッチング工程を行うことにより、被覆犠牲層８Ａを除去することができる。この場合、例えば、窒化シリコン層を被覆犠牲層８Ａとして使用し、リン酸をエッチング液として用いることができる。しかしながら、このような場合の不都合な点としては、例えば、シリコン層をマスク層１１に用いることができない点にある。しかしながら、その代わりに、例えばＡｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２などのような絶縁層がマスク層１１に適している。
【００５２】
これにより、基板または第１ウェル３に対して、トレンチ絶縁層６によって完全に絶縁された、導電性充填層７となるコンタクトホールが生じる。その結果、特定の用途に対して、絶縁特性が改善され、かつ、個々の表面領域が低減される。なぜなら、この場合、自動調心であるため、ずれに対応する通常の写真技術調整（photographic technolog reserve）を取り入れる必要がないからである。
【００５３】
したがって、図６Ｅ１に示した第２の実施形態では、上部の被覆されていない、または、マスクされていない領域にも、トレンチ絶縁層６を形成しておく。この結果、さらに、その後行われるドーピング領域１０の薄層化またはこの領域への凹部の形成中のオーバーエッチングによる危険性が、低減される。
【００５４】
また、図６Ｆ１では、被覆接続層１２が、図５Ｉに示したように再び形成され、ドーピング領域１０は（任意で）凹状にされ、導電性の高い接続層１３は自動調心的に（in a self-aligning fashion）形成される。この結果、埋め込みビット線構造が生じる。この埋め込みビット線構造は、埋め込みビット線が基板または第１ウェル３に接続しておらず、接続電位に対する自由度が高い。
【００５５】
一方、図６Ｅ２に示す第３の実施形態では、今度は、好ましくはマスク層１１を用いたさらなるウェット化学エッチング処理によって、トレンチ絶縁層６をトレンチの露出した上部から完全に除去することができる。これにより、今度は、使用された半導体材料の適切なドーピングにより、基板または第１ウェル３への直接接続が生じる。
【００５６】
図６Ｆ２に、被覆接続層１２および導電性の高い電極層１３を形成するための最終工程を示す。（この工程については、図５Ｉに関する記載を参照）
図７に、第４の実施形態にかかるビット線構造の概略的な断面図を示す。特に図４に示した層と同様の層には同じ参照符号を付し、説明は省略する。
【００５７】
図７に示した構造は、導電性充填層７および被覆接続層１２を形成するために、ドーピング領域１０と同じ伝導型を有する半導体材料を使用する点以外は、図４に示した構造とほぼ同じ構造ある。具体的には、ｎ＋にドープされたソース領域Ｓとの導電的接続をすでに形成した蒸着時にドープされるｎ＋ポリシリコンを、例えば導電性充填層７および被覆接続層１２として使用する。しかしながら、被覆接続層１２と、基板または第１ウェル３とが、逆の伝導型のドーピングを有しているので、いわゆる空乏領域または空間電荷領域（図６Ｆ１に示した第２の実施形態におけるトレンチ絶縁層６と同様の絶縁効果が生じる）が、被覆接続層１２と基板または第１ウェル３との間の接続面に形成される。このようにして、埋め込みビット線と基板または対応するウェルとの間のウェル絶縁を、図５に示した方法および図６に示したの第２の実施形態を用いた場合でも、実行できる。
【００５８】
さらに、本発明では、導電性の高い電極層１３を、基板内に形成する必要はなく、すなわち、導電性の高い電極層１３をドーピング領域１０に埋め込む必要はなく、同様の方法によって、導電性の高い電極層１３が、部分的または全体的に基板面に形成されるようにすることも可能である。
【００５９】
本発明は、不揮発性ＳＮＯＲ半導体メモリー回路に基づいて説明した。しかしながら、本発明はこの用途に限定するものではなく、むしろ、本発明は、対応するビット線構造を備えた他の半導体メモリー回路にも同様に適用することができる。さらに、本発明は、上述したようなシリコン半導体基板および材料に限定するものではなく、ドーピングまたは絶縁構造を有する他の半導体材料も、同様に適用できるものである。
【図面の簡単な説明】
【００６０】
【図１】ＳＮＯＲ構造を示す概略的な等価回路図である。
【図２】従来のビット線構造を有する図１にかかる配置を示す概略的な平面図である。
【図３】本発明にかかるビット線構造を備えた半導体回路の配置を示す概略的な平面図である。
【図４】第１実施例にかかるビット線構造を示すために図３に示した半導体回路構造の概略的な断面図を示す。
【図５Ａ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｂ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｃ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｄ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｅ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｆ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｇ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｈ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図５Ｉ】第１実施例にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図６Ａ】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図６Ｂ】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略的な断面図である。
【図６Ｃ】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略断面図である。
【図６Ｄ】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略断面図である。
【図６Ｅ１】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略断面図である。
【図６Ｅ２】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略断面図である。
【図６Ｆ１】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略断面図である。
【図６Ｆ２】第２または第３の実施形態にかかるビット線構造の製造方法に含まれる重要な工程を示す、概略断面図である。
【図７】第４の実施形態にかかるビット線構造を示す概略断面図である。
【符号の説明】
【００６１】
１、２、３ 基板またはそのウェル
４ 第１補助絶縁層
５ 硬質マスク層
６ トレンチ絶縁層
７ 充填層
８ 第１被覆部分層
９ 第２被覆部分層
８Ａ 被覆犠牲層
１０ ドーピング領域
１１ マスク層
１２ 被覆接続層
１３ 電極層
１４ 中間絶縁層
１５ 金属被覆層
Ｔ トレンチ
ＳＬＸ 埋め込みビット線
ＤＬｘ 表面ビット線
ＢＬｘ 対のビット線
ＷＬｘ ワード線
ＳＥ 切替え素子
Ｋ、ＤＣ 接続部
ＳＴＩ トレンチ分離
ＡＡ 能動領域
Ｓ ソース領域
Ｄ ドレイン領域
【特許請求の範囲】
【請求項１】
複数の第１ドーピング領域（Ｄ）を接続するための、基板面に形成された表面ビット線（ＤＬｘ）と、
複数の第２ドーピング領域（Ｓ；１０）を接続するための、基板（１，２，３）の内部に形成された埋め込みビット線（ＳＬｘ）とを備えたビット線構造であって、
上記基板（１，２，３）内に設けられたトレンチ（Ｔ）と、
上記トレンチ（Ｔ）のトレンチ表面に設けられたトレンチ絶縁層（６）と、
上記トレンチ絶縁層（６）に沿ってトレンチ（Ｔ）の下部に設けられた埋め込みビット線（ＳＬｘ、７）と、
トレンチ（Ｔ）の第１上部領域内における上記埋め込みビット線（ＳＬｘ）の上に設けられた被覆絶縁層（８，８Ａ，９）と、
トレンチ（Ｔ）の第２上部領域内における上記埋め込みビット線（ＳＬｘ）の上に設けられた複数の被覆接続層（１２）と、
上記基板面に設けられた複数の自動調心電極層（１３）とが、形成されており、
上記複数の被覆接続層（１２）は、自動調心電極層（１３）を介して、上記複数の第２ドーピング領域（Ｓ、１０）に導電的に接続されていることを特徴とするビット線構造。
【請求項２】
上記被覆絶縁層（８，９）がシャロートレンチ分離を形成することを特徴とする請求項１に記載のビット線構造。
【請求項３】
上記基板（１，２，３）は結晶シリコンを含んでおり、複数の被覆接続層（１２）は高ドープされたポリシリコンを含んでおり、多数の自動調心電極層（１３）はケイ素化合物を含んでいることを特徴とする、請求項１または２に記載のビット線構造。
【請求項４】
上記複数の被覆接続層（１２）は、基板（３）にも、直接接続していることを特徴とする請求項１〜３のいずれか１項に記載のビット線構造。
【請求項５】
上記複数の被覆接続層（１２）は、第２ドーピング領域（Ｓ）の伝導型（ｎ）と同じ伝導型（ｎ）を有していることを特徴とする請求項１〜４のいずれか１項に記載のビット線構造。
【請求項６】
上記複数の被覆接続層（１２）は、第２ドーピング領域（Ｓ）の伝導型（ｎ）とは逆の伝導型（ｐ）を有していることを特徴とする請求項１〜４のいずれか１項に記載のビット線構造。
【請求項７】
上記基板（１，２，３）が複数のウェル構造を有していることを特徴とする請求項１〜６のいずれか１項に記載のビット線構造。
【請求項８】
上記第１ドーピング領域がドレイン領域（Ｄ）を形成し、上記第２ドーピング領域がソース領域（Ｓ）を形成している不揮発性ＳＮＯＲメモリー回路が、第１絶縁層と、電荷蓄積層と、第２絶縁層と、制御層とをワード線積層（ＷＬｘ）として含むことを特徴とする請求項１〜７のいずれか１項に記載のビット線構造。
【請求項９】
ビット線構造の製造方法であって、
工程ａ） 基板（１，２，３）にトレンチ（Ｔ）を形成し、
工程ｂ） 上記トレンチ（Ｔ）のトレンチ表面にトレンチ絶縁層（６）を形成し、
工程ｃ） 埋め込みビット線（ＳＬｘ）を実現するために、上記トレンチ（Ｔ）のトレンチ絶縁層（６）に沿って導電性充填層（７）を形成し、
工程ｄ） 上記トレンチ（Ｔ）の上部領域に、被覆絶縁層（８，９，８Ａ）を形成し、
工程ｅ） 上記基板（３）の表面に、第１および第２ドーピング領域（１０）を形成し、
工程ｆ） 被覆絶縁層（８，９，８Ａ）の部分領域における上記導電性充填層（７）上に、複数の被覆接続層（１２）を形成し、
工程ｇ） 上記複数の被覆接続層（１２）を第２ドーピング領域（１０、Ｓ）に導電的に接続するための、複数の自動調心電極層（１３）を形成し、
工程ｈ） 上記基板面に中間絶縁層（１４）を形成し、
工程ｉ） 表面ビット線（ＤＬｘ）として導電層（１５）を形成し、
工程ｊ） 上記表面ビット線（ＤＬｘ）を第１ドーピング領域（Ｄ）に導電的に接続するための、複数の接続部（ＤＣ）を形成する、工程ａ）〜ｊ）を含むことを特徴とするビット線構造の製造方法。
【請求項１０】
工程ａ）では、複数のウェル構造とトレンチ（Ｔ）とを備えた基板を、第２ウェル（２）内まで形成することを特徴とする請求項９に記載の方法。
【請求項１１】
工程ｂ）では、熱酸化を行うことにより、トレンチ絶縁層（６）として、線酸化物を形成することを特徴とする請求項９または１０に記載の方法。
【請求項１２】
工程ｃ）では、導電性充填層（７）として、高ドープされた多結晶半導体材料を蒸着することを特徴とする請求項９〜１１のいずれか１項に記載の方法。
【請求項１３】
工程ｄ）では、トレンチ（Ｔ）の上部領域において、導電性充填層（７）をエッチバックすることを特徴とする請求項９〜１２のいずれか１項に記載の方法。
【請求項１４】
工程ｄ）では、エッチバックされた導電性充填層（７）の表面において、熱酸化によって第１被覆部分層（８）を形成し、ＴＥＯＳ蒸着処理によって、トレンチ（Ｔ）を充填するための第２被覆部分層（９）を形成することを特徴とする請求項１３に記載の方法。
【請求項１５】
工程ｆ）では、被覆接続層（１２）を形成するために、被覆絶縁層（８，９）およびトレンチ絶縁層（６）の複数の部分領域を、トレンチの上部から除去し、蒸着時にドープされる半導体材料が、蒸着およびエッチバックされることを特徴とする請求項９〜１４のいずれか１項に記載の方法。
【請求項１６】
工程ｄ）では、トレンチを充填するために、トレンチ絶縁層（６）の表面に被覆犠牲層（８Ａ）をスペーサー方法によって形成し、第２被覆部分層（９）をＴＥＯＳ蒸着処理によって形成することを特徴とする請求項１３に記載の方法。
【請求項１７】
工程ｆ）では、被覆接続層（１２）を形成するために、被覆犠牲層（８Ａ）の複数の部分領域を、トレンチ（Ｔ）の上部から除去し、蒸着時にドープされる半導体材料を蒸着およびエッチバックすることを特徴とする請求項１６に記載の方法。
【請求項１８】
工程ｆ）では、被覆接続層（１２）を形成するために、トレンチ絶縁層（６）および第２被覆部分層（９）の被覆犠牲層（８Ａ）の複数の部分領域を、トレンチ（Ｔ）の上部から除去し、蒸着時にドープされる半導体材料を蒸着およびエッチバックすることを特徴とする請求項１６に記載の方法。
【請求項１９】
工程ｇ）では、被覆接続層（１２）および第２ドーピング領域（１０）をエッチバックすることを特徴とする請求項９〜１８のいずれか１項に記載の方法。
【請求項２０】
工程ｇ）では、ケイ素化合物になりうる材料を蒸着し、被覆接続層（１２）と第２ドーピング領域（１０）との表面をケイ素化合物になりうる材料を用いて転換し、転換されていないケイ素化合物になりうる材料を除去することを特徴とする請求項９〜１９のいずれか１項に記載の方法。
【請求項２１】
工程ａ）では、Ｓｉ半導体材料を上記基板に用い、工程ｃ）およびｆ）では、第２ドーピング領域（１０）の伝導型（ｎ）とは逆の伝導型（ｐ）のポリシリコンを、埋め込みビット線（ＳＬｘ、７）および被覆接続層（１２）に用いることを特徴とする請求項９〜２０のいずれか１項に記載の方法。
【請求項１】
複数の第１ドーピング領域（Ｄ）を接続するための、基板面に形成された表面ビット線（ＤＬｘ）と、
複数の第２ドーピング領域（Ｓ；１０）を接続するための、基板（１，２，３）の内部に形成された埋め込みビット線（ＳＬｘ）とを備えたビット線構造であって、
上記基板（１，２，３）内に設けられたトレンチ（Ｔ）と、
上記トレンチ（Ｔ）のトレンチ表面に設けられたトレンチ絶縁層（６）と、
上記トレンチ絶縁層（６）に沿ってトレンチ（Ｔ）の下部に設けられた埋め込みビット線（ＳＬｘ、７）と、
トレンチ（Ｔ）の第１上部領域内における上記埋め込みビット線（ＳＬｘ）の上に設けられた被覆絶縁層（８，８Ａ，９）と、
トレンチ（Ｔ）の第２上部領域内における上記埋め込みビット線（ＳＬｘ）の上に設けられた複数の被覆接続層（１２）と、
上記基板面に設けられた複数の自動調心電極層（１３）とが、形成されており、
上記複数の被覆接続層（１２）は、自動調心電極層（１３）を介して、上記複数の第２ドーピング領域（Ｓ、１０）に導電的に接続されていることを特徴とするビット線構造。
【請求項２】
上記被覆絶縁層（８，９）がシャロートレンチ分離を形成することを特徴とする請求項１に記載のビット線構造。
【請求項３】
上記基板（１，２，３）は結晶シリコンを含んでおり、複数の被覆接続層（１２）は高ドープされたポリシリコンを含んでおり、多数の自動調心電極層（１３）はケイ素化合物を含んでいることを特徴とする、請求項１または２に記載のビット線構造。
【請求項４】
上記複数の被覆接続層（１２）は、基板（３）にも、直接接続していることを特徴とする請求項１〜３のいずれか１項に記載のビット線構造。
【請求項５】
上記複数の被覆接続層（１２）は、第２ドーピング領域（Ｓ）の伝導型（ｎ）と同じ伝導型（ｎ）を有していることを特徴とする請求項１〜４のいずれか１項に記載のビット線構造。
【請求項６】
上記複数の被覆接続層（１２）は、第２ドーピング領域（Ｓ）の伝導型（ｎ）とは逆の伝導型（ｐ）を有していることを特徴とする請求項１〜４のいずれか１項に記載のビット線構造。
【請求項７】
上記基板（１，２，３）が複数のウェル構造を有していることを特徴とする請求項１〜６のいずれか１項に記載のビット線構造。
【請求項８】
上記第１ドーピング領域がドレイン領域（Ｄ）を形成し、上記第２ドーピング領域がソース領域（Ｓ）を形成している不揮発性ＳＮＯＲメモリー回路が、第１絶縁層と、電荷蓄積層と、第２絶縁層と、制御層とをワード線積層（ＷＬｘ）として含むことを特徴とする請求項１〜７のいずれか１項に記載のビット線構造。
【請求項９】
ビット線構造の製造方法であって、
工程ａ） 基板（１，２，３）にトレンチ（Ｔ）を形成し、
工程ｂ） 上記トレンチ（Ｔ）のトレンチ表面にトレンチ絶縁層（６）を形成し、
工程ｃ） 埋め込みビット線（ＳＬｘ）を実現するために、上記トレンチ（Ｔ）のトレンチ絶縁層（６）に沿って導電性充填層（７）を形成し、
工程ｄ） 上記トレンチ（Ｔ）の上部領域に、被覆絶縁層（８，９，８Ａ）を形成し、
工程ｅ） 上記基板（３）の表面に、第１および第２ドーピング領域（１０）を形成し、
工程ｆ） 被覆絶縁層（８，９，８Ａ）の部分領域における上記導電性充填層（７）上に、複数の被覆接続層（１２）を形成し、
工程ｇ） 上記複数の被覆接続層（１２）を第２ドーピング領域（１０、Ｓ）に導電的に接続するための、複数の自動調心電極層（１３）を形成し、
工程ｈ） 上記基板面に中間絶縁層（１４）を形成し、
工程ｉ） 表面ビット線（ＤＬｘ）として導電層（１５）を形成し、
工程ｊ） 上記表面ビット線（ＤＬｘ）を第１ドーピング領域（Ｄ）に導電的に接続するための、複数の接続部（ＤＣ）を形成する、工程ａ）〜ｊ）を含むことを特徴とするビット線構造の製造方法。
【請求項１０】
工程ａ）では、複数のウェル構造とトレンチ（Ｔ）とを備えた基板を、第２ウェル（２）内まで形成することを特徴とする請求項９に記載の方法。
【請求項１１】
工程ｂ）では、熱酸化を行うことにより、トレンチ絶縁層（６）として、線酸化物を形成することを特徴とする請求項９または１０に記載の方法。
【請求項１２】
工程ｃ）では、導電性充填層（７）として、高ドープされた多結晶半導体材料を蒸着することを特徴とする請求項９〜１１のいずれか１項に記載の方法。
【請求項１３】
工程ｄ）では、トレンチ（Ｔ）の上部領域において、導電性充填層（７）をエッチバックすることを特徴とする請求項９〜１２のいずれか１項に記載の方法。
【請求項１４】
工程ｄ）では、エッチバックされた導電性充填層（７）の表面において、熱酸化によって第１被覆部分層（８）を形成し、ＴＥＯＳ蒸着処理によって、トレンチ（Ｔ）を充填するための第２被覆部分層（９）を形成することを特徴とする請求項１３に記載の方法。
【請求項１５】
工程ｆ）では、被覆接続層（１２）を形成するために、被覆絶縁層（８，９）およびトレンチ絶縁層（６）の複数の部分領域を、トレンチの上部から除去し、蒸着時にドープされる半導体材料が、蒸着およびエッチバックされることを特徴とする請求項９〜１４のいずれか１項に記載の方法。
【請求項１６】
工程ｄ）では、トレンチを充填するために、トレンチ絶縁層（６）の表面に被覆犠牲層（８Ａ）をスペーサー方法によって形成し、第２被覆部分層（９）をＴＥＯＳ蒸着処理によって形成することを特徴とする請求項１３に記載の方法。
【請求項１７】
工程ｆ）では、被覆接続層（１２）を形成するために、被覆犠牲層（８Ａ）の複数の部分領域を、トレンチ（Ｔ）の上部から除去し、蒸着時にドープされる半導体材料を蒸着およびエッチバックすることを特徴とする請求項１６に記載の方法。
【請求項１８】
工程ｆ）では、被覆接続層（１２）を形成するために、トレンチ絶縁層（６）および第２被覆部分層（９）の被覆犠牲層（８Ａ）の複数の部分領域を、トレンチ（Ｔ）の上部から除去し、蒸着時にドープされる半導体材料を蒸着およびエッチバックすることを特徴とする請求項１６に記載の方法。
【請求項１９】
工程ｇ）では、被覆接続層（１２）および第２ドーピング領域（１０）をエッチバックすることを特徴とする請求項９〜１８のいずれか１項に記載の方法。
【請求項２０】
工程ｇ）では、ケイ素化合物になりうる材料を蒸着し、被覆接続層（１２）と第２ドーピング領域（１０）との表面をケイ素化合物になりうる材料を用いて転換し、転換されていないケイ素化合物になりうる材料を除去することを特徴とする請求項９〜１９のいずれか１項に記載の方法。
【請求項２１】
工程ａ）では、Ｓｉ半導体材料を上記基板に用い、工程ｃ）およびｆ）では、第２ドーピング領域（１０）の伝導型（ｎ）とは逆の伝導型（ｐ）のポリシリコンを、埋め込みビット線（ＳＬｘ、７）および被覆接続層（１２）に用いることを特徴とする請求項９〜２０のいずれか１項に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図７】
【図２】
【図３】
【図４】
【図７】
【公表番号】特表２００６−５０２５６５（Ｐ２００６−５０２５６５Ａ）
【公表日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願番号】特願２００４−５３３２０２（Ｐ２００４−５３３２０２）
【出願日】平成１５年８月８日（２００３．８．８）
【国際出願番号】ＰＣＴ／ＤＥ２００３／００２６７６
【国際公開番号】ＷＯ２００４／０２３５５３
【国際公開日】平成１６年３月１８日（２００４．３．１８）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
【公表日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願日】平成１５年８月８日（２００３．８．８）
【国際出願番号】ＰＣＴ／ＤＥ２００３／００２６７６
【国際公開番号】ＷＯ２００４／０２３５５３
【国際公開日】平成１６年３月１８日（２００４．３．１８）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
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