【課題】 キャパシタが埋め込まれるトレンチの間隔に余裕を持たせることができる半導体装置を提供する。
【解決手段】 メモリセルＭＣ１，ＭＣ２は、トレンチ７に埋め込まれたキャパシタを有する。トレンチ７は、面方位｛１００｝の表面を有する半導体基板に形成される。トレンチ７の横断面は長方形である。トレンチ７の横断面は、ワード線ＷＬの延びる方向に対して同じ向きに傾いている。 （もっと読む）

【課題】メモリセルアレイの微細化、及び高集積化を進展させ易い半導体メモリを含む半導体集積回路装置を提供すること
【解決手段】セルウェル３５と、セルウェル３５上に形成され、メモリセルエリア１１、及びセルウェルコンタクトエリア１３を有するメモリセルアレイ３と、メモリセルエリア１１に配置された第１配線体（BL、WL、SGD、SGS）と、セルウェルコンタクトエリア１３に配置された第２配線体（CPWELL、WL、SGD、SGS）と、を備える。そして、第１配線体のレイアウトパターンと、第２配線体のレイアウトパターンとを同じとする。 （もっと読む）

【課題】 チップ面積の増大を防止しつつリフレッシュ動作に必要な電流を低減可能な半導体記憶装置を提供する。
【解決手段】 本発明の半導体記憶装置は、複数のワード線ＷＬと複数のビット線ＢＬの交点に形成された複数のメモリセルＭＣからなる単位ブロック１０と、複数のセンスアンプＳＡを含む２つのセンスアンプ列１１Ｌ、１１Ｒと、複数のビット線ＢＬとセンスアンプ列１１Ｌ、１１Ｒの間の接続状態を切り替えるスイッチ手段１２Ｌ、１２Ｒと、複数のビット線ＢＬの略中央部に配置され各々のビット線ＢＬを接続又は切断するように切り替えるスイッチ手段１２Ｃと、リフレッシュ動作に際しスイッチ手段１２Ｃにより複数のビット線ＢＬが切り離された状態とし、単位ブロック１０を２つの領域１０Ｌ、１０Ｒに分割し、選択ワード線が含まれる側のスイッチ手段及びセンスアンプ列を用いてリフレッシュ動作を行うように制御するリフレッシュ制御手段を備える。 （もっと読む）

【課題】電界効果型トランジスタを積層することを可能としつつ、電界効果型トランジスタが配置される半導体層を絶縁体上に安価に形成する。
【解決手段】絶縁層４を介して積層された半導体層３、５にＶ_DD配線およびＶ_SS配線をそれぞれ形成するとともに、１対のトランスファーゲートをそれぞれ形成し、さらにＣＭＯＳインバータＩＶ１、ＩＶ２をそれぞれ構成するＰチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタを配置することにより、ＳＲＡＭを構成する。 （もっと読む）

【課題】ダイサイズの減少が可能であり、取得可能なダイ数を増加させて量産性を向上するチップ構造を有し、また周辺回路で消費される電流を減らし、高速動作に有利なメモリ装置を提供する。
【解決手段】チップの短軸を２等分する仮想線を基準の上下に配置される第１領域と、第２領域と、第１領域と第２領域にチップの長軸方向に配列されるトップバンクとボトムバンクと、第１領域にチップのトップ端に配置された第１データ入出力パッドと、第１データ入出力パッドに対向し、第２領域にチップのボトム端に配置された第２データ入出力パッドを備え、いずれか１つのトップバンクからデータ帯域幅の半分に該当するデータを第１データ入出力パッドを介して出力し、いずれか１つのボトムバンクからデータ帯域幅の残りの半分に該当するデータを複数の第２データ入出力パッドを介して出力するメモリチップを提供する。 （もっと読む）

【課題】 ダウンサイジングされたトレンチ内にストレージ電極を形成するメモリの新しい技術により製造を容易にする集積回路を提供する。
【解決手段】 メモリアレイにおける複数のトレンチ１２４のためのブロッキングフィーチャは、行方向において各々メモリアレイを通る複数のまっすぐなストリップを構成するマスクを用いてパターニングされる。電荷蓄積ノードは、ソース／ドレイン領域に隣接するトレンチの第１側部に突出部１２０．３を有し、又、その突出部に側面に沿って隣接する上部表面部分（Ｔ）を有する。トレンチ側壁は、上部表面（Ｔ）を覆って、第２側部１２４．２において略まっすぐな部分（Ｓ）を有する。トレンチ側壁における誘電体膜１４４．１はトレンチの第１側部より第２側部において厚い部分を有する。 （もっと読む）

【課題】 大部分の製造工程に高温プロセスを採用することができ、また、メモリセルの小型化が可能であり、さらに、直流のバイアス電流供給線路に効率的にインダクタンスを形成でき且つこのバイアス電流による磁場の影響を受けない、超高速で、大規模な、超伝導ランダムアクセスメモリのデバイス構造を提供する。
【解決手段】 最上層の超伝導グランド層である第１の超伝導グランド層（Ｍ７）上に、ジョセフソン接合（ＪＪ）を含んだ超伝導ループと、複数層の超伝導配線層（Ｍ８〜Ｍ11）と、第１の抵抗層（ＲＥＳ１）とを有している。第１の超伝導グランド層（Ｍ７）下に、複数の超伝導配線層（Ｍ２、Ｍ４、Ｍ６）と、複数の超伝導グランド層（Ｍ１、Ｍ３、Ｍ５）と、第２の抵抗層（ＲＥＳ２）とを有している。 （もっと読む）

【課題】 キャパシタプレート線に対してワード線が階段状に配線された強誘電体メモリを備えた半導体記憶装置の回路面積を縮小させる。
【解決手段】 キャパシタプレート線が互いに平行に配線され、かつワード線が階段状に配線されるとともに、ワード線及びキャパシタプレート線を駆動することで選択される強誘電体キャパシタを用いたメモリセルが、アレイ状に配置された半導体記憶装置にて、分離されているワード線同士が同一の選択アドレスで駆動されるように接続するようにして、そのワード線を駆動するための余分な配線及び駆動回路を削減できるようにする。 （もっと読む）

【解決手段】本発明は、多層構造に関しており、該多層構造は、結晶化した又は部分的に結晶化したチタン酸バリウムストロンチウム(ＢＳＴ)薄膜複合体と、金属箔基材とを有している。障壁層が、金属箔基材と誘電体薄膜の間に挿入されてよい。さらに、本発明は、このような複合体を含む多層構造を具えるキャパシタに関する。
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【課題】ソフトエラーレートを向上させる電界効果トランジスタを提供すること
【解決手段】本発明による電界効果トランジスタ１は、第１の空洞５１を有する基板１０と、ゲート電極４０と、拡散層６０とを備える。ゲート電極４０及び拡散層６０は、基板１０の表面に平行な面ＸＹにおいて、第１の空洞５１を囲むように形成される。チャネル領域７０は、第１の空洞５１の側面に位置し、基板１０の表面に対して略垂直に形成される。 （もっと読む）

【課題】バイト単位の書き換えが可能な不揮発性半導体メモリを提供する。
【解決手段】メモリセルアレイは、１個のメモリセルとこれを挟み込む２個のセレクトトランジスタとから構成されるユニットを有する。１ブロックには、１本のコントロールゲート線が配置され、１本のコントロールゲート線に接続されるメモリセルにより１ページが構成される。ビット線には、ラッチ機能を持つセンスアンプが接続される。データ書き換えは、まず、１ページ分のメモリセルのデータをセンスアンプに読み出し、センスアンプでデータの上書きを行い、ページ消去を行った後、センスアンプのデータを１ページ分のメモリセルに書き込む。センスアンプにおけるデータの上書きによりバイト単位のデータ書き換えが可能となる。 （もっと読む）

【課題】 微細化によるメモリセル間の干渉を低減し、かつ、メモリセル間の容量結合比を容易に制御可能な不揮発性半導体記憶装置を提供する。
【解決手段】 不揮発性半導体記憶装置は、半導体基板１０と、半導体基板に形成された複数の素子分離領域ＳＴＩと、隣り合う素子分離領域間に設けられた素子形成領域ＡＡと、素子形成領域上に設けられた第1のゲート絶縁膜２０と、第1のゲート絶縁膜上に設けられ、素子分離領域の延伸方向に対して垂直方向の断面において、素子形成領域と対向する下辺が素子形成領域の幅よりも狭い浮遊ゲート電極ＦＧと、浮遊ゲート電極上に設けられた第２のゲート絶縁膜３０と、第２のゲート絶縁膜上に設けられた制御ゲート電極ＣＧとを備えている。 （もっと読む）

【課題】 システムＬＳＩに含まれる半導体記憶回路のレイアウト面積を小さくすることによってシステムＬＳＩをより小型化できる、半導体記憶回路及び半導体記憶回路の構成方法に関する。
【解決手段】 メモリマクロセル１は、第１及び第２のメモリセルアレイ１０ａ及び１０ｂとその周辺回路とを備える。周辺回路は、ロウデコーダブロック２０、制御ブロック５０、並びに、第１及び第２の入出力回路ブロック８０ａ及び８０ｂを備える。プリデコード信号配線ブロック３０に形成された電源配線は、第１及び第２のロウデコーダ回路ブロックで共用される。また、制御ブロック５０形成された書込パルス発生回路と遅延回路は、第１及び第２のメモリセルアレイ１０ａ及び１０ｂで共用される。また、制御回路ブロック７０では、一つのクロック信号によってタイミング制御が行われる。 （もっと読む）

【課題】従来のメモリ素子とは異なり絶縁破壊等の現象を積極的に利用したメモリ素子を提供し、メモリ容量が増大されたメモリ装置を提供することを課題とする。
【解決手段】一対の電極間に、複数のメモリ材料層を積層させ、電圧印加によって順にメモリ材料層を破壊することを特徴とするメモリ装置及びその動作方法である。例えば、２つのメモリ材料層を積層した場合、一対の電極へ第１電圧を印加することにより当該メモリ材料層の一を破壊し、次いで第２電圧を印加することにより当該メモリ材料層の他を破壊するモリ装置を特徴とする。 （もっと読む）

【課題】 不揮発性半導体メモリセルのゲート長を短縮化して集積度を高めた不揮発性半導体記憶装置を提供する。
【解決手段】 メモリセル内のゲート電極１８のゲート長方向の幅を、ソース線コネクト３１の中心からドレインコンタクト３２の中心までの長さであるセルピッチＣの１／２未満とする。ゲート電極１８およびＯＮＯ膜の線幅はデザインルールＦの形成後、細線化により、たとえば０．５Ｆまで細線化する。また、酸化膜換算実効ゲート絶縁膜厚の膜厚に対するゲート長の比をほぼ１０未満とする。 （もっと読む）

【課題】階層ワード線構造のＤＲＡＭ等において、ワード線選択時の低消費電力化を図りつつ、ＤＲＡＭ等の高集積化を図る。
【解決手段】半導体集積回路装置は、メインワード線及び複数のサブワード線と、複数のビット線と、メモリセルアレイと、センスアンプ列と、メインワード線駆動信号生成回路と、サブワード線駆動信号生成回路と、サブワード線非選択信号生成回路と、サブワード線駆動部とを備えている。１つのサブワード線駆動部には、Ｎ型拡散領域の複数の列に含まれる複数のＮ型拡散領域が存在し、各Ｎ型拡散領域上に各々ゲート電極を有する複数のＭＯＳトランジスタが配置されており、１つのサブワード線非選択信号回路から延びるサブワード線非選択信号用の配線が、その両側のサブワード線駆動部で共通の列に属するＮ型拡散領域の上のゲート電極に接続されている。 （もっと読む）

この発明は凹まされたアクセス装置（１８０，１８２，１８４，１８６）を形成する方法を含む。基板（１０２）は、その中に、凹まれたアクセス装置溝を有するように設けられた。一対の凹されたアクセス装置（１１０）は互いに隣接する。導電体材料（１４４）はその凹されたアクセス装置溝内に形成され、そしてソース／ドレイン領域（１７０、１７２、１７４、１７６、１７８、１８０）は導電体材料の近くに形成される。導電体材料とソース／ドレイン領域は共に一対の隣接の凹されたアクセス装置に組み込まれる。凹されたアクセス装置溝が基板内に形成された後、溝化隔離領域を形成するために、隔離領域溝（１３０）が隣接の凹されたアクセス装置内に形成され、電気的に絶縁性の材料（１３６）によって充填される。 （もっと読む）

磁気メモリ内に磁気メモリ・セルを設ける方法およびシステムが開示される。本方法およびシステムは、各磁気メモリ・エレメントを設けること、磁気メモリ・エレメント毎に第１書き込み線および第２書き込み線を設けることを含む。磁気メモリ・エレメントは、上部および底部を有する。第１書き込み線は、磁気メモリ・エレメントの下方にあり、磁気メモリ・エレメントの底部と電気的に接続されている。第２書き込み線は、磁気メモリ・エレメントの上方にある。第２書き込み線は、磁気メモリ・エレメントから電気的に分離されており、第１書き込み線に対して所定の角度をなして配位されている。この磁気メモリ・セルは、製造プロセスの簡素化、セル・サイズの縮小、およびプログラミング効率の向上を可能にする。 （もっと読む）

【課題】高集積化が可能であるとともに、固定磁化層からの漏洩磁界のばらつきによる誤書き込みや誤読み出しを抑制しうる磁気抵抗効果素子及びその製造方法を提供する。
【解決手段】第１の強磁性層５０と、第１の強磁性層５０上に形成された非磁性層５２と、非磁性層５２上に形成された第２の強磁性層５４と、第２の強磁性層５４の側壁部分に形成された側壁絶縁膜６４とを有し、第１の強磁性層５０の端部は、側壁絶縁膜６４の端部に整合している。 （もっと読む）

【課題】 高密度化に伴う種々の不具合を回避することができる半導体装置及びその製造方法を提供する。
【解決手段】 強誘電体キャパシタを形成した後、強誘電体キャパシタの上部電極２２上に、Ｔｉ又はＩｒからなるキャップ膜１９を形成する。その後、強誘電体キャパシタを覆うアルミナ膜２３を保護膜として形成する。更に、強誘電体キャパシタをアルミナ膜２３の上から覆うＳｉＯ₂膜をスパッタ法により形成する。層間絶縁膜２５を形成した後、キャップ膜１９及び下部電極２０まで到達する孔２６を夫々形成し、その内部にＴｉ又はＴｉＮからなるバリアメタル膜２７及びＷ膜２８を形成する。 （もっと読む）