強誘電体メモリ、多値データ記録方法、および多値データ読出し方法
【課題】 多値記録可能な強誘電体メモリ装置を提供する。
【解決手段】 第１導電型のチャネル領域を含む半導体基体と、前記半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含む強誘電体メモリ装置において、前記強誘電体膜中は、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域を形成し、前記第1、第２および第３の領域に、独立に分極を誘起する。
【解決手段】 第１導電型のチャネル領域を含む半導体基体と、前記半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含む強誘電体メモリ装置において、前記強誘電体膜中は、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域を形成し、前記第1、第２および第３の領域に、独立に分極を誘起する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に強誘電体メモリに係り、特にチャネル領域上に強誘電体膜を有し、前記強誘電体膜上にゲート電極を設けた構成の、いわゆるＭＦＳ (metal-ferroelectric-semiconductor)型あるいはＭＦＩＳ型 (metal-ferroelectric-insulation-semiconductor) の強誘電体メモリ、その製造方法、および駆動方法に関する。
【背景技術】
【０００２】
携帯電話をはじめとする各種携帯電子機器では、バッテリー電源の容量不足に起因する連続使用時間の制限や、クロック周波数の制限、さらには搭載するメモリ容量の制限に起因して、更なる性能向上が難しくなっている。
【０００３】
このため、燃料電池による電源容量の増大やパワーマネジメントアーキテクチャの導入による消費電力の低減が試みられているが、現状では、ＡＣ電源で動作する電子機器と比較して、携帯電子機器の性能は著しく劣っており、携帯電子機器の性能をＡＣ電源で動作する電子機器と同等程度まで引き上げるのには、電源やパワーマネジメントだけでは不十分であると考えられる。
【０００４】
一方、ＡＣ電源で動作する電子機器では、電源を切断するとデータが消失する問題があり、データをハードディスクやフラッシュメモリに格納しておく必要があるが、その結果、起動および停止に要する時間が増大し、操作性が低下するだけでなく、消費電力が増大する問題を有している。特に、このようなＡＣ電源で動作する電子機器において不測の電源切断が生じるとデータが消失し、大きな損害が発生する。このような電源切断によるデータ消失の問題、あるいは電子装置の起動・停止に長時間を要する問題は、従来用いられているＤＲＡＭ或いはＳＲＡＭ等の半導体ランダムアクセスメモリが揮発性であることに起因して生じている。このため、かかる電子装置の主記憶メモリに半導体不揮発性メモリを用いて、待機時における消費電力の低減し、起動および終了時間の短縮、あるいはデータの消失に対する保護を実現する研究が進められている。
【０００５】
このような半導体不揮発性メモリのうち、高速で読み書きが可能な強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）は現在、最も期待される素子であると考えられている。ＦｅＲＡＭは、既にＩＣカードほか、各種の用途で用いられている。
【０００６】
しかし、現状では強誘電体メモリは記憶容量が１Ｍビット以下であり、このため強誘電体メモリを携帯電子機器やパーソナルコンピュータの主記憶メモリとして用いることは実現できていない。強誘電体メモリ記憶容量の増大は、このように携帯型およびＡＣ電源で動作する電子装置にとって、緊急の課題となっている。
【０００７】
このような事情で、メモリ面積が小さく、大容量記憶が可能な１Ｔｒ型ＦｅＲＡＭの開発が進められている。１ＴｒＦｅＲＡＭは、ＭＯＳトランジスタのゲート電極中に強誘電体膜を形成し、情報をかかる強誘電体膜の分極の形で書き込む半導体素子である。読出し時には、かかる強誘電体膜の分極により変化したしきい値特性を利用する。
【０００８】
図１は、ＭＦＩＳ構造を有する1Ｔｒ型ＦｅＲＡＭ４０の構成を示す。１Ｔｒ型ＦｅＲＡＭについては、例えば、特許文献１乃至特許文献３参照。
【０００９】
図１を参照するに、ＦｅＲＡＭ４０は、素子間分離絶縁膜４２により素子形成領域４１Ａが区画されたｎ型シリコン基板４１上に形成されており、前記素子形成領域４１Ａ中には、ｐ型ソース領域４３及びｐ型ドレイン領域４４により、チャネル領域が画成されている。さらにかかるチャネル領域上には、ＨｆＯ2 等のバッファ絶縁膜４５を介してＰＺＴ等の強誘電体膜４６が形成され、その上に、例えばＰｔよりなるゲート電極４７が形成されている。
【００１０】
かかる強誘電体メモリ４０においては、データが、前記ゲート電極４７に正あるいは負の書き込み電圧を印加することにより、図２（Ａ），（Ｂ）に示すように前記強誘電体膜４６中に分極の形で書き込まれ、前記分極によって生じたチャネル領域の電荷が、図２（Ｃ）に示すようにドレイン電流の変化の形で読み出される。すなわち、強誘電体メモリ４０においては、強誘電体膜４６の分極を読みることでデータを読み出している。
【００１１】
例えば図２（Ｃ）において実線で示すヒステリシス曲線は図２（Ａ）の状態に対応し、ゲート電極４７に読出しゲート電圧ＶＲを印加すると、大きなドレイン電流が得られる。これに対し図２（Ｃ）中、破線で示すヒステリシス曲線は図２（Ｂ）の状態に対応し、ゲート電極４７に読出し電圧ＶＲを印加した場合、小さなドレイン電流が得られる。図２（Ｃ）中、低しきい値状態のヒステリシス曲線と高しきい値状態のヒステリシス曲線で囲まれた領域はメモリウィンドウとよばれ、これが大きいほど、安定した読出しが可能となる。また低しきい値状態でのドレイン電流と低しきい値状態でのドレイン電流の比はＯＮ／ＯＦＦ比とよばれ、これが大きいほど安定した読出しが可能になる。
なお、このような１Ｔｒ型ＦｅＲＡＭの歴史は非常に古く、１９５７年まで遡ることができる（例えば、特許文献４参照）。
【特許文献１】特開２００２−３５３４２０号公報
【特許文献２】特開２００２−３２９８４７号公報
【特許文献３】特開２００３−２７３３３３号公報
【特許文献４】米国特許第２，７９１，７６０号公報
【特許文献５】特開平８−１８１２８９号公報
【特許文献６】米国特許第６，６０８，３３９号公報
【特許文献７】特開２０００−２４３０９０号公報
【特許文献８】特開２００１−９４０６５号公報
【特許文献９】特開２００１−２６７５１５号公報
【特許文献１０】特開２００２−２６９９７３号公報
【特許文献１１】特開２００３−２８８７８３号公報
【特許文献１２】特開２００４−４７５９３号公報
【特許文献１３】特開平５−１５２５７８号公報
【特許文献１４】特開平７−１２２６６１号公報
【特許文献１５】特開平８−１２４３７８号公報
【特許文献１６】ＷＯ９５／２６５７０国際公開公報
【特許文献１７】特開平１１−４０７５９号公報
【特許文献１８】特開平２０００−４０３７８号公報
【特許文献１９】特開２０００−２４３０９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように１Ｔｒ型ＦｅＲＡＭは、大容量高速不揮発性半導体メモリとして期待されてきたが、データ保持時間は短く、最長でも1カ月程度であり、データ保持時間の増大が従来、最大の課題となっていた。また強誘電体膜は、結晶粒単位でしか分極できないため、強誘電体膜の分極を局所的に制御することはできないものと考えられてきた。このため、従来、強誘電体メモリの多値化については、全く検討されてきていない。
【００１３】
一方、不揮発性メモリの応用が広がるに従って、必ずしも１０年間のデータ保持が不可欠ではないことが認識されてきた。例えばパソコンやデジタル家電製品では、１０年間も電源を入れないことはありえない。このように、強誘電体メモリにおいて、今後、データ保持時間の延長よりも、メモリ容量の増大が課題となってくるものと考えられる。
【課題を解決するための手段】
【００１４】
一の側面によれば本発明は、第１導電型のチャネル領域を含む半導体基体と、前記半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含み、前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、前記第1、第２および第３の領域には、独立に分極が誘起されていることを特徴とする強誘電体メモリを提供する。
【００１５】
他の側面によれば本発明は、強誘電体メモリへの多値データ記録方法であって、前記強誘電体メモリは、第１導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含み、前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、前記記録方法は、前記第１〜第３の領域に、独立に分極を誘起する手順を含むことを特徴とする多値データ記録方法を提供する。
【００１６】
ここで前記分極を誘起する手順は、例えば（１）前記ゲート電極に第１の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する手順と、（２）前記ゲート電極に第２の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する手順と、（３）前記手順（１）の後、前記ゲート電極および前記第１および第２の拡散領域に前記第２の極性の書き込み電圧を印加し、前記半導体基体を接地する手順と、（４）前記手順（２）の後、前記ゲート電極に前記第1の極性の書き込み電圧を印加し、前記第1および第２の拡散領域を浮遊状態とし、前記半導体基体を接地する手順と、（５）前記手順（１）の後、前記ゲート電極および前記第１の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第２の拡散領域を接地する手順と、（６）前記手順（１）の後、前記ゲート電極および前記第２の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第１の拡散領域を接地する手順と、（７）前記手順（２）の後、前記ゲート電極におよび半導体基体に前記第１の書き込み電圧を印加し、前記第1の拡散領域を接地し、前記第２の拡散領域を浮遊状態とする手順と、（８）前記手順（２）の後、前記ゲート電極および前記半導体基体に前記第1の書き込み電圧を印加し、前記第1の拡散領域を浮遊状態とし、前記第２の拡散領域を接地する手順のいずれかより実行することができる。
【００１７】
他の側面によれば、本発明は、強誘電体メモリからの多値データ読出し方法であって、前記強誘電体メモリは、第１導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含み、前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、前記読出し方法は、前記ゲート電極に読出し電圧を印加し、前記第1の拡散領域に第1の読出しドレイン電圧を印加した状態で第1のドレイン電流を検出する第1の読み出し段階と、前記第1の読出し段階の後で実行され、前記ゲート電極に読出し電圧を印加し、前記第２の拡散領域に第２の読出しドレイン電圧を印加した状態で第２のドレイン電流を検出する第２の読出し段階と、前記第1および第２のドレイン電流の組み合わせから、前記第1、第２および第3の領域に誘起された分極の組み合わせを求める段階と、を含むことを特徴とする多値データ読出し方法を提供する。
【発明の効果】
【００１８】
本発明によれば、強誘電体メモリにおいて、強誘電体膜中の第1〜第３の領域に情報が独立した分極の形で記録されるため、情報の多値記録が可能となり、強誘電体メモリの記憶容量を飛躍的に増大させることが可能になる。
【００１９】
またかかる強誘電体メモリでは、データ読出し時に所定の読出しドレイン電圧を、強誘電体メモリの一方の拡散領域に印加して読出しを行い、次に他方の拡散領域に印加して読出しを行うことにより、前記第1〜第3の領域に書き込まれた多値情報を読み出すことが可能になる。
【００２０】
また本発明によれば、Ｓｉを主構成要素とする半導体基体上に、ＨｆＯ2 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、或いは、ＨｆＳｉＯＮ等、ＨｆＯ2 を主成分とする非晶質の絶縁膜を堆積し、さらに酸化性雰囲気中で熱酸化を行うことにより、非晶質の絶縁膜を多結晶膜に変換する際に、半導体基体との界面に酸化珪素を主成分とするＳｉＯ2 等の非晶質膜が同時に形成され、その結果、ＭＦＩＳ型のＦｅＲＡＭにおいて、半導体基体と強誘電体膜との間に挿入される高誘電率膜の結晶性が向上する。その結果、低電圧で良好な分極特性を得ることができ、データ保持特性が安定化する。また、強誘電体膜の膜質が向上し、ゲート電極の一部にＩｒＯ2 、ＲｕＯ2 、或いは、ＳｒＲｕＯ3 等の導電性酸化物電極の導入することにより、強誘電体膜の分極特性（電圧や疲労）をさらに改善することが可能になる。
【００２１】
また、強誘電体膜の膜質が向上していることにより、低電圧で安定な分極特性が得られ、絶縁膜の膜厚を多少増大しても問題は生じない。これにより、キャリア注入やリーク電流の発生が抑制され、メモリウィンドウのシフトの問題が低減される。その結果、本発明によれば、長期間のデータ保持が可能となり、またデータの読み出し、データ書き込みを、安定に実現することが可能となる。
【発明を実施するための最良の形態】
【００２２】
[第１の実施形態]
図３（Ａ）は、本発明の第１の実施形態によるＭＦＳ型ＦｅＲＡＭ１０の一つのメモリセルの構成を示す。
【００２３】
図３（Ａ）を参照するに、シリコン基板１１上にはＳＴＩ（シャロートレンチアイソレーション）型の素子分離構造１２により素子領域が画成されており、前記素子領域に対応して、ｎ型ウェル１３が形成されている。
【００２４】
さらに前記シリコン基板１１上には前記素子領域１３中に形成されるチャネル領域に対応してゲート構造２４が形成されており、前記素子領域１３中には、前記ゲート構造２４の両側に、ｐ型拡散領域１６，１７がそれぞれ形成されている。すなわち、前記メモリセルには、ｐチャネルＭＯＳトランジスタが、メモリセルトランジスタとして形成される。
【００２５】
前記ゲート構造２４は、前記シリコン基板１１上に形成されたシリコン酸化膜２０とＨｆＯ2膜１９を積層した絶縁膜を含み、前記絶縁膜上には、ＢＮＴ（（Ｂｉ，Ｎｄ）4Ｔｉ3Ｏ12）膜２１が、強誘電体膜として形成されている。さらに前記ＢＮＴ膜２１上には、ＳＲＯ（ＳｒＲｕＯ3）よりなる導電性酸化膜２２を介してＰｔよりなるゲート電極２３が形成されている。本発明では前記強誘電体膜２１の下にＨｆＯ2膜１９を形成することにより、強誘電体膜２１の結晶性が向上し、またその強誘電性が向上する。また前記強誘電体膜２１とゲート電極２３との間に前記ＳＲＯ膜２２を介在させることにより、強誘電体膜２１から金属ゲート電極２３へ酸素の脱離が抑制され、また強誘電体膜２１から金属ゲート電極２３への金属元素の拡散が抑制される。その結果、ＦｅＲＡＭ１０は低電圧駆動が可能となり、また強誘電体膜２１の疲労が軽減される。
【００２６】
さらに前記ＨｆＯ2膜１９とシリコン基板１１との間に非晶質のシリコン酸化膜２０を、好ましくは２〜５ｎｍの膜厚で介在させることにより、シリコン酸化膜２０およびＨｆＯ２膜１９よりなるゲート絶縁膜中へのキャリアのトラップが軽減され、メモリウィンドウのシフトなど、ＦｅＲＡＭを構成するＭＯＳトランジスタの不規則なしきい値の変動が回避される。またシリコン基板１１と多結晶ＨｆＯ2膜１９の間にこのように粒界を有さないアモルファス膜を介在させることにより、ゲートリーク電流が抑制される。
【００２７】
なお本発明においては、前記強誘電体膜２１はＢＮＴに限定されるものではなく、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3），ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9），ＢＬＴ（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12），ＰＧＯ（Ｐｂ5 Ｇｅ3 Ｏ11）などを使うことも可能である。また前記多結晶絶縁膜１９は化学量論組成を有するＨｆＯ2に限定されるものではなく、非化学量論組成を有するＨｆＯｘ 、ＨｆＳｉＯx 、ＨｆＡｌＯx などの金属酸化物、或いは、ＨｆＳｉＯＮなどの金属酸窒化物を使うことも可能である。さらに前記導電性酸化膜２２はＳＲＯに限定されるものではなく、ＩｒＯ2 、ＲｕＯ2 などを使うことも可能である。
【００２８】
さて、図３（Ａ）のＦｅＲＡＭ１０では、情報は強誘電体膜２１中に分極の形で保持されるが、本実施形態では、膜前記強誘電体膜２１中、前記拡散領域１６の近傍の第１の領域２１Ａと、前記拡散領域１７の近傍の第２の領域２１Ｂと、前記領域２１Ａ，２１Ｂの間の領域２１Ｃとが形成されており、これらの領域において、分極が独立に誘起される。
【００２９】
図４（Ａ）〜（Ｈ）は、このような前記強誘電体膜２１Ａ〜２１Ｃ中に誘起された分極の例を示す。
【００３０】
ここで図４（Ａ）の状態では、前記領域２１Ａ〜２１Ｃの全てに、データ「０」に対応した下向きの分極が誘起されており、したがってこれを（０００）と表記する。また図４（Ｂ）の状態では、前記領域２１Ａ〜２１Ｃの全てにデータ「１」に対応した上向きの分極が誘起されており、これを（１１１）と表記する。同様に図４（Ｃ）の状態では、領域２１Ａと２１Ｂには下向きの分極が、領域２１Ｃには上向きの分極が誘起されており、これを（０１０）と表記する。図４（Ｄ）の状態では、領域２１Ａと２１Ｂには上向きの分極が、領域２１Ｃには下向きの分極が誘起されており、これを（１０１）と表記する。図４（Ｅ）の状態では、領域２１Ａと２１Ｃには下向きの分極が、領域２１Ｂには上向きの分極が誘起されており、これを（００１）と表記する。図４（Ｆ）の状態では、領域２１Ａには上向きの分極が、領域２１Ｂと２１Ｃには下向きの分極が誘起されており、これを（１００）と表記する。図４（Ｇ）の状態では、領域２１Ａと２１Ｃには上向きの分極が、領域２１Ｂには下向きの分極が誘起されており、これを（１１０）と表記する。さらに
図４（Ｈ）の状態では、領域２１Ａには下向きの分極が、領域２１Ｂと２１Ｃには上向きの分極が誘起されており、これを（０１１）と表記する。
【００３１】
このように、図３（Ａ）の構成のＦｅＲＡＭ１０では、３ビット８値の情報を一つのメモリセルに保持することが可能である。
【００３２】
このような多値記録の結果、前記メモリセルを構成するｐチャネルＭＯＳトランジスタのしきい値特性は、前記強誘電体膜２１に書き込まれた多値データに対応して、図３（Ｂ）のように変化し、このようなしきい値の変化を検出することにより、後で説明するように、前記多値データを読み出すことが可能である。
【００３３】
次に、図３（Ａ）のＲｅＲＡＭ１０への多値データの書き込みについて説明する。
【００３４】
図５（Ａ）は、データ（０００）を書き込む場合を示す。
【００３５】
図５（Ａ）を参照するに、ゲート電極２３には正の書き込み電圧＋Ｖｇが印加され、同時に前記ｐ型拡散領域１６，１７、さらにシリコン基板１１が接地される。これにより、前記強誘電体膜２１のうち、前記領域２１Ａ〜２１Ｃの全てに、前記図４（Ａ）の状態に対応して、下向きの分極が誘起される。
【００３６】
図５（Ｂ）は、データ（１１１）を書き込む場合を示す。
【００３７】
図５（Ｂ）を参照するに、ゲート電極２３には負の書き込み電圧−Ｖｇが印加され、同時に前記ｐ型拡散領域１６，１７、さらにシリコン基板１１が接地される。これにより、前記強誘電体膜２１のうち、前記領域２１Ａ〜２１Ｃの全てに、前記図４（Ｂ）の状態に対応して、上向きの分極が誘起される。
【００３８】
図６（Ａ）は、データ（０１０）を書き込む場合を示す。
【００３９】
図６（Ａ）を参照するに、最初に図５（Ａ）と同様にしてデータ（０００）を書き込み、次に前記ゲート電極２３、および拡散領域１６，１７に、負の書き込み電圧−Ｖｇを印加し、シリコン基板１１を接地する。これにより、前記強誘電体膜２１のうち、領域２１Ｃが分極の反転を生じ、その結果、図４（Ｃ）の（０１０）の状態が実現される。
【００４０】
図６（Ｂ）は、データ（１０１）を書き込む場合を示す。
【００４１】
図６（Ｂ）を参照するに、最初に図５（Ｂ）と同様にしてデータ（１１１）を書き込み、引き続き、次に前記ゲート電極２３に、正の書き込み電圧＋Ｖｇを印加し、前記シリコン基板１１を接地し、拡散領域１６，１７を開放する。これにより、前記強誘電体膜２１のうち、領域２１Ｃが分極の反転を生じ、その結果、図４（Ｄ）の（１０１）の状態が実現される。
【００４２】
図７（Ａ）は、データ（００１）を書き込む場合を示す。
【００４３】
図７（Ａ）を参照するに、最初に図５（Ａ）と同様にしてデータ（０００）を書き込み、次に前記拡散領域１７を接地し、さらに前記ゲート電極２３および拡散領域１６、およびさらに前記シリコン基板１１に負の書き込み電圧を印加する。これにより、領域２１Ｂにおいて分極方向が反転し、先の図４（Ｅ）の（００１）の状態が実現される。
【００４４】
図７（Ｂ）は、データ（１００）を書き込む場合を示す。
【００４５】
図７（Ｂ）を参照するに、最初に図５（Ａ）と同様にしてデータ（０００）を書き込み、次に前記拡散領域１６を接地し、さらに前記ゲート電極２３および拡散領域１７、および前記シリコン基板１１に負の書き込み電圧を印加する。これにより、領域２１Ａにおいて分極方向が反転し、先の図４（Ｅ）の（００１）の状態が実現される。
【００４６】
表１は、上記図５（Ａ），（Ｂ）、図６（Ａ），（Ｂ）、図７（Ａ），（Ｂ）の書き込み動作をまとめて示す。
【００４７】
【表１】
表１中、ＶＧは前記ゲート電極２３に印加されるゲート電圧、ＶＳは前記拡散領域１６に印加されるソース電圧、ＶＤは前記拡散領域１７に印加されるドレイン電圧、Ｖｓｕｂは前記シリコン基板１１に印加される基板電圧を示す。
【００４８】
上記の動作はメモリセルトランジスタがｐチャネルＭＯＳトランジスタであった場合のものであるが、ｎチャネルＭＯＳトランジスタの場合には、書き込み動作は以下の表２にしたがって行われる。この書き込み動作は、上記の説明より明らかであり、説明をしょう略する。
【００４９】
【表２】
図９は、前記ＦｅＲＡＭ１０への前記表１あるいは表２による書き込み動作を行う回路構成の概略を示す。
【００５０】
図９を参照するに、書き込みデータは最初にデータ判別回路１０１より、それが前記３ビットデータのいずれであるかが判別され、判別結果が駆動回路１０２に提供される。
【００５１】
前記駆動回路１０２は、前記ＦｅＲＡＭ１０がｐチャネルＭＯＳトランジスタにより構成されている場合には前記表１を、また前記ＦｅＲＡＭ１０がｎチャネルＭＯＳトランジスタにより構成されている場合には前記表２を格納したＲＯＭ１０３を参照し、前記ＦｅＲＡＭ１０にゲート電圧ＶＧ、ソース電圧ＶＳ，ドレイン電圧ＶＤ、基板電圧Ｖｓｕｂを、前記表１あるいは表２に従って印加する。
【００５２】
次に、前記ＦｅＲＡＭ１０からの多値データの読出しについて、図１０（Ａ），（Ｂ）を参照しながら説明する。
【００５３】
本発明ではデータ読出し時にゲート電極２３に読出し電圧Ｖｇを印加し、ドレイン電流Ｖｄを測定することで強誘電体膜２１中に書き込まれた分極情報を読み出すが、その際、多値情報を読み出すために、図１０（Ａ），（Ｂ）に示す二段階の読出し手順を行う。
【００５４】
図１０（Ａ）を参照するに、第１の手順においては前記ゲート電極２３に読出し電圧Ｖｇが印加され、さらに拡散領域１６を接地し拡散領域１７に読出しドレイン電圧Ｖｄを印加することで、ＦｅＲＡＭ１０の第1のドレイン電流を検出する。
【００５５】
次いで図１０（Ｂ）に示す第２の手順において、前記ゲート電極２３に読出し電圧Ｖｇを印加し、さらに拡散領域１７を接地し拡散領域１６に前記読出しドレイン電圧Ｖｄを印加して、ＦｅＲＡＭ１０の第２のドレイン電流を検出する。
【００５６】
さらに前記第1および第２のドレイン電流の組み合わせから、表３に従って書き込まれている多値データを読み出す。
【００５７】
【表３】
そこで、前記強誘電体膜２１中にデータ（０００）が書き込まれていた場合には、第1のドレイン電流および第２のドレイン電流とも、大きな値（大）を示し、このことから、書き込まれているデータが（０００）であることが示される。
【００５８】
一方、前記強誘電体膜２１中にデータ（１１１）が書き込まれていた場合には、第1のドレイン電流および第２のドレイン電流とも、小さな値（小）を示し、このことから、書き込まれているデータが（０００）であることが示される。
【００５９】
また、前記強誘電体膜２１中にデータ（０１０）が書き込まれていた場合には、第1のドレイン電流および第２のドレイン電流とも、前記大きな値と小さな値の中間よりも小さな値（中小）を示し、このことから、書き込まれているデータが（０１０）であることが示される。
【００６０】
さらに、前記強誘電体膜２１中にデータ（１０１）が書き込まれていた場合には、第1のドレイン電流および第２のドレイン電流とも、前記大きな値と小さな値の中間よりも大きな（中大）を示し、このことから、書き込まれているデータが（１０１）であることが示される。
【００６１】
前記強誘電体膜２１中にデータ（００１）が書き込まれていた場合には、第1のドレイン電流は、前記「中大」の値を示し、一方第２のドレイン電流は、前記「中小」の値を示す。このことから、書き込まれているデータが（００１）であることが示される。
【００６２】
前記強誘電体膜２１中にデータ（１１０）が書き込まれていた場合には、第1のドレイン電流は、前記「小」の値を示し、一方第２のドレイン電流は、前記「中小」の値を示す。このことから、書き込まれているデータが（１１０）であることが示される。
【００６３】
さらに前記強誘電体膜２１中にデータ（０１１）が書き込まれていた場合には、第1のドレイン電流は、前記「中小」の値を示し、一方第２のドレイン電流は、前記「小」の値を示す。このことから、書き込まれているデータが（０１１）であることが示される。
【００６４】
図１１は、前記ＦｅＲＡＭ１０から、前記表３にしたがって多値データを読み出す読出し回路の概要を示す。
【００６５】
図１１参照するに、前記ＦｅＲＡＭ１０のゲート電極２３にはワード線選択回路１１１から前記読出しゲート電圧Ｖｇが供給され、さらにビット線選択回路１１２から、最初拡散領域１６に読出しドレイン電圧Ｖｄが、次に拡散領域１７に読出し前記ドレイン電圧Ｖｄが印加され、そのつどドレイン電流がセンスアンプ１１３により検出される。
【００６６】
さらに前記センスアンプ１１３の検出結果は、データ判別回路１１４に供給され、前記データ判別回路１１４は、前記表３を格納したＲＯＭ１１５を参照して、読み出された多値データを判定し、判定結果を出力端子に出力する。
【００６７】
図１２は、このようにしてＦｅＲＡＭから読み出された多値データの例を示す。
【００６８】
図１２の例では、読み出された多値データは、２値２ビットデータであるが、強誘電体膜２１中に書き込まれたデータ（１１），（１０），（０１），（００）に対応して、ドレイン電流が明確に変化しており、このような多値データの書き込みおよび読出しが実際に可能であることを実証している。なお、図１１の実験では、書き込み電圧ＶＧは８Ｖに設定し、読み出しゲート電圧Ｖｇは０．３Ｖに、また読み出しドレイン電圧Ｖｄは０．１Ｖに設定している。
【００６９】
図１２の書き込み／読み出し実験では、非対称分極は１つのみであるため、前記表３で説明した、ソース／ドレインを交換してドレイン電流を比較し、分極場所を判定して判定する読み出し方法は必要なく、従来と同じく、ドレイン電流を1回測定する方法でデータを判別している。複数の非対称分極によるデータ書き込みを行った場合には、ソース/ドレインを交換してドレイン電流を比較する方法を用いればよい。なお、実験で使われたＦｅＲＡＭ１０の製造工程の詳細は、他の実施形態において説明する。
【００７０】
このように、本発明により、１Ｔｒ型ＦｅＲＡＭを多値化することができ、従来のＦｅＲＡＭでは困難であった大容量不揮発性メモリが実現できる見込みが得られた。
【００７１】
現状では、データ保持時間は１ヶ月未満であるが、実際の用途では問題がないことが多いため、パーソナルコンピュータほかの電子機器の主記憶メモリとして活用することが可能になる。
【００７２】
傾向外挿することにより必ずしも正確な結果が得られるものではないが、この結果を傾向外挿してみると、１０8 秒（≒３年）以上のデータ保持時間は実現できるものと考えられ、更なる絶縁膜１９，２０等の最適化により、データ保持時間を１０年まで延長することは不可能ではない。
【００７３】
本発明では、ＦｅＲＡＭ１０のデータ保持時間が延長されたため、データ保持のための消費電力が大幅に低減され、携帯電子機器のクロック速度の増大や容量の増大、さらに長時間運用が可能となる。またＡＣ電源で動作する電子機器では、クイックスタートが可能になり、使いやすさを大幅に向上させることが可能になる。
【００７４】
また、本実施形態においては、シリコン基板１１を半導体基板として用いているが、前記シリコン基板１１は、バルクシリコン基板、エピタキシャル基板、或いは、いわゆるＳＯＩ基板であってもよい。さらに、前記基体はシリコン基板に限られるものではなく、ＳｉＧｅ等の他のＩＶ族元素との混晶を用いてもよい。この場合には、前記半導体基板の表面に形成される非晶質絶縁膜は、Ｇｅ等の他のＩＶ族元素を含んだ酸化硅素膜となる。
【００７５】
また、本実施形態においては、メモリセルトランジスタがｐチャネル型ＭＯＳトランジスタである場合を主として説明しているが、本発明はｐチャネル型ＦｅＲＡＭに限られるものではなく、ｎチャネル型ＦｅＲＡＭにも適用されることはいうまでもない。
【００７６】
また、前記第１の実施形態においては、１個のトランジスタで１メモリセルを構成する１Ｔｒ型ＦｅＲＡＭを説明しているが、本発明のゲート構造及び駆動方法は、複数個、例えば、２個のトランジスタにより一つのメモリセルを構成するＦｅＲＡＭにも適用することができる。
【００７７】
なお、本発明は、図３（Ａ）に示したＭＦＩＳ型のＦｅＲＡＭ１０に限定されるものではなく、絶縁膜１９，２０を省略したＭＦＳ型のＦｅＲＡＭにおいても有効である。
［第２の実施形態］
以下、本発明の第２の実施形態について説明する。
【００７８】
本実施形態では、前記第１の実施形態によるＦｅＲＡＭ１０にデータを書き込む際に、書き込み時のパルス電圧の幅を、前記多結晶ＨｆＯ2膜１９とＳｉＯ2膜２０の界面に顕著なキャリア注入が発生し、メモリウィンドウが書き込み動作に伴って正電圧側あるいは負電圧側にシフトすることが無いように、１μ秒以下、例えば１００ｎ秒に設定するものである。
【００７９】
また本実施形態では、このようなＦｅＲＡＭ１０へのデータの書き込みの際、予め書き込み前のデータを読み出し、書き込もうとするデータが同一の場合には書き込みを行わず、これにより、前記界面へのキャリア注入を最小化する。また書き込もうとするデータが、予め書き込まれたデータと異なる場合には、書き込み後に再度読み出しを行って、正常に書き込みが行われているか否かを判別し、正常でない場合は繰り返し読み出し及び書き込み動作を繰り返すように構成する。
【００８０】
また本実施形態では、データ書き込みの際、まず書き込むデータと逆の逆データの書き込みパルスを先行させ、そのあとで本来のデータ書き込みパルスをゲート電極に印加する。その際、本実施形態では、負電圧を印加する場合と正電圧を印加する場合とでメモリウィンドウのシフト量が異なるので、データ書き込みパルスにおいて、逆データ書き込みパルスとデータ書き込みパルスの電圧或いはパルス幅の少なくとも一方を変化させ、メモリウィンドウのシフトを抑制する。
【００８１】
すなわち、前記ｐチャネル型ＦｅＲＡＭ１０に負の書き込みパルスでデータの書き込みを行う場合、メモリウィンドウのシフト量が、正の書き込みパルスに比べて大きくなり、このため、本実施形態では、正パルスの電圧を負パルスの電圧よりも増大させる。例えば、正電圧パルスの電圧を１０Ｖとすると、負電圧パルスの電圧は−７Ｖとする。
【００８２】
或いは、前記正および負のパルス電圧値の絶対値は同じにして、パルス幅を変化させてもよい。例えば、パルス電圧値を±８Ｖとし、正パルス幅を６００ｎｓ、負パルス幅を８０ｎｓとすれば、このようなデータの書き込みに伴うメモリウィンドウのシフトを補償することができる。
【００８３】
さらに、このパルス電圧値とパルス幅の両方を変化させても良い。
［第３の実施形態］
次に、図３（Ａ）のＦＥＲＡＭ１０の製造工程を、本発明の第３の実施形態として説明する。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８４】
図１３を参照するに、本実施例ではｐ型シリコン基板を前記シリコン基板１２として使い、まず従来のＭＯＳＦＥＴの製造工程と同様に、前記シリコン基板１１中にＳＴＩ素子分離構造１２を形成する。さらに前記素子分離構造１２が画成する素子領域に対応してｎ型ウェル１３を形成し、さらにダミーゲート酸化膜１４およびダミーポリシリコンからなるゲート電極１５を形成し、前記ダミーゲート電極１５をマスクにｐ型不純物をイオン注入し、前記ｐ型拡散領域１６および１７を形成する。
【００８５】
次に図１４の工程において、前記ダミーゲート電極１５およびダミーゲート１４酸化膜を除去し、さらに前記シリコン基板１１の全面に、ＨｆＯ2 をターゲットとする電子ビーム蒸着法により、厚さが３〜１５ｎｍ、好ましくは５ｎｍの非晶質ＨｆＯ2 １８膜を形成する。
【００８６】
次いで図１５の工程において、前記図１４のシリコン基板１１を酸化性雰囲気中、ＲＴＡ（Rapid Thermal Anneal）法により、７５０〜８５０℃で、１〜１０分間の熱処理を行い、前記非晶質ＨｆＯ2 膜１８を多結晶ＨｆＯ2 膜１９に変換するとともに、前記多結晶ＨｆＯ2 膜１９とｐ型シリコン基板１１との界面に２〜５ｎｍのＳｉＯ2 膜２０を形成する。
【００８７】
なお、前記多結晶ＨｆＯ2 膜１９には、ｐ型シリコン基板１１からのＳｉが若干混ざっていても問題はなく、また、前記ＳｉＯ2 膜２０は当然に非晶質である。その際、ＨｆＯ２膜の組成比は厳密に化学量論比に沿った組成比でなくても良い。さらに、ＨｆＯ2 膜の多結晶化は必ずしも必要でなく、上記ＲＴＡの条件次第で非晶質のままであっても良い。
【００８８】
次いで、図１６の工程において前記多結晶ＨｆＯ2 膜１９上に、ゾル・ゲル法を用いて厚さが２００〜４００ｎｍのＢＮＴからなる強誘電体膜を形成し、さらに酸素雰囲気下、７００〜８００℃の温度で例えば、３０分間熱処理を行う。これにより、前記ＢＮＴ膜は結晶化し、ペロブスカイト構造の多結晶強誘電体膜２１が形成される。
【００８９】
次に図１７の工程において前記強誘電体膜２１上に、ＳｒＲｕＯ3 よりなる導電性酸化物膜２２を、例えば、１００ｎｍの厚さに堆積し、さらにその上にＰｔ膜２１を例えば１５０ｎｍの厚さに堆積する。また、必要に応じてこのような構造に対し、さらに酸化雰囲気中で、７００〜８００℃の温度で例えば、３０分間の熱処理を行う。
【００９０】
次に、図１８の工程において、これらの積層膜をパターンニングして前記ゲート構造２４を形成する。
【００９１】
さらに図示は省略するが、このようにして得られた図１８の構造上に層間絶縁膜を形成し、ｐ型ソース領域、ｐ型ドレイン領域、及び、Ｐｔ膜に対するコンタクトホールを形成し、さらにコンタクトホールをビアプラグで充填する。さらに必要に応じてかかる層間絶縁膜上に多層配線構造を形成することにより、先に図３（Ａ）で示したＭＦＩＳ構造の１Ｔ型メモリセル１０の基本構造が完成する。
【００９２】
図１９は、本実施形態により製造されたＦｅＲＡＭ１０のデータ保持時間を示す。
【００９３】
図１９を参照するに、データ「１」を書き込んだメモリセルにおけるドレイン電流ＩD は、３０日（≒２．６×１０6 秒）経過した時点で１０-7Ａ以上であるのに対し、データ「０」を書き込んだメモリセルでは、ドレイン電流ＩD は、３０日経過した時点で１０-11Ａ以下を保っているのがわかる。このように、本実施形態により製造されたＦｅＲＡＭでは、データ「１」とデータ「０」の差を、３０日経過した後でも、充分判別することが可能である。
【００９４】
本実施形態においては、図１６の工程で前記ＨｆＯ2 膜１８を電子ビーム蒸着法によって成膜しているが、有機金属気相成長（ＭＯＣＶＤ）法等の他の成膜方法を用いることも可能である。前記ＨｆＯ2膜１８をＭＯＣＶＤ法により形成する場合には、原料ガスとしてテトラ・ターシャリー・ブトキシ・ハフニウムを用いることができる。
【００９５】
また本実施形態においては、前記多結晶絶縁膜１９をＨｆＯ2 膜としているが、前記多結晶絶縁膜１９はＨｆＯ2 に限られるものではなく、ＨｆＯ2 を主成分とする高誘電率膜であれば良く、例えば、ＨｆＳｉＯx 、ＨｆＡｌＯx 、或いは、ＨｆＳｉＯＮ等を用いることもできる。
【００９６】
また、本実施形態においては、前記強誘電体膜２１をゾル・ゲル法によって成膜しているが、ゾル・ゲル法に限られるものではなく、スパッタ法、ＭＯＣＶＤ法、或いは、有機金属分解（ＭＯＤ）法を用いても良い。
【００９７】
さらに本実施形態においては、強誘電体膜２１をＢＮＴで構成しているが、本発明では強誘電体膜２１はＢＮＴに限られるものではなく、ＰＺＴ、ＢＬＴ、ＳＢＴ、ＢＴＯ、或いは、ＰＧＯを用いることもできる。また、このような強誘電体膜に、Ｎｄ，Ｌａ等の元素を微量ドープすることも可能である。
【００９８】
また本実施形態では、前記強誘電体膜２１上にＳＲＯからなる導電性酸化物膜２２を設けているが、前記導電性酸化物膜２２はＳＲＯに限られるものではなく、ＳＲＯと同様に酸化物でも導電性を有するＲｕＯ2 或いはＩｒＯ2 を用いることも可能である。
【００９９】
また本実施形態では、半導体基板１１としてシリコン基板を用いているが、前記シリコン基板はバルクシリコン基板、エピタキシャル基板、或いは、所謂ＳＯＩ基板であっても良い。さらに、本発明では半導体基板１１はシリコン基板に限られるものではなく、ＳｉＧｅ等の他のＩＶ族元素との混晶を用いても良い。このような混晶を用いる場合には、半導体基板の表面に形成される非晶質絶縁膜は、Ｇｅ等の他のＩＶ族元素を含んだ酸化硅素膜となる。
［第４の実施形態］
図２０は、本発明の第４の実施形態によるＦｅＲＡＭ１０Ａの構成を示す。ただし図２０中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１００】
図２０を参照するに、本実施形態では、前記図１６のパターニング工程の際に、前記ｐ型ソース領域１６およびｐ型ドレイン領域１７上に多結晶ＨｆＯ2 膜１９およびシリコン酸化膜２０を残存させている。
【０１０１】
本実施形態によれば、精度良くパターニングするのが困難なＨｆＯ2膜を残存させることにより、ゲート構造２５のパターニング工程が容易になる。
［第５の実施形態］
図２１は、本発明の第５の実施形態によるＦｅＲＡＭ１０Ｂの構成を示す。ただし図２１中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１０２】
図２１を参照するに、本実施形態では、前記拡散領域１６および１７をイオン注入により形成する際に、前記イオン注入工程を前記図１２の工程で行うかわりに、前記ゲート構造２４を形成した後で、前記ゲート構造２４を自己整合マスクに使って実行する。
【０１０３】
本実施形態によれば、前記拡散領域１６，１７とゲート電極とのオーバーラップによる寄生容量を低減することができる。
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【０１０４】
（付記１） 第１導電型のチャネル領域を含む半導体基体と、
前記半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、
前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域と
を含み、
前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、
前記第1、第２および第３の領域には、独立に分極が誘起されていることを特徴とする強誘電体メモリ。
【０１０５】
（付記２） さらに、前記ゲート電極、前記第1および第２の拡散領域、および前記半導体基体に、それぞれの駆動電圧を印加し、前記強誘電体膜中の前記第1〜第３の領域に、それぞれの分極を誘起する駆動回路と、
多値データを供給され、前記多値データの値に応じて前記駆動回路を制御するデータ判別回路と、を備え、
前記駆動回路は、前記第１、第２および第３の領域に、同一の分極を誘起する第１の書き込み段階と、前記第1の書き込み段階の後、前記第１、第２および第３の領域の一つにおいて分極を反転させる第２の書き込み段階を実行することを特徴とする付記１記載の強誘電体メモリ。
【０１０６】
（付記３） 前記駆動回路は、（１）前記ゲート電極に第１の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する動作と、（２）前記ゲート電極に第２の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する動作と、（３）前記動作（１）の後、前記ゲート電極および前記第１および第２の拡散領域に前記第２の極性の書き込み電圧を印加し、前記半導体基体を接地する動作と、（４）前記動作（２）の後、前記ゲート電極に前記第1の極性の書き込み電圧を印加し、前記第1および第２の拡散領域を浮遊状態とし、前記半導体基体を接地する動作と、（５）前記動作（１）の後、前記ゲート電極および前記第１の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第２の拡散領域を接地する動作と、（６）前記動作（１）の後、前記ゲート電極および前記第２の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第１の拡散領域を接地する動作と、（７）前記動作（２）の後、前記ゲート電極におよび半導体基体に前記第１の書き込み電圧を印加し、前記第1の拡散領域を接地し、前記第２の拡散領域を浮遊状態とする動作と、（８）前記動作（２）の後、前記ゲート電極および前記半導体基体に前記第1の書き込み電圧を印加し、前記第1の拡散領域を浮遊状態とし、前記第２の拡散領域を接地する動作のいずれかを行うことを特徴とする付記１記載の強誘電体メモリ。
【０１０７】
（付記４） さらに前記ゲート電極に読出し電圧を印加し、前記第1の拡散領域に第1の読出しドレイン電圧を印加した状態で第1のドレイン電流を検出する第1の読み出し段階と、前記第1の読出し段階の後で実行され、前記ゲート電極に読出し電圧を印加し、前記第２の拡散領域に第２の読出しドレイン電圧を印加した状態で第２のドレイン電流を検出する第２の読出し段階を実行する読出し回路と、前記第1および第２のドレイン電流の組み合わせから、前記第1、第２および第3の領域に誘起された分極の組み合わせを求めるデータ判定回路と、を有することを特徴とする付記１記載の強誘電体メモリ。
【０１０８】
（付記５） 強誘電体メモリへの多値データ記録方法であって、
前記強誘電体メモリは、第１導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含み、前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、
前記記録方法は、
前記第１〜第３の領域に、独立に分極を誘起する手順を含むことを特徴とする多値データ記録方法。
【０１０９】
（付記６） 前記分極を誘起する手順は、前記第１、第２および第３の領域に、同一の分極を誘起する第１の段階と、前記第1の段階の後、前記第１、第２および第３の領域のいずれか一つの分極を反転させる第２の段階よりなることを特徴とする付記５記載の多値データ記録方法。
【０１１０】
（付記７） 前記分極を誘起する手順は、（１）前記ゲート電極に第１の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する手順と、（２）前記ゲート電極に第２の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する手順と、（３）前記動作（１）の後、前記ゲート電極および前記第１および第２の拡散領域に前記第２の極性の書き込み電圧を印加し、前記半導体基体を接地する手順と、（４）前記動作（２）の後、前記ゲート電極に前記第1の極性の書き込み電圧を印加し、前記第1および第２の拡散領域を浮遊状態とし、前記半導体基体を接地する手順と、（５）前記動作（１）の後、前記ゲート電極および前記第１の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第２の拡散領域を接地する手順と、（６）前記動作（１）の後、前記ゲート電極および前記第２の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第１の拡散領域を接地する手順と、（７）前記動作（２）の後、前記ゲート電極におよび半導体基体に前記第１の書き込み電圧を印加し、前記第1の拡散領域を接地し、前記第２の拡散領域を浮遊状態とする手順と、（８）前記動作（２）の後、前記ゲート電極および前記半導体基体に前記第1の書き込み電圧を印加し、前記第1の拡散領域を浮遊状態とし、前記第２の拡散領域を接地する手順のいずれかよりなることを特徴とする付記５記載の多値データ記録方法。
【０１１１】
（付記８） 強誘電体メモリからの多値データ読出し方法であって、
前記強誘電体メモリは、第１導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含み、前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、
前記読出し方法は、
前記ゲート電極に読出し電圧を印加し、前記第1の拡散領域に第1の読出しドレイン電圧を印加した状態で第1のドレイン電流を検出する第1の読み出し段階と、
前記第1の読出し段階の後で実行され、前記ゲート電極に読出し電圧を印加し、前記第２の拡散領域に第２の読出しドレイン電圧を印加した状態で第２のドレイン電流を検出する第２の読出し段階と、
前記第1および第２のドレイン電流の組み合わせから、前記第1、第２および第3の領域に誘起された分極の組み合わせを求める段階と、を含むことを特徴とする多値データ読出し方法。
【０１１２】
（付記９） 前記第1の読出し段階では前記第２のドレイン領域が接地され、前記第２の読出し段階では、前記第1のドレイン領域が接地されることを特徴とする付記８記載の多値データ読出し方法。
【０１１３】
（付記１０） 前記第1の読出し段階は、前記第1のドレイン電流が、４段階の電流値のいずれに該当するかを検出する段階を含み、前記第2の読出し段階は、前記第２のドレイン電流が、前記４段階の電流値のいずれに該当するかを検出する段階を含むことを特徴とする付記８または９記載の多値データ読出し方法。
【０１１４】
（付記１１） Ｓｉを主構成要素とする半導体基体と、
前記半導体基体上に、前記半導体基体中のチャネル領域に対応して形成された絶縁膜と、
前記絶縁膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
前記半導体基体中、前記チャネル領域の両側にそれぞれ形成されたソースおよびドレイン領域と
よりなる強誘電体メモリにおいて、
前記絶縁膜は、酸化ケイ素を主成分とする非晶質膜と、ＨｆＯ2を主成分とする多結晶膜を積層した構成を有することを特徴とする強誘電体メモリ。
【０１１５】
（付記１２） 上記酸化珪素を主成分とする非晶質膜は、２〜５ｎｍの膜厚を有することを特徴とする付記１１記載の強誘電体メモリ。
【０１１６】
（付記１３） 前記ＨｆＯ2を主成分とする多結晶膜は、ＨｆＯ2 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、或いは、ＨｆＳｉＯＮのいずれかよりなることを特徴とする付記１１または１２に記載の強誘電体メモリ。
【０１１７】
（付記１４） 上記強誘電体膜は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3，ＳｒＢｉ2 Ｔａ2 Ｏ9，（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12，（Ｂｉ，Ｎｄ）4Ｔｉ3Ｏ12，Ｂｉ4Ｔｉ3Ｏ12，およびＰｂ5 Ｇｅ3 Ｏ11のいずれかの多結晶膜であることを特徴とする付記１１乃至１３のいずれか一項記載の強誘電体メモリ。
【０１１８】
（付記１５） 前記強誘電体膜は、さらに微量元素をドープされていることを特徴とする付記１４記載の強誘電体メモリ。
【０１１９】
（付記１６） 上記ゲート電極は、上記強誘電体膜との界面に導電性酸化物膜を設けた多層膜よりなることを特徴とする付記１１〜１５のうち、いずれか一項記載の強誘電体メモリ。
【０１２０】
（付記１７） 上記導電性酸化物膜は、ＩｒＯ2 、ＲｕＯ2 、或いは、ＳｒＲｕＯ3 のいずれかよりなることを特徴とする付記１６記載の強誘電体メモリ。
【０１２１】
（付記１８） Ｓｉを主構成要素とする半導体基体上に、ＨｆＯ2 を主成分とする非晶質絶縁膜を堆積する工程と、
熱酸化を行うことによって前記非晶質絶縁膜を、ＨｆＯ2 を主成分とする多結晶膜に変換する工程とを含み、
さらに前記非晶質絶縁膜を多結晶膜に変換する工程において、同時に、前記半導体基体との界面に酸化珪素を主成分とする非晶質膜を形成する工程を含むことを特徴とする強誘電体メモリの製造方法。
【０１２２】
（付記１９） Ｓｉを主構成要素とする半導体基体と、前記半導体基体上に、前記半導体基体中のチャネル領域に対応して形成された絶縁膜と、前記絶縁膜上に形成された強誘電体膜と、前記強誘電体膜上に形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成されたソースおよびドレイン領域とよりなり、前記絶縁膜は、酸化ケイ素を主成分とする非晶質膜と、ＨｆＯ2を主成分とする多結晶膜を積層した構成を有する強誘電体メモリの駆動方法であって、
データ書き込み時に各メモリセルの書き込み前のデータを読み出し、書き込みデータが同一の場合には書き込みを行わず、書き込みデータが異なる場合には、書き込み後に再度読み出しを行って、正常に書き込みが行われているかどうかを判別し、書き込みが正常でない場合は繰り返し前記読み出し及び書き込み動作を繰り返すことを特徴とする強誘電体メモリの駆動方法。
【０１２３】
（付記２０） Ｓｉを主構成要素とする半導体基体と、前記半導体基体上に、前記半導体基体中のチャネル領域に対応して形成された絶縁膜と、前記絶縁膜上に形成された強誘電体膜と、前記強誘電体膜上に形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成されたソースおよびドレイン領域とよりなり、前記絶縁膜は、酸化ケイ素を主成分とする非晶質膜と、ＨｆＯ2を主成分とする多結晶膜を積層した構成を有する強誘電体メモリの駆動方法であって、
データを書き込む際に、書き込みデータとは逆極性の逆データの書き込みパルスを先行させた後、データ書き込みパルスを前記ゲート電極に印加することを特徴とする強誘電体メモリの駆動方法。
【０１２４】
（付記２１） 上記データ書き込みを行う際に、上記逆データ書き込みパルスと上記データ書き込みパルスの電圧或いはパルス幅の少なくとも一方を変え、メモリウィンドウがシフトしないようにすることを特徴とする付記２０記載の強誘電体メモリの駆動方法。
【図面の簡単な説明】
【０１２５】
【図１】従来のＭＦＩＳ構造のＦｅＲＡＭの構成を示す図である。
【図２】（Ａ）〜（Ｃ）は、図１のＦｅＲＡＭの動作原理を説明する図である。
【図３】（Ａ），（Ｂ）は、本発明の第１の実施形態によるＦｅＲＡＭの構成および動作を示す図である。
【図４】（Ａ）〜（Ｈ）は、本発明の第１実施形態によるＦｅＲＡＭへの多値記録の概要を示す図である。
【図５】（Ａ），（Ｂ）は、本発明の第１実施形態によるＦｅＲＡＭへの多値記録の例を示す図である。
【図６】（Ａ），（Ｂ）は、本発明の第１実施形態によるＦｅＲＡＭへの多値記録の例を示す別の図である。
【図７】（Ａ），（Ｂ）は、本発明の第１実施形態によるＦｅＲＡＭへの多値記録の例を示すさらに別の図である。
【図８】（Ａ），（Ｂ）は、本発明の第１実施形態によるＦｅＲＡＭへの多値記録の例を示すさらに別の図である。
【図９】本発明の第１の実施形態によるＦｅＲＡＭへの多値データ記録回路の構成を示す図である。
【図１０】本発明の第１の実施形態によるＦｅＲＡＭからの多値データの読出しを説明する図である。
【図１１】本発明の第１の実施形態によるＦｅＲＡＭにおける多値データ読出し回路の構成を示す図である。
【図１２】本発明の第１実施例によるＦｅＲＡＭからの多値データの読出しの例を示す図である。
【図１３】本発明の第３の実施形態による、ＦｅＲＡＭの製造工程を示す図（その１）である。
【図１４】本発明の第３の実施形態による、ＦｅＲＡＭの製造工程を示す図（その２）である。
【図１５】本発明の第３の実施形態による、ＦｅＲＡＭの製造工程を示す図（その３）である。
【図１６】本発明の第３の実施形態による、ＦｅＲＡＭの製造工程を示す図（その４）である。
【図１７】本発明の第３の実施形態による、ＦｅＲＡＭの製造工程を示す図（その５）である。
【図１８】本発明の第３の実施形態による、ＦｅＲＡＭの製造工程を示す図（その６）である。
【図１９】本発明の第３の実施形態により製造されたＦｅＲＡＭのデータ保持特性を示す図である。
【図２０】本発明の第４の実施形態によるＦｅＲＡＭの構成を示す図である。
【図２１】本発明の第５の実施形態によるＦｅＲＡＭの構成を示す図である。
【符号の説明】
【０１２６】
１１ ｐ型シリコン基板
１２ 素子間分離絶縁膜
１３ ｎ型ウェル領域
１４ ダミーゲート酸化膜
１５ ダミーゲート電極
１６ ｐ型ソース領域
１７ ｐ型ドレイン領域
１８ 非晶質ＨｆＯ2 膜
１９ 多結晶ＨｆＯ2 膜
２０ ＳｉＯ2 膜
２１ 強誘電体膜
２２ 導電性酸化物膜
２３ Ｐｔ膜
４１ ｎ型シリコン基板
４２ 素子間分離絶縁膜
４３ ｐ型ソース領域
４４ ｐ型ドレイン領域
４５ バッファ絶縁膜
４６ 強誘電体膜
４７ ゲート電極
１０１，１１４ データ判別回路
１０２ 駆動回路
１０３，１１５ ＲＯＭ
１１１ ワード線選択回路
１１２ ビット線選択回路
１１３ センスアンプ
【技術分野】
【０００１】
本発明は一般に強誘電体メモリに係り、特にチャネル領域上に強誘電体膜を有し、前記強誘電体膜上にゲート電極を設けた構成の、いわゆるＭＦＳ (metal-ferroelectric-semiconductor)型あるいはＭＦＩＳ型 (metal-ferroelectric-insulation-semiconductor) の強誘電体メモリ、その製造方法、および駆動方法に関する。
【背景技術】
【０００２】
携帯電話をはじめとする各種携帯電子機器では、バッテリー電源の容量不足に起因する連続使用時間の制限や、クロック周波数の制限、さらには搭載するメモリ容量の制限に起因して、更なる性能向上が難しくなっている。
【０００３】
このため、燃料電池による電源容量の増大やパワーマネジメントアーキテクチャの導入による消費電力の低減が試みられているが、現状では、ＡＣ電源で動作する電子機器と比較して、携帯電子機器の性能は著しく劣っており、携帯電子機器の性能をＡＣ電源で動作する電子機器と同等程度まで引き上げるのには、電源やパワーマネジメントだけでは不十分であると考えられる。
【０００４】
一方、ＡＣ電源で動作する電子機器では、電源を切断するとデータが消失する問題があり、データをハードディスクやフラッシュメモリに格納しておく必要があるが、その結果、起動および停止に要する時間が増大し、操作性が低下するだけでなく、消費電力が増大する問題を有している。特に、このようなＡＣ電源で動作する電子機器において不測の電源切断が生じるとデータが消失し、大きな損害が発生する。このような電源切断によるデータ消失の問題、あるいは電子装置の起動・停止に長時間を要する問題は、従来用いられているＤＲＡＭ或いはＳＲＡＭ等の半導体ランダムアクセスメモリが揮発性であることに起因して生じている。このため、かかる電子装置の主記憶メモリに半導体不揮発性メモリを用いて、待機時における消費電力の低減し、起動および終了時間の短縮、あるいはデータの消失に対する保護を実現する研究が進められている。
【０００５】
このような半導体不揮発性メモリのうち、高速で読み書きが可能な強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）は現在、最も期待される素子であると考えられている。ＦｅＲＡＭは、既にＩＣカードほか、各種の用途で用いられている。
【０００６】
しかし、現状では強誘電体メモリは記憶容量が１Ｍビット以下であり、このため強誘電体メモリを携帯電子機器やパーソナルコンピュータの主記憶メモリとして用いることは実現できていない。強誘電体メモリ記憶容量の増大は、このように携帯型およびＡＣ電源で動作する電子装置にとって、緊急の課題となっている。
【０００７】
このような事情で、メモリ面積が小さく、大容量記憶が可能な１Ｔｒ型ＦｅＲＡＭの開発が進められている。１ＴｒＦｅＲＡＭは、ＭＯＳトランジスタのゲート電極中に強誘電体膜を形成し、情報をかかる強誘電体膜の分極の形で書き込む半導体素子である。読出し時には、かかる強誘電体膜の分極により変化したしきい値特性を利用する。
【０００８】
図１は、ＭＦＩＳ構造を有する1Ｔｒ型ＦｅＲＡＭ４０の構成を示す。１Ｔｒ型ＦｅＲＡＭについては、例えば、特許文献１乃至特許文献３参照。
【０００９】
図１を参照するに、ＦｅＲＡＭ４０は、素子間分離絶縁膜４２により素子形成領域４１Ａが区画されたｎ型シリコン基板４１上に形成されており、前記素子形成領域４１Ａ中には、ｐ型ソース領域４３及びｐ型ドレイン領域４４により、チャネル領域が画成されている。さらにかかるチャネル領域上には、ＨｆＯ2 等のバッファ絶縁膜４５を介してＰＺＴ等の強誘電体膜４６が形成され、その上に、例えばＰｔよりなるゲート電極４７が形成されている。
【００１０】
かかる強誘電体メモリ４０においては、データが、前記ゲート電極４７に正あるいは負の書き込み電圧を印加することにより、図２（Ａ），（Ｂ）に示すように前記強誘電体膜４６中に分極の形で書き込まれ、前記分極によって生じたチャネル領域の電荷が、図２（Ｃ）に示すようにドレイン電流の変化の形で読み出される。すなわち、強誘電体メモリ４０においては、強誘電体膜４６の分極を読みることでデータを読み出している。
【００１１】
例えば図２（Ｃ）において実線で示すヒステリシス曲線は図２（Ａ）の状態に対応し、ゲート電極４７に読出しゲート電圧ＶＲを印加すると、大きなドレイン電流が得られる。これに対し図２（Ｃ）中、破線で示すヒステリシス曲線は図２（Ｂ）の状態に対応し、ゲート電極４７に読出し電圧ＶＲを印加した場合、小さなドレイン電流が得られる。図２（Ｃ）中、低しきい値状態のヒステリシス曲線と高しきい値状態のヒステリシス曲線で囲まれた領域はメモリウィンドウとよばれ、これが大きいほど、安定した読出しが可能となる。また低しきい値状態でのドレイン電流と低しきい値状態でのドレイン電流の比はＯＮ／ＯＦＦ比とよばれ、これが大きいほど安定した読出しが可能になる。
なお、このような１Ｔｒ型ＦｅＲＡＭの歴史は非常に古く、１９５７年まで遡ることができる（例えば、特許文献４参照）。
【特許文献１】特開２００２−３５３４２０号公報
【特許文献２】特開２００２−３２９８４７号公報
【特許文献３】特開２００３−２７３３３３号公報
【特許文献４】米国特許第２，７９１，７６０号公報
【特許文献５】特開平８−１８１２８９号公報
【特許文献６】米国特許第６，６０８，３３９号公報
【特許文献７】特開２０００−２４３０９０号公報
【特許文献８】特開２００１−９４０６５号公報
【特許文献９】特開２００１−２６７５１５号公報
【特許文献１０】特開２００２−２６９９７３号公報
【特許文献１１】特開２００３−２８８７８３号公報
【特許文献１２】特開２００４−４７５９３号公報
【特許文献１３】特開平５−１５２５７８号公報
【特許文献１４】特開平７−１２２６６１号公報
【特許文献１５】特開平８−１２４３７８号公報
【特許文献１６】ＷＯ９５／２６５７０国際公開公報
【特許文献１７】特開平１１−４０７５９号公報
【特許文献１８】特開平２０００−４０３７８号公報
【特許文献１９】特開２０００−２４３０９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように１Ｔｒ型ＦｅＲＡＭは、大容量高速不揮発性半導体メモリとして期待されてきたが、データ保持時間は短く、最長でも1カ月程度であり、データ保持時間の増大が従来、最大の課題となっていた。また強誘電体膜は、結晶粒単位でしか分極できないため、強誘電体膜の分極を局所的に制御することはできないものと考えられてきた。このため、従来、強誘電体メモリの多値化については、全く検討されてきていない。
【００１３】
一方、不揮発性メモリの応用が広がるに従って、必ずしも１０年間のデータ保持が不可欠ではないことが認識されてきた。例えばパソコンやデジタル家電製品では、１０年間も電源を入れないことはありえない。このように、強誘電体メモリにおいて、今後、データ保持時間の延長よりも、メモリ容量の増大が課題となってくるものと考えられる。
【課題を解決するための手段】
【００１４】
一の側面によれば本発明は、第１導電型のチャネル領域を含む半導体基体と、前記半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含み、前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、前記第1、第２および第３の領域には、独立に分極が誘起されていることを特徴とする強誘電体メモリを提供する。
【００１５】
他の側面によれば本発明は、強誘電体メモリへの多値データ記録方法であって、前記強誘電体メモリは、第１導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含み、前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、前記記録方法は、前記第１〜第３の領域に、独立に分極を誘起する手順を含むことを特徴とする多値データ記録方法を提供する。
【００１６】
ここで前記分極を誘起する手順は、例えば（１）前記ゲート電極に第１の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する手順と、（２）前記ゲート電極に第２の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する手順と、（３）前記手順（１）の後、前記ゲート電極および前記第１および第２の拡散領域に前記第２の極性の書き込み電圧を印加し、前記半導体基体を接地する手順と、（４）前記手順（２）の後、前記ゲート電極に前記第1の極性の書き込み電圧を印加し、前記第1および第２の拡散領域を浮遊状態とし、前記半導体基体を接地する手順と、（５）前記手順（１）の後、前記ゲート電極および前記第１の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第２の拡散領域を接地する手順と、（６）前記手順（１）の後、前記ゲート電極および前記第２の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第１の拡散領域を接地する手順と、（７）前記手順（２）の後、前記ゲート電極におよび半導体基体に前記第１の書き込み電圧を印加し、前記第1の拡散領域を接地し、前記第２の拡散領域を浮遊状態とする手順と、（８）前記手順（２）の後、前記ゲート電極および前記半導体基体に前記第1の書き込み電圧を印加し、前記第1の拡散領域を浮遊状態とし、前記第２の拡散領域を接地する手順のいずれかより実行することができる。
【００１７】
他の側面によれば、本発明は、強誘電体メモリからの多値データ読出し方法であって、前記強誘電体メモリは、第１導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含み、前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、前記読出し方法は、前記ゲート電極に読出し電圧を印加し、前記第1の拡散領域に第1の読出しドレイン電圧を印加した状態で第1のドレイン電流を検出する第1の読み出し段階と、前記第1の読出し段階の後で実行され、前記ゲート電極に読出し電圧を印加し、前記第２の拡散領域に第２の読出しドレイン電圧を印加した状態で第２のドレイン電流を検出する第２の読出し段階と、前記第1および第２のドレイン電流の組み合わせから、前記第1、第２および第3の領域に誘起された分極の組み合わせを求める段階と、を含むことを特徴とする多値データ読出し方法を提供する。
【発明の効果】
【００１８】
本発明によれば、強誘電体メモリにおいて、強誘電体膜中の第1〜第３の領域に情報が独立した分極の形で記録されるため、情報の多値記録が可能となり、強誘電体メモリの記憶容量を飛躍的に増大させることが可能になる。
【００１９】
またかかる強誘電体メモリでは、データ読出し時に所定の読出しドレイン電圧を、強誘電体メモリの一方の拡散領域に印加して読出しを行い、次に他方の拡散領域に印加して読出しを行うことにより、前記第1〜第3の領域に書き込まれた多値情報を読み出すことが可能になる。
【００２０】
また本発明によれば、Ｓｉを主構成要素とする半導体基体上に、ＨｆＯ2 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、或いは、ＨｆＳｉＯＮ等、ＨｆＯ2 を主成分とする非晶質の絶縁膜を堆積し、さらに酸化性雰囲気中で熱酸化を行うことにより、非晶質の絶縁膜を多結晶膜に変換する際に、半導体基体との界面に酸化珪素を主成分とするＳｉＯ2 等の非晶質膜が同時に形成され、その結果、ＭＦＩＳ型のＦｅＲＡＭにおいて、半導体基体と強誘電体膜との間に挿入される高誘電率膜の結晶性が向上する。その結果、低電圧で良好な分極特性を得ることができ、データ保持特性が安定化する。また、強誘電体膜の膜質が向上し、ゲート電極の一部にＩｒＯ2 、ＲｕＯ2 、或いは、ＳｒＲｕＯ3 等の導電性酸化物電極の導入することにより、強誘電体膜の分極特性（電圧や疲労）をさらに改善することが可能になる。
【００２１】
また、強誘電体膜の膜質が向上していることにより、低電圧で安定な分極特性が得られ、絶縁膜の膜厚を多少増大しても問題は生じない。これにより、キャリア注入やリーク電流の発生が抑制され、メモリウィンドウのシフトの問題が低減される。その結果、本発明によれば、長期間のデータ保持が可能となり、またデータの読み出し、データ書き込みを、安定に実現することが可能となる。
【発明を実施するための最良の形態】
【００２２】
[第１の実施形態]
図３（Ａ）は、本発明の第１の実施形態によるＭＦＳ型ＦｅＲＡＭ１０の一つのメモリセルの構成を示す。
【００２３】
図３（Ａ）を参照するに、シリコン基板１１上にはＳＴＩ（シャロートレンチアイソレーション）型の素子分離構造１２により素子領域が画成されており、前記素子領域に対応して、ｎ型ウェル１３が形成されている。
【００２４】
さらに前記シリコン基板１１上には前記素子領域１３中に形成されるチャネル領域に対応してゲート構造２４が形成されており、前記素子領域１３中には、前記ゲート構造２４の両側に、ｐ型拡散領域１６，１７がそれぞれ形成されている。すなわち、前記メモリセルには、ｐチャネルＭＯＳトランジスタが、メモリセルトランジスタとして形成される。
【００２５】
前記ゲート構造２４は、前記シリコン基板１１上に形成されたシリコン酸化膜２０とＨｆＯ2膜１９を積層した絶縁膜を含み、前記絶縁膜上には、ＢＮＴ（（Ｂｉ，Ｎｄ）4Ｔｉ3Ｏ12）膜２１が、強誘電体膜として形成されている。さらに前記ＢＮＴ膜２１上には、ＳＲＯ（ＳｒＲｕＯ3）よりなる導電性酸化膜２２を介してＰｔよりなるゲート電極２３が形成されている。本発明では前記強誘電体膜２１の下にＨｆＯ2膜１９を形成することにより、強誘電体膜２１の結晶性が向上し、またその強誘電性が向上する。また前記強誘電体膜２１とゲート電極２３との間に前記ＳＲＯ膜２２を介在させることにより、強誘電体膜２１から金属ゲート電極２３へ酸素の脱離が抑制され、また強誘電体膜２１から金属ゲート電極２３への金属元素の拡散が抑制される。その結果、ＦｅＲＡＭ１０は低電圧駆動が可能となり、また強誘電体膜２１の疲労が軽減される。
【００２６】
さらに前記ＨｆＯ2膜１９とシリコン基板１１との間に非晶質のシリコン酸化膜２０を、好ましくは２〜５ｎｍの膜厚で介在させることにより、シリコン酸化膜２０およびＨｆＯ２膜１９よりなるゲート絶縁膜中へのキャリアのトラップが軽減され、メモリウィンドウのシフトなど、ＦｅＲＡＭを構成するＭＯＳトランジスタの不規則なしきい値の変動が回避される。またシリコン基板１１と多結晶ＨｆＯ2膜１９の間にこのように粒界を有さないアモルファス膜を介在させることにより、ゲートリーク電流が抑制される。
【００２７】
なお本発明においては、前記強誘電体膜２１はＢＮＴに限定されるものではなく、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3），ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9），ＢＬＴ（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12），ＰＧＯ（Ｐｂ5 Ｇｅ3 Ｏ11）などを使うことも可能である。また前記多結晶絶縁膜１９は化学量論組成を有するＨｆＯ2に限定されるものではなく、非化学量論組成を有するＨｆＯｘ 、ＨｆＳｉＯx 、ＨｆＡｌＯx などの金属酸化物、或いは、ＨｆＳｉＯＮなどの金属酸窒化物を使うことも可能である。さらに前記導電性酸化膜２２はＳＲＯに限定されるものではなく、ＩｒＯ2 、ＲｕＯ2 などを使うことも可能である。
【００２８】
さて、図３（Ａ）のＦｅＲＡＭ１０では、情報は強誘電体膜２１中に分極の形で保持されるが、本実施形態では、膜前記強誘電体膜２１中、前記拡散領域１６の近傍の第１の領域２１Ａと、前記拡散領域１７の近傍の第２の領域２１Ｂと、前記領域２１Ａ，２１Ｂの間の領域２１Ｃとが形成されており、これらの領域において、分極が独立に誘起される。
【００２９】
図４（Ａ）〜（Ｈ）は、このような前記強誘電体膜２１Ａ〜２１Ｃ中に誘起された分極の例を示す。
【００３０】
ここで図４（Ａ）の状態では、前記領域２１Ａ〜２１Ｃの全てに、データ「０」に対応した下向きの分極が誘起されており、したがってこれを（０００）と表記する。また図４（Ｂ）の状態では、前記領域２１Ａ〜２１Ｃの全てにデータ「１」に対応した上向きの分極が誘起されており、これを（１１１）と表記する。同様に図４（Ｃ）の状態では、領域２１Ａと２１Ｂには下向きの分極が、領域２１Ｃには上向きの分極が誘起されており、これを（０１０）と表記する。図４（Ｄ）の状態では、領域２１Ａと２１Ｂには上向きの分極が、領域２１Ｃには下向きの分極が誘起されており、これを（１０１）と表記する。図４（Ｅ）の状態では、領域２１Ａと２１Ｃには下向きの分極が、領域２１Ｂには上向きの分極が誘起されており、これを（００１）と表記する。図４（Ｆ）の状態では、領域２１Ａには上向きの分極が、領域２１Ｂと２１Ｃには下向きの分極が誘起されており、これを（１００）と表記する。図４（Ｇ）の状態では、領域２１Ａと２１Ｃには上向きの分極が、領域２１Ｂには下向きの分極が誘起されており、これを（１１０）と表記する。さらに
図４（Ｈ）の状態では、領域２１Ａには下向きの分極が、領域２１Ｂと２１Ｃには上向きの分極が誘起されており、これを（０１１）と表記する。
【００３１】
このように、図３（Ａ）の構成のＦｅＲＡＭ１０では、３ビット８値の情報を一つのメモリセルに保持することが可能である。
【００３２】
このような多値記録の結果、前記メモリセルを構成するｐチャネルＭＯＳトランジスタのしきい値特性は、前記強誘電体膜２１に書き込まれた多値データに対応して、図３（Ｂ）のように変化し、このようなしきい値の変化を検出することにより、後で説明するように、前記多値データを読み出すことが可能である。
【００３３】
次に、図３（Ａ）のＲｅＲＡＭ１０への多値データの書き込みについて説明する。
【００３４】
図５（Ａ）は、データ（０００）を書き込む場合を示す。
【００３５】
図５（Ａ）を参照するに、ゲート電極２３には正の書き込み電圧＋Ｖｇが印加され、同時に前記ｐ型拡散領域１６，１７、さらにシリコン基板１１が接地される。これにより、前記強誘電体膜２１のうち、前記領域２１Ａ〜２１Ｃの全てに、前記図４（Ａ）の状態に対応して、下向きの分極が誘起される。
【００３６】
図５（Ｂ）は、データ（１１１）を書き込む場合を示す。
【００３７】
図５（Ｂ）を参照するに、ゲート電極２３には負の書き込み電圧−Ｖｇが印加され、同時に前記ｐ型拡散領域１６，１７、さらにシリコン基板１１が接地される。これにより、前記強誘電体膜２１のうち、前記領域２１Ａ〜２１Ｃの全てに、前記図４（Ｂ）の状態に対応して、上向きの分極が誘起される。
【００３８】
図６（Ａ）は、データ（０１０）を書き込む場合を示す。
【００３９】
図６（Ａ）を参照するに、最初に図５（Ａ）と同様にしてデータ（０００）を書き込み、次に前記ゲート電極２３、および拡散領域１６，１７に、負の書き込み電圧−Ｖｇを印加し、シリコン基板１１を接地する。これにより、前記強誘電体膜２１のうち、領域２１Ｃが分極の反転を生じ、その結果、図４（Ｃ）の（０１０）の状態が実現される。
【００４０】
図６（Ｂ）は、データ（１０１）を書き込む場合を示す。
【００４１】
図６（Ｂ）を参照するに、最初に図５（Ｂ）と同様にしてデータ（１１１）を書き込み、引き続き、次に前記ゲート電極２３に、正の書き込み電圧＋Ｖｇを印加し、前記シリコン基板１１を接地し、拡散領域１６，１７を開放する。これにより、前記強誘電体膜２１のうち、領域２１Ｃが分極の反転を生じ、その結果、図４（Ｄ）の（１０１）の状態が実現される。
【００４２】
図７（Ａ）は、データ（００１）を書き込む場合を示す。
【００４３】
図７（Ａ）を参照するに、最初に図５（Ａ）と同様にしてデータ（０００）を書き込み、次に前記拡散領域１７を接地し、さらに前記ゲート電極２３および拡散領域１６、およびさらに前記シリコン基板１１に負の書き込み電圧を印加する。これにより、領域２１Ｂにおいて分極方向が反転し、先の図４（Ｅ）の（００１）の状態が実現される。
【００４４】
図７（Ｂ）は、データ（１００）を書き込む場合を示す。
【００４５】
図７（Ｂ）を参照するに、最初に図５（Ａ）と同様にしてデータ（０００）を書き込み、次に前記拡散領域１６を接地し、さらに前記ゲート電極２３および拡散領域１７、および前記シリコン基板１１に負の書き込み電圧を印加する。これにより、領域２１Ａにおいて分極方向が反転し、先の図４（Ｅ）の（００１）の状態が実現される。
【００４６】
表１は、上記図５（Ａ），（Ｂ）、図６（Ａ），（Ｂ）、図７（Ａ），（Ｂ）の書き込み動作をまとめて示す。
【００４７】
【表１】
表１中、ＶＧは前記ゲート電極２３に印加されるゲート電圧、ＶＳは前記拡散領域１６に印加されるソース電圧、ＶＤは前記拡散領域１７に印加されるドレイン電圧、Ｖｓｕｂは前記シリコン基板１１に印加される基板電圧を示す。
【００４８】
上記の動作はメモリセルトランジスタがｐチャネルＭＯＳトランジスタであった場合のものであるが、ｎチャネルＭＯＳトランジスタの場合には、書き込み動作は以下の表２にしたがって行われる。この書き込み動作は、上記の説明より明らかであり、説明をしょう略する。
【００４９】
【表２】
図９は、前記ＦｅＲＡＭ１０への前記表１あるいは表２による書き込み動作を行う回路構成の概略を示す。
【００５０】
図９を参照するに、書き込みデータは最初にデータ判別回路１０１より、それが前記３ビットデータのいずれであるかが判別され、判別結果が駆動回路１０２に提供される。
【００５１】
前記駆動回路１０２は、前記ＦｅＲＡＭ１０がｐチャネルＭＯＳトランジスタにより構成されている場合には前記表１を、また前記ＦｅＲＡＭ１０がｎチャネルＭＯＳトランジスタにより構成されている場合には前記表２を格納したＲＯＭ１０３を参照し、前記ＦｅＲＡＭ１０にゲート電圧ＶＧ、ソース電圧ＶＳ，ドレイン電圧ＶＤ、基板電圧Ｖｓｕｂを、前記表１あるいは表２に従って印加する。
【００５２】
次に、前記ＦｅＲＡＭ１０からの多値データの読出しについて、図１０（Ａ），（Ｂ）を参照しながら説明する。
【００５３】
本発明ではデータ読出し時にゲート電極２３に読出し電圧Ｖｇを印加し、ドレイン電流Ｖｄを測定することで強誘電体膜２１中に書き込まれた分極情報を読み出すが、その際、多値情報を読み出すために、図１０（Ａ），（Ｂ）に示す二段階の読出し手順を行う。
【００５４】
図１０（Ａ）を参照するに、第１の手順においては前記ゲート電極２３に読出し電圧Ｖｇが印加され、さらに拡散領域１６を接地し拡散領域１７に読出しドレイン電圧Ｖｄを印加することで、ＦｅＲＡＭ１０の第1のドレイン電流を検出する。
【００５５】
次いで図１０（Ｂ）に示す第２の手順において、前記ゲート電極２３に読出し電圧Ｖｇを印加し、さらに拡散領域１７を接地し拡散領域１６に前記読出しドレイン電圧Ｖｄを印加して、ＦｅＲＡＭ１０の第２のドレイン電流を検出する。
【００５６】
さらに前記第1および第２のドレイン電流の組み合わせから、表３に従って書き込まれている多値データを読み出す。
【００５７】
【表３】
そこで、前記強誘電体膜２１中にデータ（０００）が書き込まれていた場合には、第1のドレイン電流および第２のドレイン電流とも、大きな値（大）を示し、このことから、書き込まれているデータが（０００）であることが示される。
【００５８】
一方、前記強誘電体膜２１中にデータ（１１１）が書き込まれていた場合には、第1のドレイン電流および第２のドレイン電流とも、小さな値（小）を示し、このことから、書き込まれているデータが（０００）であることが示される。
【００５９】
また、前記強誘電体膜２１中にデータ（０１０）が書き込まれていた場合には、第1のドレイン電流および第２のドレイン電流とも、前記大きな値と小さな値の中間よりも小さな値（中小）を示し、このことから、書き込まれているデータが（０１０）であることが示される。
【００６０】
さらに、前記強誘電体膜２１中にデータ（１０１）が書き込まれていた場合には、第1のドレイン電流および第２のドレイン電流とも、前記大きな値と小さな値の中間よりも大きな（中大）を示し、このことから、書き込まれているデータが（１０１）であることが示される。
【００６１】
前記強誘電体膜２１中にデータ（００１）が書き込まれていた場合には、第1のドレイン電流は、前記「中大」の値を示し、一方第２のドレイン電流は、前記「中小」の値を示す。このことから、書き込まれているデータが（００１）であることが示される。
【００６２】
前記強誘電体膜２１中にデータ（１１０）が書き込まれていた場合には、第1のドレイン電流は、前記「小」の値を示し、一方第２のドレイン電流は、前記「中小」の値を示す。このことから、書き込まれているデータが（１１０）であることが示される。
【００６３】
さらに前記強誘電体膜２１中にデータ（０１１）が書き込まれていた場合には、第1のドレイン電流は、前記「中小」の値を示し、一方第２のドレイン電流は、前記「小」の値を示す。このことから、書き込まれているデータが（０１１）であることが示される。
【００６４】
図１１は、前記ＦｅＲＡＭ１０から、前記表３にしたがって多値データを読み出す読出し回路の概要を示す。
【００６５】
図１１参照するに、前記ＦｅＲＡＭ１０のゲート電極２３にはワード線選択回路１１１から前記読出しゲート電圧Ｖｇが供給され、さらにビット線選択回路１１２から、最初拡散領域１６に読出しドレイン電圧Ｖｄが、次に拡散領域１７に読出し前記ドレイン電圧Ｖｄが印加され、そのつどドレイン電流がセンスアンプ１１３により検出される。
【００６６】
さらに前記センスアンプ１１３の検出結果は、データ判別回路１１４に供給され、前記データ判別回路１１４は、前記表３を格納したＲＯＭ１１５を参照して、読み出された多値データを判定し、判定結果を出力端子に出力する。
【００６７】
図１２は、このようにしてＦｅＲＡＭから読み出された多値データの例を示す。
【００６８】
図１２の例では、読み出された多値データは、２値２ビットデータであるが、強誘電体膜２１中に書き込まれたデータ（１１），（１０），（０１），（００）に対応して、ドレイン電流が明確に変化しており、このような多値データの書き込みおよび読出しが実際に可能であることを実証している。なお、図１１の実験では、書き込み電圧ＶＧは８Ｖに設定し、読み出しゲート電圧Ｖｇは０．３Ｖに、また読み出しドレイン電圧Ｖｄは０．１Ｖに設定している。
【００６９】
図１２の書き込み／読み出し実験では、非対称分極は１つのみであるため、前記表３で説明した、ソース／ドレインを交換してドレイン電流を比較し、分極場所を判定して判定する読み出し方法は必要なく、従来と同じく、ドレイン電流を1回測定する方法でデータを判別している。複数の非対称分極によるデータ書き込みを行った場合には、ソース/ドレインを交換してドレイン電流を比較する方法を用いればよい。なお、実験で使われたＦｅＲＡＭ１０の製造工程の詳細は、他の実施形態において説明する。
【００７０】
このように、本発明により、１Ｔｒ型ＦｅＲＡＭを多値化することができ、従来のＦｅＲＡＭでは困難であった大容量不揮発性メモリが実現できる見込みが得られた。
【００７１】
現状では、データ保持時間は１ヶ月未満であるが、実際の用途では問題がないことが多いため、パーソナルコンピュータほかの電子機器の主記憶メモリとして活用することが可能になる。
【００７２】
傾向外挿することにより必ずしも正確な結果が得られるものではないが、この結果を傾向外挿してみると、１０8 秒（≒３年）以上のデータ保持時間は実現できるものと考えられ、更なる絶縁膜１９，２０等の最適化により、データ保持時間を１０年まで延長することは不可能ではない。
【００７３】
本発明では、ＦｅＲＡＭ１０のデータ保持時間が延長されたため、データ保持のための消費電力が大幅に低減され、携帯電子機器のクロック速度の増大や容量の増大、さらに長時間運用が可能となる。またＡＣ電源で動作する電子機器では、クイックスタートが可能になり、使いやすさを大幅に向上させることが可能になる。
【００７４】
また、本実施形態においては、シリコン基板１１を半導体基板として用いているが、前記シリコン基板１１は、バルクシリコン基板、エピタキシャル基板、或いは、いわゆるＳＯＩ基板であってもよい。さらに、前記基体はシリコン基板に限られるものではなく、ＳｉＧｅ等の他のＩＶ族元素との混晶を用いてもよい。この場合には、前記半導体基板の表面に形成される非晶質絶縁膜は、Ｇｅ等の他のＩＶ族元素を含んだ酸化硅素膜となる。
【００７５】
また、本実施形態においては、メモリセルトランジスタがｐチャネル型ＭＯＳトランジスタである場合を主として説明しているが、本発明はｐチャネル型ＦｅＲＡＭに限られるものではなく、ｎチャネル型ＦｅＲＡＭにも適用されることはいうまでもない。
【００７６】
また、前記第１の実施形態においては、１個のトランジスタで１メモリセルを構成する１Ｔｒ型ＦｅＲＡＭを説明しているが、本発明のゲート構造及び駆動方法は、複数個、例えば、２個のトランジスタにより一つのメモリセルを構成するＦｅＲＡＭにも適用することができる。
【００７７】
なお、本発明は、図３（Ａ）に示したＭＦＩＳ型のＦｅＲＡＭ１０に限定されるものではなく、絶縁膜１９，２０を省略したＭＦＳ型のＦｅＲＡＭにおいても有効である。
［第２の実施形態］
以下、本発明の第２の実施形態について説明する。
【００７８】
本実施形態では、前記第１の実施形態によるＦｅＲＡＭ１０にデータを書き込む際に、書き込み時のパルス電圧の幅を、前記多結晶ＨｆＯ2膜１９とＳｉＯ2膜２０の界面に顕著なキャリア注入が発生し、メモリウィンドウが書き込み動作に伴って正電圧側あるいは負電圧側にシフトすることが無いように、１μ秒以下、例えば１００ｎ秒に設定するものである。
【００７９】
また本実施形態では、このようなＦｅＲＡＭ１０へのデータの書き込みの際、予め書き込み前のデータを読み出し、書き込もうとするデータが同一の場合には書き込みを行わず、これにより、前記界面へのキャリア注入を最小化する。また書き込もうとするデータが、予め書き込まれたデータと異なる場合には、書き込み後に再度読み出しを行って、正常に書き込みが行われているか否かを判別し、正常でない場合は繰り返し読み出し及び書き込み動作を繰り返すように構成する。
【００８０】
また本実施形態では、データ書き込みの際、まず書き込むデータと逆の逆データの書き込みパルスを先行させ、そのあとで本来のデータ書き込みパルスをゲート電極に印加する。その際、本実施形態では、負電圧を印加する場合と正電圧を印加する場合とでメモリウィンドウのシフト量が異なるので、データ書き込みパルスにおいて、逆データ書き込みパルスとデータ書き込みパルスの電圧或いはパルス幅の少なくとも一方を変化させ、メモリウィンドウのシフトを抑制する。
【００８１】
すなわち、前記ｐチャネル型ＦｅＲＡＭ１０に負の書き込みパルスでデータの書き込みを行う場合、メモリウィンドウのシフト量が、正の書き込みパルスに比べて大きくなり、このため、本実施形態では、正パルスの電圧を負パルスの電圧よりも増大させる。例えば、正電圧パルスの電圧を１０Ｖとすると、負電圧パルスの電圧は−７Ｖとする。
【００８２】
或いは、前記正および負のパルス電圧値の絶対値は同じにして、パルス幅を変化させてもよい。例えば、パルス電圧値を±８Ｖとし、正パルス幅を６００ｎｓ、負パルス幅を８０ｎｓとすれば、このようなデータの書き込みに伴うメモリウィンドウのシフトを補償することができる。
【００８３】
さらに、このパルス電圧値とパルス幅の両方を変化させても良い。
［第３の実施形態］
次に、図３（Ａ）のＦＥＲＡＭ１０の製造工程を、本発明の第３の実施形態として説明する。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８４】
図１３を参照するに、本実施例ではｐ型シリコン基板を前記シリコン基板１２として使い、まず従来のＭＯＳＦＥＴの製造工程と同様に、前記シリコン基板１１中にＳＴＩ素子分離構造１２を形成する。さらに前記素子分離構造１２が画成する素子領域に対応してｎ型ウェル１３を形成し、さらにダミーゲート酸化膜１４およびダミーポリシリコンからなるゲート電極１５を形成し、前記ダミーゲート電極１５をマスクにｐ型不純物をイオン注入し、前記ｐ型拡散領域１６および１７を形成する。
【００８５】
次に図１４の工程において、前記ダミーゲート電極１５およびダミーゲート１４酸化膜を除去し、さらに前記シリコン基板１１の全面に、ＨｆＯ2 をターゲットとする電子ビーム蒸着法により、厚さが３〜１５ｎｍ、好ましくは５ｎｍの非晶質ＨｆＯ2 １８膜を形成する。
【００８６】
次いで図１５の工程において、前記図１４のシリコン基板１１を酸化性雰囲気中、ＲＴＡ（Rapid Thermal Anneal）法により、７５０〜８５０℃で、１〜１０分間の熱処理を行い、前記非晶質ＨｆＯ2 膜１８を多結晶ＨｆＯ2 膜１９に変換するとともに、前記多結晶ＨｆＯ2 膜１９とｐ型シリコン基板１１との界面に２〜５ｎｍのＳｉＯ2 膜２０を形成する。
【００８７】
なお、前記多結晶ＨｆＯ2 膜１９には、ｐ型シリコン基板１１からのＳｉが若干混ざっていても問題はなく、また、前記ＳｉＯ2 膜２０は当然に非晶質である。その際、ＨｆＯ２膜の組成比は厳密に化学量論比に沿った組成比でなくても良い。さらに、ＨｆＯ2 膜の多結晶化は必ずしも必要でなく、上記ＲＴＡの条件次第で非晶質のままであっても良い。
【００８８】
次いで、図１６の工程において前記多結晶ＨｆＯ2 膜１９上に、ゾル・ゲル法を用いて厚さが２００〜４００ｎｍのＢＮＴからなる強誘電体膜を形成し、さらに酸素雰囲気下、７００〜８００℃の温度で例えば、３０分間熱処理を行う。これにより、前記ＢＮＴ膜は結晶化し、ペロブスカイト構造の多結晶強誘電体膜２１が形成される。
【００８９】
次に図１７の工程において前記強誘電体膜２１上に、ＳｒＲｕＯ3 よりなる導電性酸化物膜２２を、例えば、１００ｎｍの厚さに堆積し、さらにその上にＰｔ膜２１を例えば１５０ｎｍの厚さに堆積する。また、必要に応じてこのような構造に対し、さらに酸化雰囲気中で、７００〜８００℃の温度で例えば、３０分間の熱処理を行う。
【００９０】
次に、図１８の工程において、これらの積層膜をパターンニングして前記ゲート構造２４を形成する。
【００９１】
さらに図示は省略するが、このようにして得られた図１８の構造上に層間絶縁膜を形成し、ｐ型ソース領域、ｐ型ドレイン領域、及び、Ｐｔ膜に対するコンタクトホールを形成し、さらにコンタクトホールをビアプラグで充填する。さらに必要に応じてかかる層間絶縁膜上に多層配線構造を形成することにより、先に図３（Ａ）で示したＭＦＩＳ構造の１Ｔ型メモリセル１０の基本構造が完成する。
【００９２】
図１９は、本実施形態により製造されたＦｅＲＡＭ１０のデータ保持時間を示す。
【００９３】
図１９を参照するに、データ「１」を書き込んだメモリセルにおけるドレイン電流ＩD は、３０日（≒２．６×１０6 秒）経過した時点で１０-7Ａ以上であるのに対し、データ「０」を書き込んだメモリセルでは、ドレイン電流ＩD は、３０日経過した時点で１０-11Ａ以下を保っているのがわかる。このように、本実施形態により製造されたＦｅＲＡＭでは、データ「１」とデータ「０」の差を、３０日経過した後でも、充分判別することが可能である。
【００９４】
本実施形態においては、図１６の工程で前記ＨｆＯ2 膜１８を電子ビーム蒸着法によって成膜しているが、有機金属気相成長（ＭＯＣＶＤ）法等の他の成膜方法を用いることも可能である。前記ＨｆＯ2膜１８をＭＯＣＶＤ法により形成する場合には、原料ガスとしてテトラ・ターシャリー・ブトキシ・ハフニウムを用いることができる。
【００９５】
また本実施形態においては、前記多結晶絶縁膜１９をＨｆＯ2 膜としているが、前記多結晶絶縁膜１９はＨｆＯ2 に限られるものではなく、ＨｆＯ2 を主成分とする高誘電率膜であれば良く、例えば、ＨｆＳｉＯx 、ＨｆＡｌＯx 、或いは、ＨｆＳｉＯＮ等を用いることもできる。
【００９６】
また、本実施形態においては、前記強誘電体膜２１をゾル・ゲル法によって成膜しているが、ゾル・ゲル法に限られるものではなく、スパッタ法、ＭＯＣＶＤ法、或いは、有機金属分解（ＭＯＤ）法を用いても良い。
【００９７】
さらに本実施形態においては、強誘電体膜２１をＢＮＴで構成しているが、本発明では強誘電体膜２１はＢＮＴに限られるものではなく、ＰＺＴ、ＢＬＴ、ＳＢＴ、ＢＴＯ、或いは、ＰＧＯを用いることもできる。また、このような強誘電体膜に、Ｎｄ，Ｌａ等の元素を微量ドープすることも可能である。
【００９８】
また本実施形態では、前記強誘電体膜２１上にＳＲＯからなる導電性酸化物膜２２を設けているが、前記導電性酸化物膜２２はＳＲＯに限られるものではなく、ＳＲＯと同様に酸化物でも導電性を有するＲｕＯ2 或いはＩｒＯ2 を用いることも可能である。
【００９９】
また本実施形態では、半導体基板１１としてシリコン基板を用いているが、前記シリコン基板はバルクシリコン基板、エピタキシャル基板、或いは、所謂ＳＯＩ基板であっても良い。さらに、本発明では半導体基板１１はシリコン基板に限られるものではなく、ＳｉＧｅ等の他のＩＶ族元素との混晶を用いても良い。このような混晶を用いる場合には、半導体基板の表面に形成される非晶質絶縁膜は、Ｇｅ等の他のＩＶ族元素を含んだ酸化硅素膜となる。
［第４の実施形態］
図２０は、本発明の第４の実施形態によるＦｅＲＡＭ１０Ａの構成を示す。ただし図２０中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１００】
図２０を参照するに、本実施形態では、前記図１６のパターニング工程の際に、前記ｐ型ソース領域１６およびｐ型ドレイン領域１７上に多結晶ＨｆＯ2 膜１９およびシリコン酸化膜２０を残存させている。
【０１０１】
本実施形態によれば、精度良くパターニングするのが困難なＨｆＯ2膜を残存させることにより、ゲート構造２５のパターニング工程が容易になる。
［第５の実施形態］
図２１は、本発明の第５の実施形態によるＦｅＲＡＭ１０Ｂの構成を示す。ただし図２１中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１０２】
図２１を参照するに、本実施形態では、前記拡散領域１６および１７をイオン注入により形成する際に、前記イオン注入工程を前記図１２の工程で行うかわりに、前記ゲート構造２４を形成した後で、前記ゲート構造２４を自己整合マスクに使って実行する。
【０１０３】
本実施形態によれば、前記拡散領域１６，１７とゲート電極とのオーバーラップによる寄生容量を低減することができる。
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【０１０４】
（付記１） 第１導電型のチャネル領域を含む半導体基体と、
前記半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、
前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域と
を含み、
前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、
前記第1、第２および第３の領域には、独立に分極が誘起されていることを特徴とする強誘電体メモリ。
【０１０５】
（付記２） さらに、前記ゲート電極、前記第1および第２の拡散領域、および前記半導体基体に、それぞれの駆動電圧を印加し、前記強誘電体膜中の前記第1〜第３の領域に、それぞれの分極を誘起する駆動回路と、
多値データを供給され、前記多値データの値に応じて前記駆動回路を制御するデータ判別回路と、を備え、
前記駆動回路は、前記第１、第２および第３の領域に、同一の分極を誘起する第１の書き込み段階と、前記第1の書き込み段階の後、前記第１、第２および第３の領域の一つにおいて分極を反転させる第２の書き込み段階を実行することを特徴とする付記１記載の強誘電体メモリ。
【０１０６】
（付記３） 前記駆動回路は、（１）前記ゲート電極に第１の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する動作と、（２）前記ゲート電極に第２の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する動作と、（３）前記動作（１）の後、前記ゲート電極および前記第１および第２の拡散領域に前記第２の極性の書き込み電圧を印加し、前記半導体基体を接地する動作と、（４）前記動作（２）の後、前記ゲート電極に前記第1の極性の書き込み電圧を印加し、前記第1および第２の拡散領域を浮遊状態とし、前記半導体基体を接地する動作と、（５）前記動作（１）の後、前記ゲート電極および前記第１の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第２の拡散領域を接地する動作と、（６）前記動作（１）の後、前記ゲート電極および前記第２の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第１の拡散領域を接地する動作と、（７）前記動作（２）の後、前記ゲート電極におよび半導体基体に前記第１の書き込み電圧を印加し、前記第1の拡散領域を接地し、前記第２の拡散領域を浮遊状態とする動作と、（８）前記動作（２）の後、前記ゲート電極および前記半導体基体に前記第1の書き込み電圧を印加し、前記第1の拡散領域を浮遊状態とし、前記第２の拡散領域を接地する動作のいずれかを行うことを特徴とする付記１記載の強誘電体メモリ。
【０１０７】
（付記４） さらに前記ゲート電極に読出し電圧を印加し、前記第1の拡散領域に第1の読出しドレイン電圧を印加した状態で第1のドレイン電流を検出する第1の読み出し段階と、前記第1の読出し段階の後で実行され、前記ゲート電極に読出し電圧を印加し、前記第２の拡散領域に第２の読出しドレイン電圧を印加した状態で第２のドレイン電流を検出する第２の読出し段階を実行する読出し回路と、前記第1および第２のドレイン電流の組み合わせから、前記第1、第２および第3の領域に誘起された分極の組み合わせを求めるデータ判定回路と、を有することを特徴とする付記１記載の強誘電体メモリ。
【０１０８】
（付記５） 強誘電体メモリへの多値データ記録方法であって、
前記強誘電体メモリは、第１導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含み、前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、
前記記録方法は、
前記第１〜第３の領域に、独立に分極を誘起する手順を含むことを特徴とする多値データ記録方法。
【０１０９】
（付記６） 前記分極を誘起する手順は、前記第１、第２および第３の領域に、同一の分極を誘起する第１の段階と、前記第1の段階の後、前記第１、第２および第３の領域のいずれか一つの分極を反転させる第２の段階よりなることを特徴とする付記５記載の多値データ記録方法。
【０１１０】
（付記７） 前記分極を誘起する手順は、（１）前記ゲート電極に第１の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する手順と、（２）前記ゲート電極に第２の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する手順と、（３）前記動作（１）の後、前記ゲート電極および前記第１および第２の拡散領域に前記第２の極性の書き込み電圧を印加し、前記半導体基体を接地する手順と、（４）前記動作（２）の後、前記ゲート電極に前記第1の極性の書き込み電圧を印加し、前記第1および第２の拡散領域を浮遊状態とし、前記半導体基体を接地する手順と、（５）前記動作（１）の後、前記ゲート電極および前記第１の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第２の拡散領域を接地する手順と、（６）前記動作（１）の後、前記ゲート電極および前記第２の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第１の拡散領域を接地する手順と、（７）前記動作（２）の後、前記ゲート電極におよび半導体基体に前記第１の書き込み電圧を印加し、前記第1の拡散領域を接地し、前記第２の拡散領域を浮遊状態とする手順と、（８）前記動作（２）の後、前記ゲート電極および前記半導体基体に前記第1の書き込み電圧を印加し、前記第1の拡散領域を浮遊状態とし、前記第２の拡散領域を接地する手順のいずれかよりなることを特徴とする付記５記載の多値データ記録方法。
【０１１１】
（付記８） 強誘電体メモリからの多値データ読出し方法であって、
前記強誘電体メモリは、第１導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含み、前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、
前記読出し方法は、
前記ゲート電極に読出し電圧を印加し、前記第1の拡散領域に第1の読出しドレイン電圧を印加した状態で第1のドレイン電流を検出する第1の読み出し段階と、
前記第1の読出し段階の後で実行され、前記ゲート電極に読出し電圧を印加し、前記第２の拡散領域に第２の読出しドレイン電圧を印加した状態で第２のドレイン電流を検出する第２の読出し段階と、
前記第1および第２のドレイン電流の組み合わせから、前記第1、第２および第3の領域に誘起された分極の組み合わせを求める段階と、を含むことを特徴とする多値データ読出し方法。
【０１１２】
（付記９） 前記第1の読出し段階では前記第２のドレイン領域が接地され、前記第２の読出し段階では、前記第1のドレイン領域が接地されることを特徴とする付記８記載の多値データ読出し方法。
【０１１３】
（付記１０） 前記第1の読出し段階は、前記第1のドレイン電流が、４段階の電流値のいずれに該当するかを検出する段階を含み、前記第2の読出し段階は、前記第２のドレイン電流が、前記４段階の電流値のいずれに該当するかを検出する段階を含むことを特徴とする付記８または９記載の多値データ読出し方法。
【０１１４】
（付記１１） Ｓｉを主構成要素とする半導体基体と、
前記半導体基体上に、前記半導体基体中のチャネル領域に対応して形成された絶縁膜と、
前記絶縁膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
前記半導体基体中、前記チャネル領域の両側にそれぞれ形成されたソースおよびドレイン領域と
よりなる強誘電体メモリにおいて、
前記絶縁膜は、酸化ケイ素を主成分とする非晶質膜と、ＨｆＯ2を主成分とする多結晶膜を積層した構成を有することを特徴とする強誘電体メモリ。
【０１１５】
（付記１２） 上記酸化珪素を主成分とする非晶質膜は、２〜５ｎｍの膜厚を有することを特徴とする付記１１記載の強誘電体メモリ。
【０１１６】
（付記１３） 前記ＨｆＯ2を主成分とする多結晶膜は、ＨｆＯ2 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、或いは、ＨｆＳｉＯＮのいずれかよりなることを特徴とする付記１１または１２に記載の強誘電体メモリ。
【０１１７】
（付記１４） 上記強誘電体膜は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3，ＳｒＢｉ2 Ｔａ2 Ｏ9，（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12，（Ｂｉ，Ｎｄ）4Ｔｉ3Ｏ12，Ｂｉ4Ｔｉ3Ｏ12，およびＰｂ5 Ｇｅ3 Ｏ11のいずれかの多結晶膜であることを特徴とする付記１１乃至１３のいずれか一項記載の強誘電体メモリ。
【０１１８】
（付記１５） 前記強誘電体膜は、さらに微量元素をドープされていることを特徴とする付記１４記載の強誘電体メモリ。
【０１１９】
（付記１６） 上記ゲート電極は、上記強誘電体膜との界面に導電性酸化物膜を設けた多層膜よりなることを特徴とする付記１１〜１５のうち、いずれか一項記載の強誘電体メモリ。
【０１２０】
（付記１７） 上記導電性酸化物膜は、ＩｒＯ2 、ＲｕＯ2 、或いは、ＳｒＲｕＯ3 のいずれかよりなることを特徴とする付記１６記載の強誘電体メモリ。
【０１２１】
（付記１８） Ｓｉを主構成要素とする半導体基体上に、ＨｆＯ2 を主成分とする非晶質絶縁膜を堆積する工程と、
熱酸化を行うことによって前記非晶質絶縁膜を、ＨｆＯ2 を主成分とする多結晶膜に変換する工程とを含み、
さらに前記非晶質絶縁膜を多結晶膜に変換する工程において、同時に、前記半導体基体との界面に酸化珪素を主成分とする非晶質膜を形成する工程を含むことを特徴とする強誘電体メモリの製造方法。
【０１２２】
（付記１９） Ｓｉを主構成要素とする半導体基体と、前記半導体基体上に、前記半導体基体中のチャネル領域に対応して形成された絶縁膜と、前記絶縁膜上に形成された強誘電体膜と、前記強誘電体膜上に形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成されたソースおよびドレイン領域とよりなり、前記絶縁膜は、酸化ケイ素を主成分とする非晶質膜と、ＨｆＯ2を主成分とする多結晶膜を積層した構成を有する強誘電体メモリの駆動方法であって、
データ書き込み時に各メモリセルの書き込み前のデータを読み出し、書き込みデータが同一の場合には書き込みを行わず、書き込みデータが異なる場合には、書き込み後に再度読み出しを行って、正常に書き込みが行われているかどうかを判別し、書き込みが正常でない場合は繰り返し前記読み出し及び書き込み動作を繰り返すことを特徴とする強誘電体メモリの駆動方法。
【０１２３】
（付記２０） Ｓｉを主構成要素とする半導体基体と、前記半導体基体上に、前記半導体基体中のチャネル領域に対応して形成された絶縁膜と、前記絶縁膜上に形成された強誘電体膜と、前記強誘電体膜上に形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成されたソースおよびドレイン領域とよりなり、前記絶縁膜は、酸化ケイ素を主成分とする非晶質膜と、ＨｆＯ2を主成分とする多結晶膜を積層した構成を有する強誘電体メモリの駆動方法であって、
データを書き込む際に、書き込みデータとは逆極性の逆データの書き込みパルスを先行させた後、データ書き込みパルスを前記ゲート電極に印加することを特徴とする強誘電体メモリの駆動方法。
【０１２４】
（付記２１） 上記データ書き込みを行う際に、上記逆データ書き込みパルスと上記データ書き込みパルスの電圧或いはパルス幅の少なくとも一方を変え、メモリウィンドウがシフトしないようにすることを特徴とする付記２０記載の強誘電体メモリの駆動方法。
【図面の簡単な説明】
【０１２５】
【図１】従来のＭＦＩＳ構造のＦｅＲＡＭの構成を示す図である。
【図２】（Ａ）〜（Ｃ）は、図１のＦｅＲＡＭの動作原理を説明する図である。
【図３】（Ａ），（Ｂ）は、本発明の第１の実施形態によるＦｅＲＡＭの構成および動作を示す図である。
【図４】（Ａ）〜（Ｈ）は、本発明の第１実施形態によるＦｅＲＡＭへの多値記録の概要を示す図である。
【図５】（Ａ），（Ｂ）は、本発明の第１実施形態によるＦｅＲＡＭへの多値記録の例を示す図である。
【図６】（Ａ），（Ｂ）は、本発明の第１実施形態によるＦｅＲＡＭへの多値記録の例を示す別の図である。
【図７】（Ａ），（Ｂ）は、本発明の第１実施形態によるＦｅＲＡＭへの多値記録の例を示すさらに別の図である。
【図８】（Ａ），（Ｂ）は、本発明の第１実施形態によるＦｅＲＡＭへの多値記録の例を示すさらに別の図である。
【図９】本発明の第１の実施形態によるＦｅＲＡＭへの多値データ記録回路の構成を示す図である。
【図１０】本発明の第１の実施形態によるＦｅＲＡＭからの多値データの読出しを説明する図である。
【図１１】本発明の第１の実施形態によるＦｅＲＡＭにおける多値データ読出し回路の構成を示す図である。
【図１２】本発明の第１実施例によるＦｅＲＡＭからの多値データの読出しの例を示す図である。
【図１３】本発明の第３の実施形態による、ＦｅＲＡＭの製造工程を示す図（その１）である。
【図１４】本発明の第３の実施形態による、ＦｅＲＡＭの製造工程を示す図（その２）である。
【図１５】本発明の第３の実施形態による、ＦｅＲＡＭの製造工程を示す図（その３）である。
【図１６】本発明の第３の実施形態による、ＦｅＲＡＭの製造工程を示す図（その４）である。
【図１７】本発明の第３の実施形態による、ＦｅＲＡＭの製造工程を示す図（その５）である。
【図１８】本発明の第３の実施形態による、ＦｅＲＡＭの製造工程を示す図（その６）である。
【図１９】本発明の第３の実施形態により製造されたＦｅＲＡＭのデータ保持特性を示す図である。
【図２０】本発明の第４の実施形態によるＦｅＲＡＭの構成を示す図である。
【図２１】本発明の第５の実施形態によるＦｅＲＡＭの構成を示す図である。
【符号の説明】
【０１２６】
１１ ｐ型シリコン基板
１２ 素子間分離絶縁膜
１３ ｎ型ウェル領域
１４ ダミーゲート酸化膜
１５ ダミーゲート電極
１６ ｐ型ソース領域
１７ ｐ型ドレイン領域
１８ 非晶質ＨｆＯ2 膜
１９ 多結晶ＨｆＯ2 膜
２０ ＳｉＯ2 膜
２１ 強誘電体膜
２２ 導電性酸化物膜
２３ Ｐｔ膜
４１ ｎ型シリコン基板
４２ 素子間分離絶縁膜
４３ ｐ型ソース領域
４４ ｐ型ドレイン領域
４５ バッファ絶縁膜
４６ 強誘電体膜
４７ ゲート電極
１０１，１１４ データ判別回路
１０２ 駆動回路
１０３，１１５ ＲＯＭ
１１１ ワード線選択回路
１１２ ビット線選択回路
１１３ センスアンプ
【特許請求の範囲】
【請求項１】
第１導電型のチャネル領域を含む半導体基体と、
前記半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、
前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域と
を含み、
前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、
前記第1、第２および第３の領域には、独立に分極が誘起されていることを特徴とする強誘電体メモリ。
【請求項２】
さらに、前記ゲート電極、前記第1および第２の拡散領域、および前記半導体基体に、それぞれの駆動電圧を印加し、前記強誘電体膜中の前記第１〜第３の領域に、それぞれの分極を誘起する駆動回路を備え、
前記駆動回路は、前記第１、第２および第３の領域に、同一の分極を誘起する第１の書き込み段階と、前記第1の書き込み段階の後、前記第１、第２および第３の領域の一つにおいて分極を反転させる第２の書き込み段階を実行することを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記駆動回路は、（１）前記ゲート電極に第１の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する動作と、（２）前記ゲート電極に第２の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する動作と、（３）前記動作（１）の後、前記ゲート電極および前記第１および第２の拡散領域に前記第２の極性の書き込み電圧を印加し、前記半導体基体を接地する動作と、（４）前記動作（２）の後、前記ゲート電極に前記第1の極性の書き込み電圧を印加し、前記第1および第２の拡散領域を浮遊状態とし、前記半導体基体を接地する動作と、（５）前記動作（１）の後、前記ゲート電極および前記第１の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第２の拡散領域を接地する動作と、（６）前記動作（１）の後、前記ゲート電極および前記第２の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第１の拡散領域を接地する動作と、（７）前記動作（２）の後、前記ゲート電極におよび半導体基体に前記第１の書き込み電圧を印加し、前記第1の拡散領域を接地し、前記第２の拡散領域を浮遊状態とする動作と、（８）前記動作（２）の後、前記ゲート電極および前記半導体基体に前記第1の書き込み電圧を印加し、前記第1の拡散領域を浮遊状態とし、前記第２の拡散領域を接地する動作のいずれかを行うことを特徴とする請求項１記載の強誘電体メモリ。
【請求項４】
さらに前記ゲート電極に読出し電圧を印加し、前記第1の拡散領域に第1の読出しドレイン電圧を印加した状態で第1のドレイン電流を検出する第1の読み出し段階と、前記第1の読出し段階の後で実行され、前記ゲート電極に読出し電圧を印加し、前記第２の拡散領域に第２の読出しドレイン電圧を印加した状態で第２のドレイン電流を検出する第２の読出し段階を実行する読出し回路と、前記第1および第２のドレイン電流の組み合わせから、前記第1、第２および第3の領域に誘起された分極の組み合わせを求めるデータ判定回路と、を有することを特徴とする請求項１記載の強誘電体メモリ。
【請求項５】
強誘電体メモリへの多値データ記録方法であって、
前記強誘電体メモリは、第１導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含み、前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、
前記記録方法は、
前記第１〜第３の領域に、独立に分極を誘起する手順を含むことを特徴とする多値データ記録方法。
【請求項６】
前記分極を誘起する手順は、前記第１、第２および第３の領域に、同一の分極を誘起する第１の段階と、前記第1の段階の後、前記第１、第２および第３の領域のいずれか一つの分極を反転させる第２の段階よりなることを特徴とする請求項５記載の多値データ記録方法。
【請求項７】
前記分極を誘起する手順は、（１）前記ゲート電極に第１の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する手順と、（２）前記ゲート電極に第２の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する手順と、（３）前記動作（１）の後、前記ゲート電極および前記第１および第２の拡散領域に前記第２の極性の書き込み電圧を印加し、前記半導体基体を接地する手順と、（４）前記動作（２）の後、前記ゲート電極に前記第1の極性の書き込み電圧を印加し、前記第1および第２の拡散領域を浮遊状態とし、前記半導体基体を接地する手順と、（５）前記動作（１）の後、前記ゲート電極および前記第１の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第２の拡散領域を接地する手順と、（６）前記動作（１）の後、前記ゲート電極および前記第２の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第１の拡散領域を接地する手順と、（７）前記動作（２）の後、前記ゲート電極におよび半導体基体に前記第１の書き込み電圧を印加し、前記第1の拡散領域を接地し、前記第２の拡散領域を浮遊状態とする手順と、（８）前記動作（２）の後、前記ゲート電極および前記半導体基体に前記第1の書き込み電圧を印加し、前記第1の拡散領域を浮遊状態とし、前記第２の拡散領域を接地する手順のいずれかよりなることを特徴とする請求項５記載の多値データ記録方法。
【請求項８】
強誘電体メモリからの多値データ読出し方法であって、
前記強誘電体メモリは、第１導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含み、前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、
前記読出し方法は、
前記ゲート電極に読出し電圧を印加し、前記第1の拡散領域に第1の読出しドレイン電圧を印加した状態で第1のドレイン電流を検出する第1の読み出し段階と、
前記第1の読出し段階の後で実行され、前記ゲート電極に読出し電圧を印加し、前記第２の拡散領域に第２の読出しドレイン電圧を印加した状態で第２のドレイン電流を検出する第２の読出し段階と、
前記第1および第２のドレイン電流の組み合わせから、前記第1、第２および第3の領域に誘起された分極の組み合わせを求める段階と、を含むことを特徴とする多値データ読出し方法。
【請求項９】
前記第1の読出し段階では前記第２のドレイン領域が接地され、前記第２の読出し段階では、前記第1のドレイン領域が接地されることを特徴とする請求項８記載の多値データ読出し方法。
【請求項１０】
前記第1の読出し段階は、前記第1のドレイン電流が、４段階の電流値のいずれに該当するかを検出する段階を含み、前記第2の読出し段階は、前記第２のドレイン電流が、前記４段階の電流値のいずれに該当するかを検出する段階を含むことを特徴とする請求項８または９記載の多値データ読出し方法。
【請求項１】
第１導電型のチャネル領域を含む半導体基体と、
前記半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、
前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域と
を含み、
前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、
前記第1、第２および第３の領域には、独立に分極が誘起されていることを特徴とする強誘電体メモリ。
【請求項２】
さらに、前記ゲート電極、前記第1および第２の拡散領域、および前記半導体基体に、それぞれの駆動電圧を印加し、前記強誘電体膜中の前記第１〜第３の領域に、それぞれの分極を誘起する駆動回路を備え、
前記駆動回路は、前記第１、第２および第３の領域に、同一の分極を誘起する第１の書き込み段階と、前記第1の書き込み段階の後、前記第１、第２および第３の領域の一つにおいて分極を反転させる第２の書き込み段階を実行することを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記駆動回路は、（１）前記ゲート電極に第１の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する動作と、（２）前記ゲート電極に第２の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する動作と、（３）前記動作（１）の後、前記ゲート電極および前記第１および第２の拡散領域に前記第２の極性の書き込み電圧を印加し、前記半導体基体を接地する動作と、（４）前記動作（２）の後、前記ゲート電極に前記第1の極性の書き込み電圧を印加し、前記第1および第２の拡散領域を浮遊状態とし、前記半導体基体を接地する動作と、（５）前記動作（１）の後、前記ゲート電極および前記第１の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第２の拡散領域を接地する動作と、（６）前記動作（１）の後、前記ゲート電極および前記第２の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第１の拡散領域を接地する動作と、（７）前記動作（２）の後、前記ゲート電極におよび半導体基体に前記第１の書き込み電圧を印加し、前記第1の拡散領域を接地し、前記第２の拡散領域を浮遊状態とする動作と、（８）前記動作（２）の後、前記ゲート電極および前記半導体基体に前記第1の書き込み電圧を印加し、前記第1の拡散領域を浮遊状態とし、前記第２の拡散領域を接地する動作のいずれかを行うことを特徴とする請求項１記載の強誘電体メモリ。
【請求項４】
さらに前記ゲート電極に読出し電圧を印加し、前記第1の拡散領域に第1の読出しドレイン電圧を印加した状態で第1のドレイン電流を検出する第1の読み出し段階と、前記第1の読出し段階の後で実行され、前記ゲート電極に読出し電圧を印加し、前記第２の拡散領域に第２の読出しドレイン電圧を印加した状態で第２のドレイン電流を検出する第２の読出し段階を実行する読出し回路と、前記第1および第２のドレイン電流の組み合わせから、前記第1、第２および第3の領域に誘起された分極の組み合わせを求めるデータ判定回路と、を有することを特徴とする請求項１記載の強誘電体メモリ。
【請求項５】
強誘電体メモリへの多値データ記録方法であって、
前記強誘電体メモリは、第１導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含み、前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、
前記記録方法は、
前記第１〜第３の領域に、独立に分極を誘起する手順を含むことを特徴とする多値データ記録方法。
【請求項６】
前記分極を誘起する手順は、前記第１、第２および第３の領域に、同一の分極を誘起する第１の段階と、前記第1の段階の後、前記第１、第２および第３の領域のいずれか一つの分極を反転させる第２の段階よりなることを特徴とする請求項５記載の多値データ記録方法。
【請求項７】
前記分極を誘起する手順は、（１）前記ゲート電極に第１の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する手順と、（２）前記ゲート電極に第２の極性の書き込み電圧を印加し、前記第１および第２の拡散領域、および前記半導体基体を接地する手順と、（３）前記動作（１）の後、前記ゲート電極および前記第１および第２の拡散領域に前記第２の極性の書き込み電圧を印加し、前記半導体基体を接地する手順と、（４）前記動作（２）の後、前記ゲート電極に前記第1の極性の書き込み電圧を印加し、前記第1および第２の拡散領域を浮遊状態とし、前記半導体基体を接地する手順と、（５）前記動作（１）の後、前記ゲート電極および前記第１の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第２の拡散領域を接地する手順と、（６）前記動作（１）の後、前記ゲート電極および前記第２の拡散領域、および前記半導体基体に、前記第２の極性の書き込み電圧を印加し、前記第１の拡散領域を接地する手順と、（７）前記動作（２）の後、前記ゲート電極におよび半導体基体に前記第１の書き込み電圧を印加し、前記第1の拡散領域を接地し、前記第２の拡散領域を浮遊状態とする手順と、（８）前記動作（２）の後、前記ゲート電極および前記半導体基体に前記第1の書き込み電圧を印加し、前記第1の拡散領域を浮遊状態とし、前記第２の拡散領域を接地する手順のいずれかよりなることを特徴とする請求項５記載の多値データ記録方法。
【請求項８】
強誘電体メモリからの多値データ読出し方法であって、
前記強誘電体メモリは、第１導電型のチャネル領域を含む半導体基体上に、前記半導体基体中のチャネル領域に対応して、強誘電体膜を介して形成されたゲート電極と、前記半導体基体中、前記チャネル領域の両側にそれぞれ形成された、第２導電型の第１および第２の拡散領域とを含み、前記強誘電体膜中には、前記第１の拡散領域の近傍に位置する第１の領域と、前記第２の拡散領域の近傍に位置する第２の領域と、前記第１および第２の領域の中間に位置する第３の領域が含まれ、
前記読出し方法は、
前記ゲート電極に読出し電圧を印加し、前記第1の拡散領域に第1の読出しドレイン電圧を印加した状態で第1のドレイン電流を検出する第1の読み出し段階と、
前記第1の読出し段階の後で実行され、前記ゲート電極に読出し電圧を印加し、前記第２の拡散領域に第２の読出しドレイン電圧を印加した状態で第２のドレイン電流を検出する第２の読出し段階と、
前記第1および第２のドレイン電流の組み合わせから、前記第1、第２および第3の領域に誘起された分極の組み合わせを求める段階と、を含むことを特徴とする多値データ読出し方法。
【請求項９】
前記第1の読出し段階では前記第２のドレイン領域が接地され、前記第２の読出し段階では、前記第1のドレイン領域が接地されることを特徴とする請求項８記載の多値データ読出し方法。
【請求項１０】
前記第1の読出し段階は、前記第1のドレイン電流が、４段階の電流値のいずれに該当するかを検出する段階を含み、前記第2の読出し段階は、前記第２のドレイン電流が、前記４段階の電流値のいずれに該当するかを検出する段階を含むことを特徴とする請求項８または９記載の多値データ読出し方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００６−１０８６４８（Ｐ２００６−１０８６４８Ａ）
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願番号】特願２００５−２５２５０４（Ｐ２００５−２５２５０４）
【出願日】平成１７年８月３１日（２００５．８．３１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（３０４０２１４１７）国立大学法人東京工業大学 (1,821)
【Ｆターム（参考）】
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願日】平成１７年８月３１日（２００５．８．３１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（３０４０２１４１７）国立大学法人東京工業大学 (1,821)
【Ｆターム（参考）】
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