半導体記憶装置
【課題】一部を除去した配線パターンを利用して、ワード線に対するボーダーレスコンタクト或いは、ビット線に対するビアコンタクト等を歩留まり良く形成する。
【解決手段】メモリセルアレイ上の列方向に延伸する複数の活性領域パターンＡＡi，ＡＡi+1，…，ＡＡnと、行方向に延伸すると共に、非一様に配置される複数のワード線パターンＷＬ１，ＷＬ２…と、複数のワード線パターンに平行に配列される複数の選択ゲート線パターンＳＧ１，ＳＧ２…と、メモリセルアレイ上のワード線パターンの終端部分近傍において配置され、メモリセルアレイ端から引き出された配線の一部分に接触し、配線の隣の配線とは接触していないボーダーレスコンタクト１４と、複数のワード線パターン及び選択ゲート線パターンの内の一部を２重露光により除去して形成したコンタクト形成予定領域内に配置されたビット線コンタクト（ＣＢ）１１とを備える半導体記憶装置。
【解決手段】メモリセルアレイ上の列方向に延伸する複数の活性領域パターンＡＡi，ＡＡi+1，…，ＡＡnと、行方向に延伸すると共に、非一様に配置される複数のワード線パターンＷＬ１，ＷＬ２…と、複数のワード線パターンに平行に配列される複数の選択ゲート線パターンＳＧ１，ＳＧ２…と、メモリセルアレイ上のワード線パターンの終端部分近傍において配置され、メモリセルアレイ端から引き出された配線の一部分に接触し、配線の隣の配線とは接触していないボーダーレスコンタクト１４と、複数のワード線パターン及び選択ゲート線パターンの内の一部を２重露光により除去して形成したコンタクト形成予定領域内に配置されたビット線コンタクト（ＣＢ）１１とを備える半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は配線層とコンタクトに関するものであり、特に微細なピッチで配線されたセルアレイからの引き出し部において、コントロールゲートパターン、金属配線パターン、ビット線パターン等を非一様性（Non-uniform）パターンにて形成したことを特徴とする半導体記憶装置に関する。
【背景技術】
【０００２】
従来の配線では引き出し部は斜めの配線を用いており、コンタクトをとるところまでの間において斜め配線によってピッチを緩和して、配線していた。しかし微細化が進み２つ目露光などを用いて一方方向にのみ高解像度を有するパターンを形成してセルの微細化を進めている。そのためセルのパターンは等間隔のライン・アンド・スペースですべて形成する必要が生じ、引き出し部の規則性が崩れたパターンを形成することができない。そのためそのようなコンタクト形成パターンのないライン・アンド・スペースのパターンにコンタクトを形成する必要が生じてきた。
【０００３】
一方、ゲート配線パターン等へのコンタクトではなく、ＤＲＡＭのアレイ状の活性領域を利用することによって、素子分離領域を形成後に、セルフアラインポリシリコンとポリシリコンプラグを利用して、拡散層に対してコンタクトを形成する半導体装置及びその製造方法については、特許文献１に開示されている。
【特許文献１】特開平９−９７８８２号公報（図３３，図３５）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、２重露光を用いて一部を除去した配線パターンを利用して、ビット線コンタクトＣＢ、ソース線コンタクトＣＳ、ワード線或いは選択ゲート線に対するボーダーレスコンタクト（ワード線コンタクト、選択ゲートコンタクト）、ビット線引き出し部のビアコンタクト、ビット線に対するビアコンタクト等を歩留まり良く形成する半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の第１の特徴は、（イ）列方向に延伸する複数のビット線と、（ロ）行方向に延伸する複数のワード線と、（ハ）ワード線の終端部に各々形成された複数のワード線コンタクトとを備え、（ニ）ワード線は直線状に形成され、少なくとも隣接する２本のワード線の行方向の長さは、互いに異なる半導体記憶装置であることを要旨とする。
【０００６】
本発明の第２の特徴は、（イ）メモリセルアレイ上の列方向に延伸する複数のビット線と、（ロ）ビット線に直交し、行方向に延伸する複数のワード線と、（ハ）複数のビット線はそれぞれ非一様パターンにてストライプ状に配置され、ビット線の列方向に沿った終端部において、ビット線のパターン欠損領域を挟んでビット線上に配置され、行方向に直線状に配列されるビアコンタクトとを備える半導体記憶装置であることを要旨とする。
【発明の効果】
【０００７】
本発明によれば、コンタクトを形成する場合にセルルールピッチの配線に対してコンタクトをとる方法において、二回目の露光時にコンタクトの接続領域を形成し、このコンタクトの接続領域にコンタクトを配置し、しかも、このコンタクトは配線に一部分がかかって形成されたボーダーレスコンタクト（ワード線コンタクト）を形成しており、このボーダーレスコンタクトによって、歩留まり良く配線が接続されていることを特徴とする半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
微細なピッチで配線されたセルアレイからの引き出し部においてコンタクトを形成する場合にセルルールピッチの配線に対してコンタクトをとる方法において、二回目の露光時にコンタクトの接続領域を形成し、この接続領域にコンタクトを形成する。このコンタクトは配線に一部分がかかって形成されたボーダーレスコンタクトを形成しており、このボーダーレスコンタクトによって、歩留まり良く配線が接続されている。
【０００９】
本発明の実施の形態の説明において、「Ｍ０」とは、同一階層レベルの金属層であることを表しており、ビット線引き出し部１９、選択ゲート線引き出し部２０、タングステン電極膜５０等が相当する。同様に、「Ｍ１」とは、同一階層レベルの金属層であることを表しており、銅（Ｃｕ）電極膜６０が相当する。「Ｖ１」とは、ビアコンタクト４６に相当する。ビアコンタクト（Ｖ１−Ｍ１）１０は、Ｖ１とＭ１レベルを結合するコンタクトであり、ビアコンタクト（Ｍ０−Ｖ１）１３とは、Ｍ０とＶ１レベルを結合するコンタクトである。
【００１０】
次に、図面を参照して、本発明の第１乃至第１１の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
また、以下に示す第１乃至第１１の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置は、図１５に示すように、列方向に延伸する複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…（図示省略）と、行方向に延伸する複数のワード線ＷＬ１，ＷＬ２…と、ワード線ＷＬ１，ＷＬ２…の終端部に各々形成された複数のワード線コンタクト（ボーダーレスコンタクトCG）１４とを備え、ワード線ＷＬ１，ＷＬ２…は直線状に形成され、少なくとも隣接する２本のワード線の行方向の長さは、互いに異なる構成を備える。
【００１３】
或いは又、ワード線コンタクト（ボーダーレスコンタクトCG）１４は、複数のワード線ＷＬ１，ＷＬ２…の内の一本のワード線の一部分に接触し、ワード線に隣接するワード線とは接触していない構成を備える。
【００１４】
或いは又、ワード線コンタクト（ボーダーレスコンタクトCG）１４は、更にワード線ＷＬ１，ＷＬ２…の側面の一部分に接触すると共に、下地半導体基板２６とは接触していないこと構成を備える。
【００１５】
或いは又、複数のワード線ＷＬ１，ＷＬ２…及び複数のワード線ＷＬ１，ＷＬ２…に平行に形成された複数の選択ゲート線ＳＧ１,ＳＧ２…の内の一部分に設定されるコンタクト形成領域と、コンタクト形成領域内に配置されるビット線コンタクト（ＣＢ）１１とを更に備える構成を有する。
【００１６】
或いは又、コンタクト形成領域は、複数のワード線ＷＬ１，ＷＬ２…及び複数の選択ゲート線ＳＧ１,ＳＧ２…の内の少なくとも１本をパターン欠損領域として除去することにより形成される領域である構成を有する。
【００１７】
或いは又、コンタクト形成領域は、ワード線ＷＬ１，ＷＬ２…の幅の１倍、或いは奇数倍の幅の寸法を有する構成を有する。
【００１８】
或いは又、複数のワード線ＷＬ１，ＷＬ２…は、中心部分は短く、列方向に順次階段形状に長く配置される構成を有する。
【００１９】
本発明の第１の実施の形態に係る半導体記憶装置は、ワード線ＷＬ１，ＷＬ２…の周辺端部において、非一様性パターンを備える。ここで、「非一様性（Non-uniform）パターン」とは、隣り合うパターン寸法がパターン形状端部において、互いに異なるパターンを意味し、例えば、パターン形状が階段状のパターン、放物線状のパターン、楕円形状のパターンあるいは、互い違いに異なる寸法のパターン等をいう。非一様性（Non-uniform）パターンはワード線パターン、選択ゲート線パターンのみならず、ビット線パターンにおいても適用可能である。更に又、ビット線引き出し部のパターン形状、或いはワード線引き出し部のパターン形状に対しても適用可能である。又、ワード線はＷＬ１，ＷＬ２…は「直線状」に配置されている。ここで、「直線状」に配置されるワード線とは、一定のラインアンドスペースで形成されていることを意味する。ワード線ＷＬ１，ＷＬ２…の線幅と、選択ゲート線ＳＧ１,ＳＧ２…の線幅は等しく同じラインアンドスペース形成されている。したがって、ワード線ＷＬ１，ＷＬ２…の線幅と、選択ゲート線ＳＧ１,ＳＧ２…の線幅は共に最小線幅で形成することができる。
【００２０】
本発明の第１の実施の形態に係る半導体記憶装置は、図１５に示すように、メモリセルアレイ上の列方向に延伸する複数の活性領域ＡＡi，ＡＡi+1，…ＡＡnに対応するビット線パターンと、ビット線パターンに直交し、行方向に延伸すると共に、非一様に配置される複数のワード線パターンＷＬ１，ＷＬ２…と、複数のワード線パターンに平行に配列される複数の選択ゲート線パターンＳＧ１，ＳＧ２…と、メモリセルアレイ上のワード線パターンの終端部分近傍において配置され、メモリセルアレイ端から引き出された配線の一部分に接触し、配線の隣の配線とは接触していないボーダーレスコンタクト１４と、複数のワード線パターン及び選択ゲート線パターンの内の一部分を２重露光により除去して形成した、コンタクト形成予定領域内に配置されたビット線コンタクト（ＣＢ）１１とを備える。
【００２１】
（検討例）
本発明の検討例に係る半導体記憶装置は、図４５の模式的平面図に示すように、メモリセルアレイ１とその周辺回路３を備え、メモリセルアレイの周辺端部においては、図中のＢで示すように、配線パターンの一部分における重なりを防止するために、鍵型形状の配線パターンを使用し、メモリセルアレイ内においては、図中のＡで示すように、ビット線ＢＬに相当する一定のライン・アンド・スペースの配線パターンを使用している。
【００２２】
同様に、本発明の検討例に係る半導体記憶装置は、図４６の模式的平面図に示すように、メモリセルブロック３３の周辺部近傍においては、図中のＣ及びＤに示すように、コンタクトホールを設定するために、斜め配線パターン４を使用している。
【００２３】
更に、本発明の検討例に係る半導体記憶装置は、図４７の模式的平面図に示すように、半導体チップ１００上に形成されたメモリセルアレイ１の周辺部のセンスアンプ６の領域においても、図中のＥに示すように、斜め配線パターン４の形状を備えており、メモリセルアレイ１内のビット線引き出し部１９においては、図中Ａで示すように、ビアコンタクト１３を配置する近傍領域の幅を広く形成している。
【００２４】
本発明の検討例に係る半導体記憶装置は、半導体チップ１００上のメモリセルアレイ内のビット線引き出し部（Ｍ０）１９の近傍において、図４８に示すように、ビアコンタクト（Ｍ０−Ｖ１）１３及びビット線コンタクト１１を配置している。
【００２５】
（二重露光）
本発明の第１の実施の形態に係る半導体記憶装置の製造方法において使用する二重露光について説明する。
【００２６】
（ａ）図１に示すように、半導体チップ１００上にワード線ＷＬ１，ＷＬ２のパターン，選択ゲート線ＳＧ１，ＳＧ２，ダミー配線ＤＥのパターンを形成する。
【００２７】
（ｂ）次に、図２に示すように、ワード線ＷＬ２の周辺部のパターンＰ１及びＰ３と、ダミー配線ＤＥのパターンＰ２に対して二重露光を実施して、これらのパターンＰ１，Ｐ２，Ｐ３を除去する。
【００２８】
（ｃ）次に、図３に示すように、パターンＰ１，Ｐ３が除去されたことにより形成されえるスペースを利用して、ボーダーレスコンタクト（ＣＧ）１４を配置すると共に、パターンＰ３が除去されたスペースを利用して、ビット線コンタクト（ＣＢ）１１を直線状に配置形成する。
【００２９】
（第１の実施の形態の変形例１）
本発明の第１の実施の形態の変形例１に係る半導体記憶装置の製造方法の一工程を説明する平面パターンは、図４に示すように、ビット線コンタクト（ＣＢ）１１を配置するスペースとして、一対の選択ゲート線ＳＧ１のパターンの間の間隔として、３Ｌとしている。ここで、Ｌは最小のライン・アンド・スペース（最小線幅）を表す。図４中の点線で示すように、ダミー配線ＤＥを１本分だけ二重露光によって除去することで、図４のパターン構造を実現することができる。例えば、本発明の第１の実施の形態の変形例１に係る半導体記憶装置は、図４に示すように、複数のワード線パターン及び選択ゲート線パターンの内の一本を２重露光により除去して形成した、最小線幅Ｌの３倍の幅の寸法を有するコンタクト形成予定領域を備える。
【００３０】
（第１の実施の形態の変形例２）
本発明の第１の実施の形態の変形例２に係る半導体記憶装置の製造方法の一工程を説明する平面パターンは、図５に示すように、ビット線コンタクト（ＣＢ）１１を配置するスペースとして、選択ゲート線ＳＧ２と選択ゲート線ＳＧ１のパターンの間の間隔として、５Ｌとしている。図５中の点線で示すように、ダミー配線ＤＥと選択ゲート線ＳＧ１を１本分だけ二重露光によって除去することで、図５のパターン構造を実現することができる。例えば、本発明の第１の実施の形態の変形例２に係る半導体記憶装置は、図５に示すように、複数のワード線パターン及び選択ゲート線パターンの内の二本を２重露光により除去して形成した、最小線幅Ｌの５倍の幅の寸法を有するコンタクト形成予定領域を備える。
【００３１】
（第１の実施の形態の変形例３）
本発明の第１の実施の形態の変形例３に係る半導体記憶装置の製造方法の一工程を説明する平面パターンは、図６に示すように、ビット線コンタクト（ＣＢ）１１を配置するスペースとして、一対の選択ゲート線ＳＧ２のパターンの間の間隔として、７Ｌとしている。図６中の点線で示すように、ダミー配線ＤＥと一対の選択ゲート線ＳＧ１を二重露光によって除去することで、図６のパターン構造を実現することができる。
【００３２】
例えば、本発明の第１の実施の形態の変形例３に係る半導体記憶装置は、図６に示すように、複数のワード線パターン及び選択ゲート線パターンの内の三本を２重露光により除去して形成した、最小線幅Ｌの７倍の幅の寸法を有するコンタクト形成予定領域を備える。
【００３３】
本発明の第１の実施の形態の変形例１〜３においては、最小線幅Ｌの３倍、５倍、７倍の幅の寸法を有するコンタクト形成予定領域を備える例について説明したが、これらの値に限られるものではないことは勿論である。最小線幅Ｌの１倍であってもよく、或いは又、９倍、１１倍の幅の寸法を有するコンタクト形成予定領域を備えていても良い。更に一般的には、最小線幅Ｌの２ｋ−１（ｋは１以上の正の整数）倍の幅の寸法を有するコンタクト形成予定領域を備えていても良い。
【００３４】
（製造方法）
本発明の第１の実施の形態に係る半導体記憶装置の製造方法を以下に説明する。図７乃至図１０は、図３のＩ−Ｉ線に沿う模式的素子断面構造図に対応し、図１１は、図３のＩＩ―Ｉ線に沿う模式的素子断面構造に対応する。
【００３５】
（ａ）図７に示すように、ウェル若しくは半導体基板２６上にゲート絶縁膜３０、例えばポリシリコンからなるフローティングゲート８、例えばアルミナ膜からなるゲート間絶縁膜７、例えばポリシリコンからなるコントロールゲート２を順次形成後、全面にハードマスク２８を形成し、更にリソグラフィーとパターニングによってレジスト２７のパターンを形成する。
【００３６】
（ｂ）次に、図８に示すように、レジスト２７のパターンをマスクとして、コントロールゲート２の表面が露出するまで、ハードマスク２８をエッチングにより除去する。
【００３７】
（ｃ）次に、図９に示すように、レジスト４０のパターンをリソグラフィーとパターニングによって形成後、ハードマスク２８のパターンを1本分を二重露光によって除去する。
【００３８】
（ｄ）次に、図１０に示すように、レジスト４０を除去後、ハードマスク２８のパターンを利用して、全面エッチングを実施して、ゲート絶縁膜３０、フローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造を形成する。
【００３９】
（ｅ）次に、図１１に示すように、全面に層間絶縁膜３６を堆積し、リソグラフィーとパターニングによって、ビット線コンタクト（ＣＢ）１１及びボーダーレスコンタクト（ＣＧ）１４を形成する。
【００４０】
（第１の実施の形態の変形例４）
本発明の第１の実施の形態の変形例４に係る半導体記憶装置の製造方法を以下に説明する。
【００４１】
（ａ）図１２に示すように、半導体チップ１００上にワード線若しくは選択ゲート線のパターンを形成後、これらの電極配線パターン上のボーダーレスコンタクトの形成予定領域となる二重露光領域１６を設定する。
【００４２】
この二重露光領域１６は、例えばレチクルの交換のみで、同じレジストに２回露光現像工程（ＰＥＰ）を実施することによって、形成することができる。
【００４３】
（ｂ）次に、図１３に示すように、ビット線コンタクト（ＣＢ）１１の形成予定領域となるパターンＰ２と、ソース線コンタクト（ＣＳ）１２の形成予定領域となるパターンＰ４に対して２重露光を実施して、パターンＰ２及びＰ４を除去する。
【００４４】
（ｃ）次に、図１４に示すように、ビット線コンタクト（ＣＢ）１１を直線状に配置形成すると共に、ソース線コンタクト（ＣＳ）１２及びボーダーレスコンタクト（ＣＧ）１４を形成する。
【００４５】
（第１の実施の形態の変形例５）
本発明の第１の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターンは、図１５に示すように、非一様性パターン形状として階段状構造を有する。
【００４６】
（素子断面構造）
図１５のＩ−Ｉ線に沿うボーダーレスコンタクト部分の模式的素子断面構造は、図１６に示すように、ウェル若しくは半導体基板２６内に形成された素子分離領域（ＳＴＩ）３２上に配置されるゲート絶縁膜３０と、層間絶縁膜３６内に形成され、ゲート絶縁膜３０上に積層構造として配置されるフローティングゲート８、ゲート間絶縁膜７及びコントロールゲート２とから形成されるスタックゲート構造と、コントロールゲート２上にバリアメタル９を介して接触するボーダーレスコンタクト１４とから構成される。ボーダーレスコンタクト１４は、図１５及び図１６に示すように、メモリセルアレイ上のワード線パターンの終端部分近傍において配置され、メモリセルアレイ端から引き出された配線の一部分に接触し、接触する配線の隣の配線とは接触していない。更に詳細には、図１６に示すように、メモリセルアレイ端から引き出された配線の側面の一部分に接触するが、下地のウェル若しくは半導体基板２６とは接触していない。
【００４７】
比較的セルルールピッチが緩やかな場合のコンタクトの構造例は、図１７（ａ）に示すように、フローティングゲート８、層間絶縁膜７及びコントロールゲート２からなるスタックゲート構造に対して、層間絶縁膜５８を介して一部重なりをもってセルフアライン形成されたビット線コンタクト（ＣＢ）１１及び、図１７（ｂ）に示すように、スタックゲート構造に隣接して形成されるソース線コンタクト（ＣＳ）１２のように表される。
【００４８】
一方、セルルールピッチが更に微細化された場合のコンタクトの構造例は、図１８（ａ）に示すように、フローティングゲート８、層間絶縁膜７及びコントロールゲート２からなるスタックゲート構造に対して、コントロールゲート２上に形成されるボーダーレスコンタクト１４及び、選択ゲート電極１５上に形成される選択ゲートコンタクト（ＳＧ）１５ａ、図１８（ｂ）に示すように、拡散層に対するビット線コンタクト（ＣＢ）１１及びソース線コンタクト（ＣＳ）１２のように表される。
【００４９】
図１５のＩＩＩ−ＩＩＩ線に沿うボーダーレスコンタクト１４（ＣＧ）及び選択ゲート線引き出し部（Ｍ０）２０の部分の模式的素子断面構造は、図１９に示すように、ウェル若しくは半導体基板２６内に形成された素子分離領域（ＳＴＩ）３２上に配置されるゲート絶縁膜３０と、層間絶縁膜３６内に形成され、ゲート絶縁膜３０上に配置される選択ゲート電極（ＳＧ１，ＳＧ２）１５と、選択ゲート電極１５上にバリアメタル１０を介して接触するボーダーレスコンタクト１４と、ボーダーレスコンタクト１４の接触する選択ゲート線引き出し部（Ｍ０）２０とから構成される。
【００５０】
図１５のＩＩ−ＩＩ線に沿うボーダーレスコンタクト１４（ＣＧ）及び選択ゲート線引き出し部（Ｍ０）２０の部分の模式的素子断面構造は、図２０に示すように、ウェル若しくは半導体基板２６内に形成された素子分離領域（ＳＴＩ）３２上に配置されるゲート絶縁膜３０と、層間絶縁膜３６内に形成され、ゲート絶縁膜３０上に配置される選択ゲート電極（ＳＧ１，ＳＧ２）１５と、選択ゲート電極１５上にバリアメタル１０を介して接触するボーダーレスコンタクト１４と、ボーダーレスコンタクト１４の接触する選択ゲート線引き出し部（Ｍ０）２０とから構成される。メモリセルアレイ端から引き出された一対の選択ゲート線１５の両方の一部分に接触し、一対の選択ゲート配線の隣の配線とは接触していないボーダーレスコンタクト１４を備える。
【００５１】
以上のように、本発明の第１の実施の形態に係る半導体記憶装置によれば、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができる。
【００５２】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体記憶装置は、図２１に示すように、メモリセルアレイ上の列方向に延伸する複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…と、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に直交し、行方向に延伸する複数のワード線ＷＬi-1，ＷＬi，ＷＬi+1…（図示省略）と、複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…はそれぞれ非一様パターンにてストライプ状に配置され、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…の列方向に沿った終端部において、ビット線のパターン欠損領域を挟んでビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…上に配置され、行方向に直線状に配列されるビアコンタクト（Ｍ０−Ｖ１）１３とを備える。
【００５３】
或いは又、ビアコンタクト（Ｍ０−Ｖ１）１３の行方向のピッチは、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…が行方向に配列されるピッチの２倍である構成を有する。
【００５４】
或いは又、金属埋め込み層を更に備え、ビアコンタクト（Ｍ０−Ｖ１）１３は、金属埋め込み層の一部分に接触する構成を有する。
【００５５】
或いは又、金属埋め込み層は、タングステン電極膜５０である構成を有する。
【００５６】
本発明の第２の実施の形態に係る半導体記憶装置は、図２１に示すように、半導体チップ１００上に形成されるビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4に対応して形成されるビット線引き出し部（Ｍ０）１９において非一様性パターンを備え、ビット線コンタクト（ＣＢ）１１の配置パターンピッチに対して、ビアコンタクト（Ｍ０−Ｖ１）１３の配置パターンピッチは倍ピッチの関係にある。
【００５７】
即ち、本発明の第２の実施の形態に係る半導体記憶装置は、図２１を参照して、メモリセルアレイ上の列方向に延伸する複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…のパターンと、ビット線パターンに直交し、行方向に延伸する複数のワード線パターン（図示省略）と、複数のビット線パターン上にそれぞれ非一様に配置され、ストライプ形状を有する複数のビット線引き出し部（Ｍ０）１９と、ビット線引き出し部（Ｍ０）１９の終端部分近傍において、二重露光によりビット線引き出し部（Ｍ０）１９の一部のパターンＰ５，Ｐ６（図２２）を除去した領域を挟んでビット線引き出し部（Ｍ０）１９上に配置されるビアコンタクト（Ｍ０−Ｖ１）１３とを備え、ビアコンタクト（Ｍ０−Ｖ１）１３は、ビット線引き出し部（Ｍ０）１９のパターンの倍のピッチで行方向に配置される構成を備える。
【００５８】
或いは又、メモリセルアレイ内に形成された例えば、タングステン電極膜（Ｍ０）５０からなる金属埋め込み層を更に備え、ビット線引き出し部（Ｍ０）１９の終端部分近傍において配置されるビアコンタクト（Ｍ０−Ｖ１）１３は、タングステン電極膜（Ｍ０）５０の一部分に接触する構成を有する。
【００５９】
（ビット線引き出し部の形成方法）
（ａ）図２２に模式的に示すように、半導体チップ１００上において、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するビット線引き出し部（Ｍ０）１９の電極パターンを形成後、パターンＰ５及びＰ６で示されるパターンを形成する。
【００６０】
（ｂ）次に、図２３に模式的に示すように、二重露光によって、パターンＰ５及びＰ６に相当する終端部分のパターンを除去すると共に、ビアコンタクト（Ｍ０−Ｖ１）１３を最小ライン・アンド・スペースの倍のピッチで配置する。
【００６１】
（ｃ）更に、図２１に示すように、ビット線コンタクト（ＣＢ）１１を各ビット線引き出し部（Ｍ０）１９に対して配置する。
【００６２】
（製造方法）
本発明の第２の実施の形態に係る半導体記憶装置は、図２１のＩ―Ｉ線に沿う模式的素子断面構造を用いて、以下の製造工程に従って形成することができる。
【００６３】
（ａ）図２４に示すように、層間絶縁膜３８上にマスク５４を用いて、ビット線引き出し部（Ｍ０）１９に対応する金属配線形成用のパターンを形成する。
【００６４】
（ｂ）次に、図２５に示すように、レジスト５２のパターンをリソグラフィーとパターニングにより形成後、エッチングを実施して層間絶縁膜３８に対して、金属埋め込み層形成予定領域５６を形成する。
【００６５】
（ｃ）次に、図２６に示すように、金属埋め込み層形成予定領域５６の内側にバリアメタル４２を形成後、レジスト５２及びマスク５４を除去し、全面に例えばタングステン電極膜５０を厚く形成する。
【００６６】
（ｄ）次に、図２７に示すように、エッチング若しくは化学的機械的研磨技術（ＣＭＰ）等の技術を用いて、タングステン電極膜５０を層間絶縁膜３８が露出するまで平坦化し、除去する。
【００６７】
（ｅ）更に、図２８の拡大図に示すように、層間絶縁膜４８を堆積後、上記（ａ）〜（ｄ）の工程と同様に、ビアコンタクト１３形成用のパターンを形成し、層間絶縁膜４８をエッチングにより除去し、タングステン電極膜（Ｍ０）の表面を露出し、バリアメタル４４を形成後、金属膜若しくはポリシリコン等によって、ビアコンタクト（Ｖ１）４６を埋め込み、ビアコンタクト（Ｍ０−Ｖ１）１３を形成する。
【００６８】
本発明の第２の実施の形態に係る半導体記憶装置によれば、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができる。
【００６９】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体記憶装置は、図２９に示すように、列方向に延伸する複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…と、行方向に延伸する複数のワード線ＷＬi-1，ＷＬi，ＷＬi+1…（図示省略）と、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…の終端部上に各々形成された複数のビアコンタクト（Ｍ０−Ｖ１）１３とを備え、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…は直線状に形成され、少なくとも隣接する２本のビット線の列方向の長さは、互いに異なる構成を有する。
【００７０】
或いは又、ビアコンタクト（Ｍ０−Ｖ１）１３は、複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…の内の一本のビット線の一部分に接触し、ビット線に隣接するビット線とは接触していない構成を有する。
【００７１】
或いは又、ビアコンタクト（Ｍ０−Ｖ１）１３の上部に配置され、ビアコンタクト（Ｍ０−Ｖ１）１３の一部分に対して接触する電極膜からなる別のビアコンタクト（Ｖ１−Ｍ１）１０を更に備える。
【００７２】
或いは又、複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…は、中心部分は短く、行方向に順次階段形状に長く配置される構成を有する。
【００７３】
本発明の第３の実施の形態に係る半導体記憶装置は、図２９に示すように、半導体チップ１００上に形成されるビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部において、階段状の非一様性パターンを備え、ビアコンタクト（Ｍ０−Ｖ１）１３を配置し、更にビアコンタクト（Ｍ０−Ｖ１）１３に対して、ビアコンタクト（Ｖ１−Ｍ１）１０を配置する構成を有する。
【００７４】
即ち、本発明の第３の実施の形態に係る半導体記憶装置は、図２９に示すように、メモリセルアレイ上の列方向に延伸すると共に、非一様に配置される複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…のパターンと、ビット線パターンに直交し、行方向に延伸する複数のワード線パターン（図示省略）と、メモリセルアレイ上のビット線パターンの終端部分近傍において配置され、メモリセルアレイ端から引き出された配線の一部分に接触するビアコンタクト（Ｍ０−Ｖ１）１３とを備え、ビアコンタクト（Ｍ０−Ｖ１）１３は接触する配線の隣の配線とは接触していない構成を有する。
【００７５】
更に、図３６に示すように、ビアコンタクト（Ｍ０−Ｖ１）１３の一部分に対して接触する更に別のビアコンタクト（Ｖ１−Ｍ１）１０を備える。
【００７６】
本発明の第３の実施の形態に係る半導体記憶装置によれば、図３２乃至図３５に示すように、ビアコンタクト（Ｍ０−Ｖ１）１３の上部に対して、ビアコンタクト（Ｖ１−Ｍ１）１０を形成する。
【００７７】
（ビット線パターンの周辺端部の形成方法）
（ａ）図３０に模式的に示すように、半導体チップ１００上において、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4に対応するパターンを形成後、パターンＰ７で示されるパターンを形成する。
【００７８】
（ｂ）次に、図３１に模式的に示すように、二重露光によって、パターンＰ７に相当する周辺端部分のパターンを除去すると共に、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に配置する。
【００７９】
（製造方法）
本発明の第３の実施の形態に係る半導体記憶装置は、図２９のＩ―Ｉ線に沿う模式的素子断面構造を用いて、以下の製造工程に従って形成することができる。
【００８０】
（ａ）図３２に示すように、ビアコンタクト（Ｖ１）４６を形成後、層間絶縁膜６８を堆積し、更に層間絶縁膜６８上にマスク７２を用いて、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応する金属配線形成用のパターンを形成し、レジスト７０を塗布後、リソグラフィーとパターニングによって、レジスト７０のパターンを形成し、エッチングを実施して図２９に対応するビット線ＢＬj-2，ＢＬj-1，ＢＬjに対応するパターン部分の層間絶縁膜６８をビアコンタクト（Ｖ１）４６の表面が露出するまで除去する。
【００８１】
（ｂ）次に、図３３に示すように、エッチング除去された溝部分にバリアメタル６２を形成し、溝底部においてビアコンタクト（Ｖ１）４６が露出した溝内においては、バリアメタル６２とビアコンタクト（Ｖ１）４６を接触させる。
【００８２】
（ｃ）次に、図３４に示すように、マスク７２及びレジスト７０を除去し、全面に例えば銅（Ｃｕ）電極膜６０を厚く形成する。
【００８３】
（ｄ）次に、図３５に示すように、エッチング若しくは化学的機械的研磨技術（ＣＭＰ）等の技術を用いて、銅（Ｃｕ）電極膜６０を層間絶縁膜６８が露出するまで平坦化し、除去する。
【００８４】
以上の製造工程によって、最終的に図３６の拡大図に示すように、ビアコンタクト（Ｖ１−Ｍ１）１０を形成することができる。
【００８５】
本発明の第３の実施の形態に係る半導体記憶装置によれば、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することができる。
【００８６】
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体記憶装置は、図３７に示すように、複数のワード線ＷＬ１，ＷＬ２…は、中心部分は短く、列方向に順次放物線形状に長く配置される。
【００８７】
本発明の第４の実施の形態に係る半導体記憶装置は、図３７に示すように、ワード線ＷＬ１，ＷＬ２…の周辺端部において、二重露光によって除去された放物線形状の非一様性パターンを備える。放物線形状のパターンを用いることによって、微細な階段状のパターンを形成する必要がないという利点がある。
【００８８】
本発明の第４の実施の形態に係る半導体記憶装置の構造及び製造方法は、第１の実施の形態と同様であるため、説明は省略する。
【００８９】
本発明の第４の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【００９０】
又、本発明の第４の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできる。
本発明の第４の実施の形態に係る半導体記憶装置によれば、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された放物線形状の非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができる。
【００９１】
（第５の実施の形態）
本発明の第５の実施の形態に係る半導体記憶装置は、図３８に示すように、複数のワード線ＷＬ１，ＷＬ２…は、中心部分は長く、列方向に順次楕円形状に長く短く配置される。
【００９２】
本発明の第５の実施の形態に係る半導体記憶装置は、図３８に示すように、ワード線ＷＬ１，ＷＬ２…の周辺端部において、二重露光によって除去された非一様性パターンを備える。楕円形状のパターンを用いることによって、微細な階段状のパターンを形成する必要がないという利点がある。
【００９３】
本発明の第５の実施の形態に係る半導体記憶装置の構造及び製造方法は、第１の実施の形態と同様であるため、説明は省略する。
【００９４】
本発明の第５の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても楕円形状の非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【００９５】
又、本発明の第５の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできる。
【００９６】
本発明の第５の実施の形態に係る半導体記憶装置及びその製造方法によれば、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された楕円形状の非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができる。
【００９７】
（第６の実施の形態）
本発明の第６の実施の形態に係る半導体記憶装置は、図３９に示すように、複数のワード線ＷＬ１，ＷＬ２…は、中心部分は短く、列方向に順次放物線形状に長く配置される。
【００９８】
本発明の第６の実施の形態に係る半導体記憶装置は、図３９に示すように、ワード線ＷＬ１，ＷＬ２…の両側の周辺端部において、二重露光によって除去された放物線形状の非一様性パターンを備える。放物線形状のパターンを用いることによって、微細な階段状のパターンを形成する必要がないという利点がある。
【００９９】
本発明の第６の実施の形態に係る半導体記憶装置の構造及び製造方法は、第１の実施の形態と同様であるため、説明は省略する。
【０１００】
本発明の第６の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【０１０１】
又、本発明の第６の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできる。
【０１０２】
本発明の第６の実施の形態に係る半導体記憶装置によれば、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの両側の周辺端部分において、二重露光によって除去された放物線形状の非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができる。
【０１０３】
（第７の実施の形態）
（ＮＡＮＤ型）
本発明の第７の実施の形態に係る半導体記憶装置は、図４０に示すように、ＮＡＮＤ型回路構成を備える。
【０１０４】
ＮＡＮＤセルユニット２４は、図４０に詳細に示されているように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【０１０５】
本発明の第７の実施の形態に係る半導体記憶装置の例では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの構造を基本構造としており、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルを備えている。各メモリセルトランジスタのソース・ドレイン拡散層を介して複数個のメモリセルがビット線方向に直列に接続され、両端部に選択ゲートトランジスタの選択ゲート電極１５が配置され、更にこれらの選択ゲートトランジスタを介して、ビット線コンタクト（ＣＢ）１１及びソース線コンタクト（ＣＳ）１２に接続されている。結果として、１つのメモリセルユニットが構成され、これらのメモリセルユニットは、ビット線に直交するワード線ＷＬ方向に複数並列に配置されている。
【０１０６】
本発明の第７の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができることは明らかである。
【０１０７】
又、本発明の第７の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【０１０８】
又、本発明の第７の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできることも明らかである。
【０１０９】
（第８の実施の形態）
（ＡＮＤ型）
本発明の第８の実施の形態に係る半導体記憶装置は、図４１に示すように、ＡＮＤ型回路構成を備える。
【０１１０】
ＡＮＤセルユニット２３は、図４１に詳細に示されているように、並列に接続されたメモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【０１１１】
図４１において、点線で囲まれた２３がＡＮＤセルユニットを示す。ＡＮＤセルユニット２３内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図４１に示されるようにＡＮＤ型フラッシュメモリのＡＮＤセルユニット２３では、メモリセルトランジスタＭ０〜Ｍ１５が並列に接続され、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１のゲートには、選択ゲート線ＳＧＤが接続されている。ソース線側選択トランジスタＳＧ２のゲートには、選択ゲート線ＳＧＳが接続されている。ビット線側選択トランジスタＳＧＳ１のドレインは、ビット線コンタクトＣＢを介してビット線ＢＬj-1，ＢＬj，ＢＬj+1・・・に接続されている。ソース線側選択トランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介してソース線ＳＬに接続されている。
【０１１２】
本発明の第８の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができることは明らかである。
【０１１３】
又、本発明の第８の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【０１１４】
又、本発明の第８の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできることも明らかである。
【０１１５】
（第９の実施の形態）
（ＮＯＲ構成）
本発明の第９の実施の形態に係る半導体記憶装置は、図４２に示すように、ＮＯＲ型回路構成を備える。
【０１１６】
図４２において、点線で囲まれた２９がＮＯＲセルユニットを示す。ＮＯＲセルユニット２９内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2に接続されている。更に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…に直交するワード線ＷＬi-1，ＷＬi，ＷＬi+1…方向にＮＯＲセルユニット２９が配列されており、各ワード線ＷＬi-1，ＷＬi，ＷＬi+1…がＮＯＲセル間で、メモリセルトランジスタのゲートを共通に接続している。ＮＯＲ型回路構成による不揮発性半導体記憶装置では、ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。
【０１１７】
本発明の第９の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができることは明らかである。
【０１１８】
又、本発明の第９の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【０１１９】
又、本発明の第９の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできることも明らかである。
【０１２０】
（第１０の実施の形態）
本発明の第１０の実施の形態に係る半導体記憶装置は、図４３に示すように、２トランジスタ／セル型回路構成を備える。
【０１２１】
本発明の第１０の実施の形態に係る半導体記憶装置の例では、２トランジスタ／セル方式の構造を基本構造としており、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルを備えている。メモリセルトランジスタＭＴのドレイン領域は拡散層１８を介してビット線コンタクト（ＣＢ）１１に接続され、メモリセルトランジスタＭＴのソース領域は拡散層１８を介して選択トランジスタＳＴのドレイン領域に接続されている。又、選択トランジスタＳＴのソース領域は、拡散層１８を介してソース線コンタクト（ＣＳ）１２に接続されている。このような２トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図４３に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルのコントロールに共通に接続され、ページ単位３４を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタのゲートに対しては選択ゲート線ＳＧＳが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ方向においては、２トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が直列に、配置されている。
【０１２２】
結果として、図４３に示すように、ビット線コンタクトＣＢは隣接するワード線ＷＬi-1，ＷＬi間にワード線方向に直線状に配置され、ソース線コンタクトＣＳは隣接する選択ゲート線ＳＧＳ間においてワード線方向に直線状に配置されている。
【０１２３】
本発明の第１０の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができることは明らかである。
【０１２４】
又、本発明の第１０の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【０１２５】
又、本発明の第１０の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできることも明らかである。
【０１２６】
（第１１の実施の形態）
本発明の第１１の実施の形態に係る半導体記憶装置は、図４４に示すように、３トランジスタ／セル型回路構成を備える。
【０１２７】
本発明の第１１の実施の形態に係る半導体記憶装置の例では、３トランジスタ／セル方式の構造を基本構造としており、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルを備え、メモリセルの両側には、選択ゲート電極１５を有する選択トランジスタが配置されている。メモリセルトランジスタＭＴのドレイン領域はビット線側選択トランジスタＳＴ１を介してビット線コンタクト（ＣＢ）１１に接続され、メモリセルトランジスタＭＴのソース領域はソース線側選択トランジスタＳＴ２を介してソース線コンタクト（ＣＳ）１２に接続されている。このような３トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図４４に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルのコントロールゲート２に共通に接続され、ページ単位３４を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、ソース線側選択トランジスタＳＴ２のゲートに対しては選択ゲート線ＳＧＳが共通に接続され、ビット線側選択トランジスタＳＴ１のゲートに対しては選択ゲート線ＳＧＤが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ方向においては、３トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が直列に、配置されている。
【０１２８】
結果として、図４４に示すように、ビット線コンタクトＣＢは隣接するワード線ＷＬi-1，ＷＬi間にワード線方向に直線状に配置され、ソース線コンタクトＣＳは隣接する選択ゲート線ＳＧＳ間においてワード線方向に直線状に配置されている。
【０１２９】
本発明の第１１の実施の形態に係る半導体記憶装置によれば、ＮＡＮＤ型とＮＯＲ型の中間的な動作が可能となる。このような３トランジスタ／セル方式の回路構成においても、図４４に示すように、ビット線コンタクト（ＣＢ）１１及びソース線コンタクト（ＣＳ）１２の配置が直線的である。
【０１３０】
本発明の第１１の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができることは明らかである。
【０１３１】
又、本発明の第１１の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【０１３２】
又、本発明の第１１の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできることも明らかである。
【０１３３】
（その他の実施の形態）
上記のように、本発明は第１乃至第１１の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１３４】
例えば、本発明の第１乃至第１１の実施の形態の説明においては、主として、２値ＮＡＮＤ型
ＥＥＰＲＯＭについて説明した。しかし、３値以上の多値ＮＡＮＤ型ＥＥＰＲＯＭについても適用可能である。例えば、４値ＮＡＮＤ型ＥＥＰＲＯＭであれば、２値ＮＡＮＤ型ＥＥＰＲＯＭに較べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値ＮＡＮＤ型ＥＥＰＲＯＭについても適用可能である。
【０１３５】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１３６】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図２】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図３】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図４】本発明の第１の実施の形態の変形例１に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図５】本発明の第１の実施の形態の変形例２に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図６】本発明の第１の実施の形態の変形例３に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図７】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図３のＩ−Ｉ線に沿う模式的素子断面構造図。
【図８】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図３のＩ−Ｉ線に沿う模式的素子断面構造図。
【図９】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図３のＩ−Ｉ線に沿う模式的素子断面構造図。
【図１０】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図３のＩ−Ｉ線に沿う模式的素子断面構造図。
【図１１】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図３のＩＩ−Ｉ線に沿う模式的素子断面構造図。
【図１２】本発明の第１の実施の形態の変形例４に係る半導体記憶装置の製造方法の一工程を説明する模式的平面パターン図。
【図１３】本発明の第１の実施の形態の変形例４に係る半導体記憶装置の製造方法の一工程を説明する模式的平面パターン図。
【図１４】本発明の第１の実施の形態の変形例４に係る半導体記憶装置の製造方法の一工程を説明する模式的平面パターン図。
【図１５】本発明の第１の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図１６】図１５のＩ−Ｉ線に沿うボーダーレスコンタクト部分の模式的素子断面構造図。
【図１７】（ａ）セルフアライン形成によるビット線コンタクト（ＣＢ）１１部分の素子断面構造図、（ｂ）ソース線コンタクト（ＣＳ）１２部分の素子断面構造図。
【図１８】（ａ）ボーダーレスコンタクト（ＣＧ）１４と選択ゲートコンタクト（ＳＧ）１５ａの素子断面構造図、（ｂ）ビット線コンタクト（ＣＢ）１１及びソース線コンタクト（ＣＳ）１２の素子断面構造図。
【図１９】図１５のＩＩＩ−ＩＩＩ線に沿うボーダーレスコンタクト及び選択ゲート線引き出し部（Ｍ０）部分の模式的素子断面構造図。
【図２０】図１５のＩＩ−ＩＩ線に沿うボーダーレスコンタクト及び選択ゲート線引き出し部（Ｍ０）部分の模式的素子断面構造図。
【図２１】本発明の第２の実施の形態に係る半導体記憶装置の模式的平面パターン図であって、ビット線引き出し部（Ｍ０）近傍におけるビット線コンタクト（ＣＢ）とビアコンタクト（Ｍ０−Ｖ１）の配置パターンの説明図。
【図２２】本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する模式的平面パターン図。
【図２３】本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する模式的平面パターン図。
【図２４】本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２２のＩ−Ｉ線に沿う模式的素子断面構造図。
【図２５】本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２２のＩ−Ｉ線に沿う模式的素子断面構造図。
【図２６】本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２２のＩ−Ｉ線に沿う模式的素子断面構造図。
【図２７】本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２２のＩ−Ｉ線に沿う模式的素子断面構造図。
【図２８】ビアコンタクト（Ｍ０−Ｖ１）近傍における模式的素子断面構造図。
【図２９】本発明の第３の実施の形態に係る半導体記憶装置の模式的平面パターン図であって、ビット線端部近傍におけるビアコンタクト（Ｍ０−Ｖ１）の配置パターンの説明図。
【図３０】本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図３１】本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図３２】本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２９のＩ−Ｉ線に沿う模式的素子断面構造図。
【図３３】本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２９のＩ−Ｉ線に沿う模式的素子断面構造図。
【図３４】本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２９のＩ−Ｉ線に沿う模式的素子断面構造図。
【図３５】本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２９のＩ−Ｉ線に沿う模式的素子断面構造図。
【図３６】ビアコンタクト（Ｖ１−Ｍ１）近傍における模式的素子断面構造図。
【図３７】本発明の第４の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図３８】本発明の第５の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図３９】本発明の第６の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図４０】本発明の第７の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図４１】本発明の第８の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図４２】本発明の第９の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図４３】本発明の第１０の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図４４】本発明の第１１の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図４５】本発明の検討例に係る半導体記憶装置の模式的平面図。
【図４６】本発明の検討例に係る半導体記憶装置のメモリセルブロック近傍における模式的平面図。
【図４７】本発明の検討例に係る半導体記憶装置のメモリセルアレイ及びセンスアンプ近傍における模式的平面図。
【図４８】本発明の検討例に係る半導体記憶装置のメモリセルアレイ内のビット線引き出し部近傍における模式的平面図。
【符号の説明】
【０１３７】
１…メモリセルアレイ
２…コントロールゲート
３…周辺回路
４…斜め配線パターン
６…センスアンプ
７…ゲート間絶縁膜
８…フローティングゲート
９，４２，４４，６２…バリアメタル
１０…ビアコンタクト（Ｖ１−Ｍ１）
１１…ビット線コンタクト（ＣＢ）
１２…ソース線コンタクト（ＣＳ）
１３…ビアコンタクト（Ｍ０−Ｖ１）
１４…ワード線コンタクト（ボーダーレスコンタクト,コントロールゲートコンタクトＣＧ）
１５…選択ゲート電極
１５ａ…選択ゲートコンタクト（ＳＧ）
１６…二重露光領域
１７…ポリシリコンコンタクト
１８…拡散層
１９…ビット線引き出し部（Ｍ０）
２０…選択ゲート線引き出し部（Ｍ０）
２３…ＡＮＤセルユニット
２４…ＮＡＮＤセルユニット
２６…ウェル若しくは半導体基板
２７，４０，５２，７０…レジスト
２８…ハードマスク
２９…ＮＯＲセルユニット
３０…ゲート絶縁膜
３２…素子分離領域（ＳＴＩ）
３３…メモリセルブロック
３４…ページ単位
３６，３８，４８，５８，６８…層間絶縁膜
４６…ビアコンタクト（Ｖ１）
５０…タングステン電極膜（Ｍ０）
６０…銅（Ｃｕ）電極膜
５６…金属埋め込み層形成予定領域
７２…マスク
１００…半導体チップ
ＭＴ，Ｍ０〜Ｍ１５…メモリセルトランジスタ
ＳＴ１，ＳＧ１…ビット線側選択ゲートトランジスタ
ＳＴ２，ＳＧ２…ソース線側選択ゲートトランジスタ
ＳＧＤ,ＳＧＳ…選択ゲート線
ＢＬ,ＢＬ０ 〜ＢＬｎ−１,…ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…，…ビット線
ＷＬ,ＷＬ０〜ＷＬ１５，…ＷＬi-1，ＷＬi，ＷＬi+1…，…ワード線
ＳＬ…ソース線
【技術分野】
【０００１】
本発明は配線層とコンタクトに関するものであり、特に微細なピッチで配線されたセルアレイからの引き出し部において、コントロールゲートパターン、金属配線パターン、ビット線パターン等を非一様性（Non-uniform）パターンにて形成したことを特徴とする半導体記憶装置に関する。
【背景技術】
【０００２】
従来の配線では引き出し部は斜めの配線を用いており、コンタクトをとるところまでの間において斜め配線によってピッチを緩和して、配線していた。しかし微細化が進み２つ目露光などを用いて一方方向にのみ高解像度を有するパターンを形成してセルの微細化を進めている。そのためセルのパターンは等間隔のライン・アンド・スペースですべて形成する必要が生じ、引き出し部の規則性が崩れたパターンを形成することができない。そのためそのようなコンタクト形成パターンのないライン・アンド・スペースのパターンにコンタクトを形成する必要が生じてきた。
【０００３】
一方、ゲート配線パターン等へのコンタクトではなく、ＤＲＡＭのアレイ状の活性領域を利用することによって、素子分離領域を形成後に、セルフアラインポリシリコンとポリシリコンプラグを利用して、拡散層に対してコンタクトを形成する半導体装置及びその製造方法については、特許文献１に開示されている。
【特許文献１】特開平９−９７８８２号公報（図３３，図３５）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、２重露光を用いて一部を除去した配線パターンを利用して、ビット線コンタクトＣＢ、ソース線コンタクトＣＳ、ワード線或いは選択ゲート線に対するボーダーレスコンタクト（ワード線コンタクト、選択ゲートコンタクト）、ビット線引き出し部のビアコンタクト、ビット線に対するビアコンタクト等を歩留まり良く形成する半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の第１の特徴は、（イ）列方向に延伸する複数のビット線と、（ロ）行方向に延伸する複数のワード線と、（ハ）ワード線の終端部に各々形成された複数のワード線コンタクトとを備え、（ニ）ワード線は直線状に形成され、少なくとも隣接する２本のワード線の行方向の長さは、互いに異なる半導体記憶装置であることを要旨とする。
【０００６】
本発明の第２の特徴は、（イ）メモリセルアレイ上の列方向に延伸する複数のビット線と、（ロ）ビット線に直交し、行方向に延伸する複数のワード線と、（ハ）複数のビット線はそれぞれ非一様パターンにてストライプ状に配置され、ビット線の列方向に沿った終端部において、ビット線のパターン欠損領域を挟んでビット線上に配置され、行方向に直線状に配列されるビアコンタクトとを備える半導体記憶装置であることを要旨とする。
【発明の効果】
【０００７】
本発明によれば、コンタクトを形成する場合にセルルールピッチの配線に対してコンタクトをとる方法において、二回目の露光時にコンタクトの接続領域を形成し、このコンタクトの接続領域にコンタクトを配置し、しかも、このコンタクトは配線に一部分がかかって形成されたボーダーレスコンタクト（ワード線コンタクト）を形成しており、このボーダーレスコンタクトによって、歩留まり良く配線が接続されていることを特徴とする半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
微細なピッチで配線されたセルアレイからの引き出し部においてコンタクトを形成する場合にセルルールピッチの配線に対してコンタクトをとる方法において、二回目の露光時にコンタクトの接続領域を形成し、この接続領域にコンタクトを形成する。このコンタクトは配線に一部分がかかって形成されたボーダーレスコンタクトを形成しており、このボーダーレスコンタクトによって、歩留まり良く配線が接続されている。
【０００９】
本発明の実施の形態の説明において、「Ｍ０」とは、同一階層レベルの金属層であることを表しており、ビット線引き出し部１９、選択ゲート線引き出し部２０、タングステン電極膜５０等が相当する。同様に、「Ｍ１」とは、同一階層レベルの金属層であることを表しており、銅（Ｃｕ）電極膜６０が相当する。「Ｖ１」とは、ビアコンタクト４６に相当する。ビアコンタクト（Ｖ１−Ｍ１）１０は、Ｖ１とＭ１レベルを結合するコンタクトであり、ビアコンタクト（Ｍ０−Ｖ１）１３とは、Ｍ０とＶ１レベルを結合するコンタクトである。
【００１０】
次に、図面を参照して、本発明の第１乃至第１１の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
また、以下に示す第１乃至第１１の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置は、図１５に示すように、列方向に延伸する複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…（図示省略）と、行方向に延伸する複数のワード線ＷＬ１，ＷＬ２…と、ワード線ＷＬ１，ＷＬ２…の終端部に各々形成された複数のワード線コンタクト（ボーダーレスコンタクトCG）１４とを備え、ワード線ＷＬ１，ＷＬ２…は直線状に形成され、少なくとも隣接する２本のワード線の行方向の長さは、互いに異なる構成を備える。
【００１３】
或いは又、ワード線コンタクト（ボーダーレスコンタクトCG）１４は、複数のワード線ＷＬ１，ＷＬ２…の内の一本のワード線の一部分に接触し、ワード線に隣接するワード線とは接触していない構成を備える。
【００１４】
或いは又、ワード線コンタクト（ボーダーレスコンタクトCG）１４は、更にワード線ＷＬ１，ＷＬ２…の側面の一部分に接触すると共に、下地半導体基板２６とは接触していないこと構成を備える。
【００１５】
或いは又、複数のワード線ＷＬ１，ＷＬ２…及び複数のワード線ＷＬ１，ＷＬ２…に平行に形成された複数の選択ゲート線ＳＧ１,ＳＧ２…の内の一部分に設定されるコンタクト形成領域と、コンタクト形成領域内に配置されるビット線コンタクト（ＣＢ）１１とを更に備える構成を有する。
【００１６】
或いは又、コンタクト形成領域は、複数のワード線ＷＬ１，ＷＬ２…及び複数の選択ゲート線ＳＧ１,ＳＧ２…の内の少なくとも１本をパターン欠損領域として除去することにより形成される領域である構成を有する。
【００１７】
或いは又、コンタクト形成領域は、ワード線ＷＬ１，ＷＬ２…の幅の１倍、或いは奇数倍の幅の寸法を有する構成を有する。
【００１８】
或いは又、複数のワード線ＷＬ１，ＷＬ２…は、中心部分は短く、列方向に順次階段形状に長く配置される構成を有する。
【００１９】
本発明の第１の実施の形態に係る半導体記憶装置は、ワード線ＷＬ１，ＷＬ２…の周辺端部において、非一様性パターンを備える。ここで、「非一様性（Non-uniform）パターン」とは、隣り合うパターン寸法がパターン形状端部において、互いに異なるパターンを意味し、例えば、パターン形状が階段状のパターン、放物線状のパターン、楕円形状のパターンあるいは、互い違いに異なる寸法のパターン等をいう。非一様性（Non-uniform）パターンはワード線パターン、選択ゲート線パターンのみならず、ビット線パターンにおいても適用可能である。更に又、ビット線引き出し部のパターン形状、或いはワード線引き出し部のパターン形状に対しても適用可能である。又、ワード線はＷＬ１，ＷＬ２…は「直線状」に配置されている。ここで、「直線状」に配置されるワード線とは、一定のラインアンドスペースで形成されていることを意味する。ワード線ＷＬ１，ＷＬ２…の線幅と、選択ゲート線ＳＧ１,ＳＧ２…の線幅は等しく同じラインアンドスペース形成されている。したがって、ワード線ＷＬ１，ＷＬ２…の線幅と、選択ゲート線ＳＧ１,ＳＧ２…の線幅は共に最小線幅で形成することができる。
【００２０】
本発明の第１の実施の形態に係る半導体記憶装置は、図１５に示すように、メモリセルアレイ上の列方向に延伸する複数の活性領域ＡＡi，ＡＡi+1，…ＡＡnに対応するビット線パターンと、ビット線パターンに直交し、行方向に延伸すると共に、非一様に配置される複数のワード線パターンＷＬ１，ＷＬ２…と、複数のワード線パターンに平行に配列される複数の選択ゲート線パターンＳＧ１，ＳＧ２…と、メモリセルアレイ上のワード線パターンの終端部分近傍において配置され、メモリセルアレイ端から引き出された配線の一部分に接触し、配線の隣の配線とは接触していないボーダーレスコンタクト１４と、複数のワード線パターン及び選択ゲート線パターンの内の一部分を２重露光により除去して形成した、コンタクト形成予定領域内に配置されたビット線コンタクト（ＣＢ）１１とを備える。
【００２１】
（検討例）
本発明の検討例に係る半導体記憶装置は、図４５の模式的平面図に示すように、メモリセルアレイ１とその周辺回路３を備え、メモリセルアレイの周辺端部においては、図中のＢで示すように、配線パターンの一部分における重なりを防止するために、鍵型形状の配線パターンを使用し、メモリセルアレイ内においては、図中のＡで示すように、ビット線ＢＬに相当する一定のライン・アンド・スペースの配線パターンを使用している。
【００２２】
同様に、本発明の検討例に係る半導体記憶装置は、図４６の模式的平面図に示すように、メモリセルブロック３３の周辺部近傍においては、図中のＣ及びＤに示すように、コンタクトホールを設定するために、斜め配線パターン４を使用している。
【００２３】
更に、本発明の検討例に係る半導体記憶装置は、図４７の模式的平面図に示すように、半導体チップ１００上に形成されたメモリセルアレイ１の周辺部のセンスアンプ６の領域においても、図中のＥに示すように、斜め配線パターン４の形状を備えており、メモリセルアレイ１内のビット線引き出し部１９においては、図中Ａで示すように、ビアコンタクト１３を配置する近傍領域の幅を広く形成している。
【００２４】
本発明の検討例に係る半導体記憶装置は、半導体チップ１００上のメモリセルアレイ内のビット線引き出し部（Ｍ０）１９の近傍において、図４８に示すように、ビアコンタクト（Ｍ０−Ｖ１）１３及びビット線コンタクト１１を配置している。
【００２５】
（二重露光）
本発明の第１の実施の形態に係る半導体記憶装置の製造方法において使用する二重露光について説明する。
【００２６】
（ａ）図１に示すように、半導体チップ１００上にワード線ＷＬ１，ＷＬ２のパターン，選択ゲート線ＳＧ１，ＳＧ２，ダミー配線ＤＥのパターンを形成する。
【００２７】
（ｂ）次に、図２に示すように、ワード線ＷＬ２の周辺部のパターンＰ１及びＰ３と、ダミー配線ＤＥのパターンＰ２に対して二重露光を実施して、これらのパターンＰ１，Ｐ２，Ｐ３を除去する。
【００２８】
（ｃ）次に、図３に示すように、パターンＰ１，Ｐ３が除去されたことにより形成されえるスペースを利用して、ボーダーレスコンタクト（ＣＧ）１４を配置すると共に、パターンＰ３が除去されたスペースを利用して、ビット線コンタクト（ＣＢ）１１を直線状に配置形成する。
【００２９】
（第１の実施の形態の変形例１）
本発明の第１の実施の形態の変形例１に係る半導体記憶装置の製造方法の一工程を説明する平面パターンは、図４に示すように、ビット線コンタクト（ＣＢ）１１を配置するスペースとして、一対の選択ゲート線ＳＧ１のパターンの間の間隔として、３Ｌとしている。ここで、Ｌは最小のライン・アンド・スペース（最小線幅）を表す。図４中の点線で示すように、ダミー配線ＤＥを１本分だけ二重露光によって除去することで、図４のパターン構造を実現することができる。例えば、本発明の第１の実施の形態の変形例１に係る半導体記憶装置は、図４に示すように、複数のワード線パターン及び選択ゲート線パターンの内の一本を２重露光により除去して形成した、最小線幅Ｌの３倍の幅の寸法を有するコンタクト形成予定領域を備える。
【００３０】
（第１の実施の形態の変形例２）
本発明の第１の実施の形態の変形例２に係る半導体記憶装置の製造方法の一工程を説明する平面パターンは、図５に示すように、ビット線コンタクト（ＣＢ）１１を配置するスペースとして、選択ゲート線ＳＧ２と選択ゲート線ＳＧ１のパターンの間の間隔として、５Ｌとしている。図５中の点線で示すように、ダミー配線ＤＥと選択ゲート線ＳＧ１を１本分だけ二重露光によって除去することで、図５のパターン構造を実現することができる。例えば、本発明の第１の実施の形態の変形例２に係る半導体記憶装置は、図５に示すように、複数のワード線パターン及び選択ゲート線パターンの内の二本を２重露光により除去して形成した、最小線幅Ｌの５倍の幅の寸法を有するコンタクト形成予定領域を備える。
【００３１】
（第１の実施の形態の変形例３）
本発明の第１の実施の形態の変形例３に係る半導体記憶装置の製造方法の一工程を説明する平面パターンは、図６に示すように、ビット線コンタクト（ＣＢ）１１を配置するスペースとして、一対の選択ゲート線ＳＧ２のパターンの間の間隔として、７Ｌとしている。図６中の点線で示すように、ダミー配線ＤＥと一対の選択ゲート線ＳＧ１を二重露光によって除去することで、図６のパターン構造を実現することができる。
【００３２】
例えば、本発明の第１の実施の形態の変形例３に係る半導体記憶装置は、図６に示すように、複数のワード線パターン及び選択ゲート線パターンの内の三本を２重露光により除去して形成した、最小線幅Ｌの７倍の幅の寸法を有するコンタクト形成予定領域を備える。
【００３３】
本発明の第１の実施の形態の変形例１〜３においては、最小線幅Ｌの３倍、５倍、７倍の幅の寸法を有するコンタクト形成予定領域を備える例について説明したが、これらの値に限られるものではないことは勿論である。最小線幅Ｌの１倍であってもよく、或いは又、９倍、１１倍の幅の寸法を有するコンタクト形成予定領域を備えていても良い。更に一般的には、最小線幅Ｌの２ｋ−１（ｋは１以上の正の整数）倍の幅の寸法を有するコンタクト形成予定領域を備えていても良い。
【００３４】
（製造方法）
本発明の第１の実施の形態に係る半導体記憶装置の製造方法を以下に説明する。図７乃至図１０は、図３のＩ−Ｉ線に沿う模式的素子断面構造図に対応し、図１１は、図３のＩＩ―Ｉ線に沿う模式的素子断面構造に対応する。
【００３５】
（ａ）図７に示すように、ウェル若しくは半導体基板２６上にゲート絶縁膜３０、例えばポリシリコンからなるフローティングゲート８、例えばアルミナ膜からなるゲート間絶縁膜７、例えばポリシリコンからなるコントロールゲート２を順次形成後、全面にハードマスク２８を形成し、更にリソグラフィーとパターニングによってレジスト２７のパターンを形成する。
【００３６】
（ｂ）次に、図８に示すように、レジスト２７のパターンをマスクとして、コントロールゲート２の表面が露出するまで、ハードマスク２８をエッチングにより除去する。
【００３７】
（ｃ）次に、図９に示すように、レジスト４０のパターンをリソグラフィーとパターニングによって形成後、ハードマスク２８のパターンを1本分を二重露光によって除去する。
【００３８】
（ｄ）次に、図１０に示すように、レジスト４０を除去後、ハードマスク２８のパターンを利用して、全面エッチングを実施して、ゲート絶縁膜３０、フローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造を形成する。
【００３９】
（ｅ）次に、図１１に示すように、全面に層間絶縁膜３６を堆積し、リソグラフィーとパターニングによって、ビット線コンタクト（ＣＢ）１１及びボーダーレスコンタクト（ＣＧ）１４を形成する。
【００４０】
（第１の実施の形態の変形例４）
本発明の第１の実施の形態の変形例４に係る半導体記憶装置の製造方法を以下に説明する。
【００４１】
（ａ）図１２に示すように、半導体チップ１００上にワード線若しくは選択ゲート線のパターンを形成後、これらの電極配線パターン上のボーダーレスコンタクトの形成予定領域となる二重露光領域１６を設定する。
【００４２】
この二重露光領域１６は、例えばレチクルの交換のみで、同じレジストに２回露光現像工程（ＰＥＰ）を実施することによって、形成することができる。
【００４３】
（ｂ）次に、図１３に示すように、ビット線コンタクト（ＣＢ）１１の形成予定領域となるパターンＰ２と、ソース線コンタクト（ＣＳ）１２の形成予定領域となるパターンＰ４に対して２重露光を実施して、パターンＰ２及びＰ４を除去する。
【００４４】
（ｃ）次に、図１４に示すように、ビット線コンタクト（ＣＢ）１１を直線状に配置形成すると共に、ソース線コンタクト（ＣＳ）１２及びボーダーレスコンタクト（ＣＧ）１４を形成する。
【００４５】
（第１の実施の形態の変形例５）
本発明の第１の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターンは、図１５に示すように、非一様性パターン形状として階段状構造を有する。
【００４６】
（素子断面構造）
図１５のＩ−Ｉ線に沿うボーダーレスコンタクト部分の模式的素子断面構造は、図１６に示すように、ウェル若しくは半導体基板２６内に形成された素子分離領域（ＳＴＩ）３２上に配置されるゲート絶縁膜３０と、層間絶縁膜３６内に形成され、ゲート絶縁膜３０上に積層構造として配置されるフローティングゲート８、ゲート間絶縁膜７及びコントロールゲート２とから形成されるスタックゲート構造と、コントロールゲート２上にバリアメタル９を介して接触するボーダーレスコンタクト１４とから構成される。ボーダーレスコンタクト１４は、図１５及び図１６に示すように、メモリセルアレイ上のワード線パターンの終端部分近傍において配置され、メモリセルアレイ端から引き出された配線の一部分に接触し、接触する配線の隣の配線とは接触していない。更に詳細には、図１６に示すように、メモリセルアレイ端から引き出された配線の側面の一部分に接触するが、下地のウェル若しくは半導体基板２６とは接触していない。
【００４７】
比較的セルルールピッチが緩やかな場合のコンタクトの構造例は、図１７（ａ）に示すように、フローティングゲート８、層間絶縁膜７及びコントロールゲート２からなるスタックゲート構造に対して、層間絶縁膜５８を介して一部重なりをもってセルフアライン形成されたビット線コンタクト（ＣＢ）１１及び、図１７（ｂ）に示すように、スタックゲート構造に隣接して形成されるソース線コンタクト（ＣＳ）１２のように表される。
【００４８】
一方、セルルールピッチが更に微細化された場合のコンタクトの構造例は、図１８（ａ）に示すように、フローティングゲート８、層間絶縁膜７及びコントロールゲート２からなるスタックゲート構造に対して、コントロールゲート２上に形成されるボーダーレスコンタクト１４及び、選択ゲート電極１５上に形成される選択ゲートコンタクト（ＳＧ）１５ａ、図１８（ｂ）に示すように、拡散層に対するビット線コンタクト（ＣＢ）１１及びソース線コンタクト（ＣＳ）１２のように表される。
【００４９】
図１５のＩＩＩ−ＩＩＩ線に沿うボーダーレスコンタクト１４（ＣＧ）及び選択ゲート線引き出し部（Ｍ０）２０の部分の模式的素子断面構造は、図１９に示すように、ウェル若しくは半導体基板２６内に形成された素子分離領域（ＳＴＩ）３２上に配置されるゲート絶縁膜３０と、層間絶縁膜３６内に形成され、ゲート絶縁膜３０上に配置される選択ゲート電極（ＳＧ１，ＳＧ２）１５と、選択ゲート電極１５上にバリアメタル１０を介して接触するボーダーレスコンタクト１４と、ボーダーレスコンタクト１４の接触する選択ゲート線引き出し部（Ｍ０）２０とから構成される。
【００５０】
図１５のＩＩ−ＩＩ線に沿うボーダーレスコンタクト１４（ＣＧ）及び選択ゲート線引き出し部（Ｍ０）２０の部分の模式的素子断面構造は、図２０に示すように、ウェル若しくは半導体基板２６内に形成された素子分離領域（ＳＴＩ）３２上に配置されるゲート絶縁膜３０と、層間絶縁膜３６内に形成され、ゲート絶縁膜３０上に配置される選択ゲート電極（ＳＧ１，ＳＧ２）１５と、選択ゲート電極１５上にバリアメタル１０を介して接触するボーダーレスコンタクト１４と、ボーダーレスコンタクト１４の接触する選択ゲート線引き出し部（Ｍ０）２０とから構成される。メモリセルアレイ端から引き出された一対の選択ゲート線１５の両方の一部分に接触し、一対の選択ゲート配線の隣の配線とは接触していないボーダーレスコンタクト１４を備える。
【００５１】
以上のように、本発明の第１の実施の形態に係る半導体記憶装置によれば、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができる。
【００５２】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体記憶装置は、図２１に示すように、メモリセルアレイ上の列方向に延伸する複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…と、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に直交し、行方向に延伸する複数のワード線ＷＬi-1，ＷＬi，ＷＬi+1…（図示省略）と、複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…はそれぞれ非一様パターンにてストライプ状に配置され、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…の列方向に沿った終端部において、ビット線のパターン欠損領域を挟んでビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…上に配置され、行方向に直線状に配列されるビアコンタクト（Ｍ０−Ｖ１）１３とを備える。
【００５３】
或いは又、ビアコンタクト（Ｍ０−Ｖ１）１３の行方向のピッチは、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…が行方向に配列されるピッチの２倍である構成を有する。
【００５４】
或いは又、金属埋め込み層を更に備え、ビアコンタクト（Ｍ０−Ｖ１）１３は、金属埋め込み層の一部分に接触する構成を有する。
【００５５】
或いは又、金属埋め込み層は、タングステン電極膜５０である構成を有する。
【００５６】
本発明の第２の実施の形態に係る半導体記憶装置は、図２１に示すように、半導体チップ１００上に形成されるビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4に対応して形成されるビット線引き出し部（Ｍ０）１９において非一様性パターンを備え、ビット線コンタクト（ＣＢ）１１の配置パターンピッチに対して、ビアコンタクト（Ｍ０−Ｖ１）１３の配置パターンピッチは倍ピッチの関係にある。
【００５７】
即ち、本発明の第２の実施の形態に係る半導体記憶装置は、図２１を参照して、メモリセルアレイ上の列方向に延伸する複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…のパターンと、ビット線パターンに直交し、行方向に延伸する複数のワード線パターン（図示省略）と、複数のビット線パターン上にそれぞれ非一様に配置され、ストライプ形状を有する複数のビット線引き出し部（Ｍ０）１９と、ビット線引き出し部（Ｍ０）１９の終端部分近傍において、二重露光によりビット線引き出し部（Ｍ０）１９の一部のパターンＰ５，Ｐ６（図２２）を除去した領域を挟んでビット線引き出し部（Ｍ０）１９上に配置されるビアコンタクト（Ｍ０−Ｖ１）１３とを備え、ビアコンタクト（Ｍ０−Ｖ１）１３は、ビット線引き出し部（Ｍ０）１９のパターンの倍のピッチで行方向に配置される構成を備える。
【００５８】
或いは又、メモリセルアレイ内に形成された例えば、タングステン電極膜（Ｍ０）５０からなる金属埋め込み層を更に備え、ビット線引き出し部（Ｍ０）１９の終端部分近傍において配置されるビアコンタクト（Ｍ０−Ｖ１）１３は、タングステン電極膜（Ｍ０）５０の一部分に接触する構成を有する。
【００５９】
（ビット線引き出し部の形成方法）
（ａ）図２２に模式的に示すように、半導体チップ１００上において、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するビット線引き出し部（Ｍ０）１９の電極パターンを形成後、パターンＰ５及びＰ６で示されるパターンを形成する。
【００６０】
（ｂ）次に、図２３に模式的に示すように、二重露光によって、パターンＰ５及びＰ６に相当する終端部分のパターンを除去すると共に、ビアコンタクト（Ｍ０−Ｖ１）１３を最小ライン・アンド・スペースの倍のピッチで配置する。
【００６１】
（ｃ）更に、図２１に示すように、ビット線コンタクト（ＣＢ）１１を各ビット線引き出し部（Ｍ０）１９に対して配置する。
【００６２】
（製造方法）
本発明の第２の実施の形態に係る半導体記憶装置は、図２１のＩ―Ｉ線に沿う模式的素子断面構造を用いて、以下の製造工程に従って形成することができる。
【００６３】
（ａ）図２４に示すように、層間絶縁膜３８上にマスク５４を用いて、ビット線引き出し部（Ｍ０）１９に対応する金属配線形成用のパターンを形成する。
【００６４】
（ｂ）次に、図２５に示すように、レジスト５２のパターンをリソグラフィーとパターニングにより形成後、エッチングを実施して層間絶縁膜３８に対して、金属埋め込み層形成予定領域５６を形成する。
【００６５】
（ｃ）次に、図２６に示すように、金属埋め込み層形成予定領域５６の内側にバリアメタル４２を形成後、レジスト５２及びマスク５４を除去し、全面に例えばタングステン電極膜５０を厚く形成する。
【００６６】
（ｄ）次に、図２７に示すように、エッチング若しくは化学的機械的研磨技術（ＣＭＰ）等の技術を用いて、タングステン電極膜５０を層間絶縁膜３８が露出するまで平坦化し、除去する。
【００６７】
（ｅ）更に、図２８の拡大図に示すように、層間絶縁膜４８を堆積後、上記（ａ）〜（ｄ）の工程と同様に、ビアコンタクト１３形成用のパターンを形成し、層間絶縁膜４８をエッチングにより除去し、タングステン電極膜（Ｍ０）の表面を露出し、バリアメタル４４を形成後、金属膜若しくはポリシリコン等によって、ビアコンタクト（Ｖ１）４６を埋め込み、ビアコンタクト（Ｍ０−Ｖ１）１３を形成する。
【００６８】
本発明の第２の実施の形態に係る半導体記憶装置によれば、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができる。
【００６９】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体記憶装置は、図２９に示すように、列方向に延伸する複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…と、行方向に延伸する複数のワード線ＷＬi-1，ＷＬi，ＷＬi+1…（図示省略）と、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…の終端部上に各々形成された複数のビアコンタクト（Ｍ０−Ｖ１）１３とを備え、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…は直線状に形成され、少なくとも隣接する２本のビット線の列方向の長さは、互いに異なる構成を有する。
【００７０】
或いは又、ビアコンタクト（Ｍ０−Ｖ１）１３は、複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…の内の一本のビット線の一部分に接触し、ビット線に隣接するビット線とは接触していない構成を有する。
【００７１】
或いは又、ビアコンタクト（Ｍ０−Ｖ１）１３の上部に配置され、ビアコンタクト（Ｍ０−Ｖ１）１３の一部分に対して接触する電極膜からなる別のビアコンタクト（Ｖ１−Ｍ１）１０を更に備える。
【００７２】
或いは又、複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…は、中心部分は短く、行方向に順次階段形状に長く配置される構成を有する。
【００７３】
本発明の第３の実施の形態に係る半導体記憶装置は、図２９に示すように、半導体チップ１００上に形成されるビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部において、階段状の非一様性パターンを備え、ビアコンタクト（Ｍ０−Ｖ１）１３を配置し、更にビアコンタクト（Ｍ０−Ｖ１）１３に対して、ビアコンタクト（Ｖ１−Ｍ１）１０を配置する構成を有する。
【００７４】
即ち、本発明の第３の実施の形態に係る半導体記憶装置は、図２９に示すように、メモリセルアレイ上の列方向に延伸すると共に、非一様に配置される複数のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…のパターンと、ビット線パターンに直交し、行方向に延伸する複数のワード線パターン（図示省略）と、メモリセルアレイ上のビット線パターンの終端部分近傍において配置され、メモリセルアレイ端から引き出された配線の一部分に接触するビアコンタクト（Ｍ０−Ｖ１）１３とを備え、ビアコンタクト（Ｍ０−Ｖ１）１３は接触する配線の隣の配線とは接触していない構成を有する。
【００７５】
更に、図３６に示すように、ビアコンタクト（Ｍ０−Ｖ１）１３の一部分に対して接触する更に別のビアコンタクト（Ｖ１−Ｍ１）１０を備える。
【００７６】
本発明の第３の実施の形態に係る半導体記憶装置によれば、図３２乃至図３５に示すように、ビアコンタクト（Ｍ０−Ｖ１）１３の上部に対して、ビアコンタクト（Ｖ１−Ｍ１）１０を形成する。
【００７７】
（ビット線パターンの周辺端部の形成方法）
（ａ）図３０に模式的に示すように、半導体チップ１００上において、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4に対応するパターンを形成後、パターンＰ７で示されるパターンを形成する。
【００７８】
（ｂ）次に、図３１に模式的に示すように、二重露光によって、パターンＰ７に相当する周辺端部分のパターンを除去すると共に、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に配置する。
【００７９】
（製造方法）
本発明の第３の実施の形態に係る半導体記憶装置は、図２９のＩ―Ｉ線に沿う模式的素子断面構造を用いて、以下の製造工程に従って形成することができる。
【００８０】
（ａ）図３２に示すように、ビアコンタクト（Ｖ１）４６を形成後、層間絶縁膜６８を堆積し、更に層間絶縁膜６８上にマスク７２を用いて、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応する金属配線形成用のパターンを形成し、レジスト７０を塗布後、リソグラフィーとパターニングによって、レジスト７０のパターンを形成し、エッチングを実施して図２９に対応するビット線ＢＬj-2，ＢＬj-1，ＢＬjに対応するパターン部分の層間絶縁膜６８をビアコンタクト（Ｖ１）４６の表面が露出するまで除去する。
【００８１】
（ｂ）次に、図３３に示すように、エッチング除去された溝部分にバリアメタル６２を形成し、溝底部においてビアコンタクト（Ｖ１）４６が露出した溝内においては、バリアメタル６２とビアコンタクト（Ｖ１）４６を接触させる。
【００８２】
（ｃ）次に、図３４に示すように、マスク７２及びレジスト７０を除去し、全面に例えば銅（Ｃｕ）電極膜６０を厚く形成する。
【００８３】
（ｄ）次に、図３５に示すように、エッチング若しくは化学的機械的研磨技術（ＣＭＰ）等の技術を用いて、銅（Ｃｕ）電極膜６０を層間絶縁膜６８が露出するまで平坦化し、除去する。
【００８４】
以上の製造工程によって、最終的に図３６の拡大図に示すように、ビアコンタクト（Ｖ１−Ｍ１）１０を形成することができる。
【００８５】
本発明の第３の実施の形態に係る半導体記憶装置によれば、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することができる。
【００８６】
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体記憶装置は、図３７に示すように、複数のワード線ＷＬ１，ＷＬ２…は、中心部分は短く、列方向に順次放物線形状に長く配置される。
【００８７】
本発明の第４の実施の形態に係る半導体記憶装置は、図３７に示すように、ワード線ＷＬ１，ＷＬ２…の周辺端部において、二重露光によって除去された放物線形状の非一様性パターンを備える。放物線形状のパターンを用いることによって、微細な階段状のパターンを形成する必要がないという利点がある。
【００８８】
本発明の第４の実施の形態に係る半導体記憶装置の構造及び製造方法は、第１の実施の形態と同様であるため、説明は省略する。
【００８９】
本発明の第４の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【００９０】
又、本発明の第４の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできる。
本発明の第４の実施の形態に係る半導体記憶装置によれば、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された放物線形状の非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができる。
【００９１】
（第５の実施の形態）
本発明の第５の実施の形態に係る半導体記憶装置は、図３８に示すように、複数のワード線ＷＬ１，ＷＬ２…は、中心部分は長く、列方向に順次楕円形状に長く短く配置される。
【００９２】
本発明の第５の実施の形態に係る半導体記憶装置は、図３８に示すように、ワード線ＷＬ１，ＷＬ２…の周辺端部において、二重露光によって除去された非一様性パターンを備える。楕円形状のパターンを用いることによって、微細な階段状のパターンを形成する必要がないという利点がある。
【００９３】
本発明の第５の実施の形態に係る半導体記憶装置の構造及び製造方法は、第１の実施の形態と同様であるため、説明は省略する。
【００９４】
本発明の第５の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても楕円形状の非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【００９５】
又、本発明の第５の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできる。
【００９６】
本発明の第５の実施の形態に係る半導体記憶装置及びその製造方法によれば、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された楕円形状の非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができる。
【００９７】
（第６の実施の形態）
本発明の第６の実施の形態に係る半導体記憶装置は、図３９に示すように、複数のワード線ＷＬ１，ＷＬ２…は、中心部分は短く、列方向に順次放物線形状に長く配置される。
【００９８】
本発明の第６の実施の形態に係る半導体記憶装置は、図３９に示すように、ワード線ＷＬ１，ＷＬ２…の両側の周辺端部において、二重露光によって除去された放物線形状の非一様性パターンを備える。放物線形状のパターンを用いることによって、微細な階段状のパターンを形成する必要がないという利点がある。
【００９９】
本発明の第６の実施の形態に係る半導体記憶装置の構造及び製造方法は、第１の実施の形態と同様であるため、説明は省略する。
【０１００】
本発明の第６の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【０１０１】
又、本発明の第６の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできる。
【０１０２】
本発明の第６の実施の形態に係る半導体記憶装置によれば、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの両側の周辺端部分において、二重露光によって除去された放物線形状の非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができる。
【０１０３】
（第７の実施の形態）
（ＮＡＮＤ型）
本発明の第７の実施の形態に係る半導体記憶装置は、図４０に示すように、ＮＡＮＤ型回路構成を備える。
【０１０４】
ＮＡＮＤセルユニット２４は、図４０に詳細に示されているように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【０１０５】
本発明の第７の実施の形態に係る半導体記憶装置の例では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの構造を基本構造としており、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルを備えている。各メモリセルトランジスタのソース・ドレイン拡散層を介して複数個のメモリセルがビット線方向に直列に接続され、両端部に選択ゲートトランジスタの選択ゲート電極１５が配置され、更にこれらの選択ゲートトランジスタを介して、ビット線コンタクト（ＣＢ）１１及びソース線コンタクト（ＣＳ）１２に接続されている。結果として、１つのメモリセルユニットが構成され、これらのメモリセルユニットは、ビット線に直交するワード線ＷＬ方向に複数並列に配置されている。
【０１０６】
本発明の第７の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができることは明らかである。
【０１０７】
又、本発明の第７の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【０１０８】
又、本発明の第７の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできることも明らかである。
【０１０９】
（第８の実施の形態）
（ＡＮＤ型）
本発明の第８の実施の形態に係る半導体記憶装置は、図４１に示すように、ＡＮＤ型回路構成を備える。
【０１１０】
ＡＮＤセルユニット２３は、図４１に詳細に示されているように、並列に接続されたメモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【０１１１】
図４１において、点線で囲まれた２３がＡＮＤセルユニットを示す。ＡＮＤセルユニット２３内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図４１に示されるようにＡＮＤ型フラッシュメモリのＡＮＤセルユニット２３では、メモリセルトランジスタＭ０〜Ｍ１５が並列に接続され、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１のゲートには、選択ゲート線ＳＧＤが接続されている。ソース線側選択トランジスタＳＧ２のゲートには、選択ゲート線ＳＧＳが接続されている。ビット線側選択トランジスタＳＧＳ１のドレインは、ビット線コンタクトＣＢを介してビット線ＢＬj-1，ＢＬj，ＢＬj+1・・・に接続されている。ソース線側選択トランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介してソース線ＳＬに接続されている。
【０１１２】
本発明の第８の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができることは明らかである。
【０１１３】
又、本発明の第８の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【０１１４】
又、本発明の第８の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできることも明らかである。
【０１１５】
（第９の実施の形態）
（ＮＯＲ構成）
本発明の第９の実施の形態に係る半導体記憶装置は、図４２に示すように、ＮＯＲ型回路構成を備える。
【０１１６】
図４２において、点線で囲まれた２９がＮＯＲセルユニットを示す。ＮＯＲセルユニット２９内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2に接続されている。更に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…に直交するワード線ＷＬi-1，ＷＬi，ＷＬi+1…方向にＮＯＲセルユニット２９が配列されており、各ワード線ＷＬi-1，ＷＬi，ＷＬi+1…がＮＯＲセル間で、メモリセルトランジスタのゲートを共通に接続している。ＮＯＲ型回路構成による不揮発性半導体記憶装置では、ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。
【０１１７】
本発明の第９の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができることは明らかである。
【０１１８】
又、本発明の第９の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【０１１９】
又、本発明の第９の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできることも明らかである。
【０１２０】
（第１０の実施の形態）
本発明の第１０の実施の形態に係る半導体記憶装置は、図４３に示すように、２トランジスタ／セル型回路構成を備える。
【０１２１】
本発明の第１０の実施の形態に係る半導体記憶装置の例では、２トランジスタ／セル方式の構造を基本構造としており、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルを備えている。メモリセルトランジスタＭＴのドレイン領域は拡散層１８を介してビット線コンタクト（ＣＢ）１１に接続され、メモリセルトランジスタＭＴのソース領域は拡散層１８を介して選択トランジスタＳＴのドレイン領域に接続されている。又、選択トランジスタＳＴのソース領域は、拡散層１８を介してソース線コンタクト（ＣＳ）１２に接続されている。このような２トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図４３に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルのコントロールに共通に接続され、ページ単位３４を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタのゲートに対しては選択ゲート線ＳＧＳが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ方向においては、２トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が直列に、配置されている。
【０１２２】
結果として、図４３に示すように、ビット線コンタクトＣＢは隣接するワード線ＷＬi-1，ＷＬi間にワード線方向に直線状に配置され、ソース線コンタクトＣＳは隣接する選択ゲート線ＳＧＳ間においてワード線方向に直線状に配置されている。
【０１２３】
本発明の第１０の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができることは明らかである。
【０１２４】
又、本発明の第１０の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【０１２５】
又、本発明の第１０の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできることも明らかである。
【０１２６】
（第１１の実施の形態）
本発明の第１１の実施の形態に係る半導体記憶装置は、図４４に示すように、３トランジスタ／セル型回路構成を備える。
【０１２７】
本発明の第１１の実施の形態に係る半導体記憶装置の例では、３トランジスタ／セル方式の構造を基本構造としており、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルを備え、メモリセルの両側には、選択ゲート電極１５を有する選択トランジスタが配置されている。メモリセルトランジスタＭＴのドレイン領域はビット線側選択トランジスタＳＴ１を介してビット線コンタクト（ＣＢ）１１に接続され、メモリセルトランジスタＭＴのソース領域はソース線側選択トランジスタＳＴ２を介してソース線コンタクト（ＣＳ）１２に接続されている。このような３トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図４４に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルのコントロールゲート２に共通に接続され、ページ単位３４を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、ソース線側選択トランジスタＳＴ２のゲートに対しては選択ゲート線ＳＧＳが共通に接続され、ビット線側選択トランジスタＳＴ１のゲートに対しては選択ゲート線ＳＧＤが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ方向においては、３トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が直列に、配置されている。
【０１２８】
結果として、図４４に示すように、ビット線コンタクトＣＢは隣接するワード線ＷＬi-1，ＷＬi間にワード線方向に直線状に配置され、ソース線コンタクトＣＳは隣接する選択ゲート線ＳＧＳ間においてワード線方向に直線状に配置されている。
【０１２９】
本発明の第１１の実施の形態に係る半導体記憶装置によれば、ＮＡＮＤ型とＮＯＲ型の中間的な動作が可能となる。このような３トランジスタ／セル方式の回路構成においても、図４４に示すように、ビット線コンタクト（ＣＢ）１１及びソース線コンタクト（ＣＳ）１２の配置が直線的である。
【０１３０】
本発明の第１１の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様に、ワード線ＷＬ若しくはコントロールゲート線、選択ゲート線ＳＧの周辺端部分において、二重露光によって除去された非一様性のパターンを採用することによって、ボーダーレスコンタクト１４をパターン余裕を持って配置し、形成することができ、また、ビット線コンタクト（ＣＢ）１１や、ソース線コンタクト（ＣＳ）１２もパターン余裕をもって、配置し、形成することができることは明らかである。
【０１３１】
又、本発明の第１１の実施の形態に係る半導体記憶装置においても、本発明の第２の実施の形態に係る半導体記憶装置と同様に、ビット線引き出し部（Ｍ０）１９においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を最小のライン・アンド・スペースの倍のピッチで配置し、形成することができることも明らかである。
【０１３２】
又、本発明の第１１の実施の形態に係る半導体記憶装置においても、本発明の第３の実施の形態に係る半導体記憶装置と同様に、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2，ＢＬj+3，ＢＬj+4…に対応するパターンの周辺端部においても非一様性のパターンを採用することによって、ビアコンタクト（Ｍ０−Ｖ１）１３を階段状に歩留まり良く形成すると共に、更に、ビット線配線パターンとの接続のために、ビアコンタクト（Ｖ１−Ｍ１）１０を歩留まり良く形成することもできることも明らかである。
【０１３３】
（その他の実施の形態）
上記のように、本発明は第１乃至第１１の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１３４】
例えば、本発明の第１乃至第１１の実施の形態の説明においては、主として、２値ＮＡＮＤ型
ＥＥＰＲＯＭについて説明した。しかし、３値以上の多値ＮＡＮＤ型ＥＥＰＲＯＭについても適用可能である。例えば、４値ＮＡＮＤ型ＥＥＰＲＯＭであれば、２値ＮＡＮＤ型ＥＥＰＲＯＭに較べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値ＮＡＮＤ型ＥＥＰＲＯＭについても適用可能である。
【０１３５】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１３６】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図２】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図３】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図４】本発明の第１の実施の形態の変形例１に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図５】本発明の第１の実施の形態の変形例２に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図６】本発明の第１の実施の形態の変形例３に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図７】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図３のＩ−Ｉ線に沿う模式的素子断面構造図。
【図８】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図３のＩ−Ｉ線に沿う模式的素子断面構造図。
【図９】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図３のＩ−Ｉ線に沿う模式的素子断面構造図。
【図１０】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図３のＩ−Ｉ線に沿う模式的素子断面構造図。
【図１１】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図３のＩＩ−Ｉ線に沿う模式的素子断面構造図。
【図１２】本発明の第１の実施の形態の変形例４に係る半導体記憶装置の製造方法の一工程を説明する模式的平面パターン図。
【図１３】本発明の第１の実施の形態の変形例４に係る半導体記憶装置の製造方法の一工程を説明する模式的平面パターン図。
【図１４】本発明の第１の実施の形態の変形例４に係る半導体記憶装置の製造方法の一工程を説明する模式的平面パターン図。
【図１５】本発明の第１の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図１６】図１５のＩ−Ｉ線に沿うボーダーレスコンタクト部分の模式的素子断面構造図。
【図１７】（ａ）セルフアライン形成によるビット線コンタクト（ＣＢ）１１部分の素子断面構造図、（ｂ）ソース線コンタクト（ＣＳ）１２部分の素子断面構造図。
【図１８】（ａ）ボーダーレスコンタクト（ＣＧ）１４と選択ゲートコンタクト（ＳＧ）１５ａの素子断面構造図、（ｂ）ビット線コンタクト（ＣＢ）１１及びソース線コンタクト（ＣＳ）１２の素子断面構造図。
【図１９】図１５のＩＩＩ−ＩＩＩ線に沿うボーダーレスコンタクト及び選択ゲート線引き出し部（Ｍ０）部分の模式的素子断面構造図。
【図２０】図１５のＩＩ−ＩＩ線に沿うボーダーレスコンタクト及び選択ゲート線引き出し部（Ｍ０）部分の模式的素子断面構造図。
【図２１】本発明の第２の実施の形態に係る半導体記憶装置の模式的平面パターン図であって、ビット線引き出し部（Ｍ０）近傍におけるビット線コンタクト（ＣＢ）とビアコンタクト（Ｍ０−Ｖ１）の配置パターンの説明図。
【図２２】本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する模式的平面パターン図。
【図２３】本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する模式的平面パターン図。
【図２４】本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２２のＩ−Ｉ線に沿う模式的素子断面構造図。
【図２５】本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２２のＩ−Ｉ線に沿う模式的素子断面構造図。
【図２６】本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２２のＩ−Ｉ線に沿う模式的素子断面構造図。
【図２７】本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２２のＩ−Ｉ線に沿う模式的素子断面構造図。
【図２８】ビアコンタクト（Ｍ０−Ｖ１）近傍における模式的素子断面構造図。
【図２９】本発明の第３の実施の形態に係る半導体記憶装置の模式的平面パターン図であって、ビット線端部近傍におけるビアコンタクト（Ｍ０−Ｖ１）の配置パターンの説明図。
【図３０】本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図３１】本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する平面パターン図。
【図３２】本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２９のＩ−Ｉ線に沿う模式的素子断面構造図。
【図３３】本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２９のＩ−Ｉ線に沿う模式的素子断面構造図。
【図３４】本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２９のＩ−Ｉ線に沿う模式的素子断面構造図。
【図３５】本発明の第３の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する図であって、図２９のＩ−Ｉ線に沿う模式的素子断面構造図。
【図３６】ビアコンタクト（Ｖ１−Ｍ１）近傍における模式的素子断面構造図。
【図３７】本発明の第４の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図３８】本発明の第５の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図３９】本発明の第６の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図４０】本発明の第７の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図４１】本発明の第８の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図４２】本発明の第９の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図４３】本発明の第１０の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図４４】本発明の第１１の実施の形態に係る半導体記憶装置のワード線端部における模式的平面パターン図。
【図４５】本発明の検討例に係る半導体記憶装置の模式的平面図。
【図４６】本発明の検討例に係る半導体記憶装置のメモリセルブロック近傍における模式的平面図。
【図４７】本発明の検討例に係る半導体記憶装置のメモリセルアレイ及びセンスアンプ近傍における模式的平面図。
【図４８】本発明の検討例に係る半導体記憶装置のメモリセルアレイ内のビット線引き出し部近傍における模式的平面図。
【符号の説明】
【０１３７】
１…メモリセルアレイ
２…コントロールゲート
３…周辺回路
４…斜め配線パターン
６…センスアンプ
７…ゲート間絶縁膜
８…フローティングゲート
９，４２，４４，６２…バリアメタル
１０…ビアコンタクト（Ｖ１−Ｍ１）
１１…ビット線コンタクト（ＣＢ）
１２…ソース線コンタクト（ＣＳ）
１３…ビアコンタクト（Ｍ０−Ｖ１）
１４…ワード線コンタクト（ボーダーレスコンタクト,コントロールゲートコンタクトＣＧ）
１５…選択ゲート電極
１５ａ…選択ゲートコンタクト（ＳＧ）
１６…二重露光領域
１７…ポリシリコンコンタクト
１８…拡散層
１９…ビット線引き出し部（Ｍ０）
２０…選択ゲート線引き出し部（Ｍ０）
２３…ＡＮＤセルユニット
２４…ＮＡＮＤセルユニット
２６…ウェル若しくは半導体基板
２７，４０，５２，７０…レジスト
２８…ハードマスク
２９…ＮＯＲセルユニット
３０…ゲート絶縁膜
３２…素子分離領域（ＳＴＩ）
３３…メモリセルブロック
３４…ページ単位
３６，３８，４８，５８，６８…層間絶縁膜
４６…ビアコンタクト（Ｖ１）
５０…タングステン電極膜（Ｍ０）
６０…銅（Ｃｕ）電極膜
５６…金属埋め込み層形成予定領域
７２…マスク
１００…半導体チップ
ＭＴ，Ｍ０〜Ｍ１５…メモリセルトランジスタ
ＳＴ１，ＳＧ１…ビット線側選択ゲートトランジスタ
ＳＴ２，ＳＧ２…ソース線側選択ゲートトランジスタ
ＳＧＤ,ＳＧＳ…選択ゲート線
ＢＬ,ＢＬ０ 〜ＢＬｎ−１,…ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…，…ビット線
ＷＬ,ＷＬ０〜ＷＬ１５，…ＷＬi-1，ＷＬi，ＷＬi+1…，…ワード線
ＳＬ…ソース線
【特許請求の範囲】
【請求項１】
列方向に延伸する複数のビット線と、
行方向に延伸する複数のワード線と、
前記ワード線の終端部に各々形成された複数のワード線コンタクト
とを備え、前記ワード線は直線状に形成され、少なくとも隣接する２本のワード線の行方向の長さは、互いに異なることを特徴とする半導体記憶装置。
【請求項２】
前記ワード線コンタクトは、更に前記ワード線の側面の一部分に接触すると共に、下地半導体基板とは接触していないことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数のワード線及び前記複数のワード線に平行に形成された複数の選択ゲート線の内の一部分に設定されるコンタクト形成領域と、
前記コンタクト形成領域内に配置されるビット線コンタクト
とを更に備え、前記コンタクト形成領域は、前記複数のワード線及び前記複数の選択ゲート線の内の少なくとも１本をパターン欠損領域として除去することにより形成されることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
メモリセルアレイ上の列方向に延伸する複数のビット線と、
前記ビット線に直交し、行方向に延伸する複数のワード線と、
前記複数のビット線はそれぞれ非一様パターンにてストライプ状に配置され、前記ビット線の列方向に沿った終端部において、前記ビット線のパターン欠損領域を挟んで前記ビット線上に配置され、行方向に直線状に配列されるビアコンタクト
とを備えることを特徴とする半導体記憶装置。
【請求項５】
金属埋め込み層を更に備え、前記ビアコンタクトは、前記金属埋め込み層の一部分に接触することを特徴とする請求項４記載の半導体記憶装置。
【請求項１】
列方向に延伸する複数のビット線と、
行方向に延伸する複数のワード線と、
前記ワード線の終端部に各々形成された複数のワード線コンタクト
とを備え、前記ワード線は直線状に形成され、少なくとも隣接する２本のワード線の行方向の長さは、互いに異なることを特徴とする半導体記憶装置。
【請求項２】
前記ワード線コンタクトは、更に前記ワード線の側面の一部分に接触すると共に、下地半導体基板とは接触していないことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数のワード線及び前記複数のワード線に平行に形成された複数の選択ゲート線の内の一部分に設定されるコンタクト形成領域と、
前記コンタクト形成領域内に配置されるビット線コンタクト
とを更に備え、前記コンタクト形成領域は、前記複数のワード線及び前記複数の選択ゲート線の内の少なくとも１本をパターン欠損領域として除去することにより形成されることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
メモリセルアレイ上の列方向に延伸する複数のビット線と、
前記ビット線に直交し、行方向に延伸する複数のワード線と、
前記複数のビット線はそれぞれ非一様パターンにてストライプ状に配置され、前記ビット線の列方向に沿った終端部において、前記ビット線のパターン欠損領域を挟んで前記ビット線上に配置され、行方向に直線状に配列されるビアコンタクト
とを備えることを特徴とする半導体記憶装置。
【請求項５】
金属埋め込み層を更に備え、前記ビアコンタクトは、前記金属埋め込み層の一部分に接触することを特徴とする請求項４記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【公開番号】特開２００６−１０８５１０（Ｐ２００６−１０８５１０Ａ）
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願番号】特願２００４−２９５２６８（Ｐ２００４−２９５２６８）
【出願日】平成１６年１０月７日（２００４．１０．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願日】平成１６年１０月７日（２００４．１０．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]