接続構造およびその製造方法
【課題】トレンチキャパシタとアクセストランジスタの接続構造、及びそれに対応する接続構造の製造方法を提供する。
【解決手段】少なくとも部分的に半導体基板内に形成されたトレンチキャパシタのストレージ電極と選択トランジスタとの間の接続構造であって、上記ストレージ電極の表面に近接して配置された中間層の一部と、上記中間層に近接して配置されており、かつ上記選択トランジスタに近接した半導体基板表面部分に電気的に接続されている電気的導電性材料と、を有していて、上記接続構造の一部が、基板の水平面部分に近接するように、上記半導体基板の上に配置されている、接続構造。
【解決手段】少なくとも部分的に半導体基板内に形成されたトレンチキャパシタのストレージ電極と選択トランジスタとの間の接続構造であって、上記ストレージ電極の表面に近接して配置された中間層の一部と、上記中間層に近接して配置されており、かつ上記選択トランジスタに近接した半導体基板表面部分に電気的に接続されている電気的導電性材料と、を有していて、上記接続構造の一部が、基板の水平面部分に近接するように、上記半導体基板の上に配置されている、接続構造。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔本発明の背景〕
本発明は、トレンチキャパシタとアクセストランジスタとの接続構造、および対応する接続構造の製造方法に関する。
【０００２】
ダイナミックランダムアクセスメモリ（dynamic random access memory; DRAM）のメモリセルは、一般的にはストレージキャパシタおよびアクセストランジスタを有している。ストレージキャパシタは、論理値０または１を表す電荷の形態で情報を蓄積する。ストレージキャパシタに蓄積された情報は、読み出しを制御することによって、あるいはワード線を介してアクセストランジスタを制御することによって、ビット線を介して読み出される。電荷を確実に蓄積し、そして読み出し情報を識別するために、ストレージキャパシタの容量は最小でなければならない。従ってストレージキャパシタの容量の下限は、約２５ｆＦであると考えられる。
【０００３】
図１は、ストレージキャパシタ３およびアクセストランジスタ１６を有するＤＲＡＭメモリセル５の概略図である。アクセストランジスタ１６は、ｎ型電界効果トランジスタ（field effect transistor; FET）として設計されていると共に、第１のｎドープ（n-doped）ソース／ドレイン領域１２１と、第２のｎドープソース／ドレイン領域１２２と、これらの領域間に備えられた能動的な、弱いｐ導電（weakly p-conducting）チャネル領域１４とを有していることが好ましい。チャネル領域１４の上にはゲート絶縁層１５１が備えられており、ゲート絶縁層１５１の上にはゲート電極１５が配置されている。このゲート電極１５によって、チャネル領域１４内の荷電キャリア密度が影響を受け得る。
【０００４】
アクセストランジスタ１６の第１のソース／ドレイン領域１２１は、接続領域４６を介して、ストレージキャパシタ３のストレージ電極３１に接続されている。ストレージキャパシタの対電極３４は、キャパシタプレート３６に接続されている。キャパシタプレート３６は、ＤＲＡＭメモリセルアレイの全てのストレージキャパシタに共通であることが好ましい。キャパシタ誘電体３３は、ストレージ電極３１と対電極３４との間に備えられている。
【０００５】
アクセストランジスタ１６の第２のソース／ドレイン領域１２２は、ビット線コンタクト５３を介して、ビット線５２に接続されている。ストレージキャパシタ３内に電荷として蓄積された情報は、上記ビット線を介して書き込みおよび読み出しがなされる。書き込みプロセスおよび読み出しプロセスは、ワード線５１を介して制御される。ワード線５１は、アクセストランジスタ１６のゲート電極１５に接続されている。第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２との間のチャネル領域１４に電圧を印加することによって導電チャネルが備えられる。さらに、トランジスタのオンとオフとの切り替え動作中に半導体基板が帯電されることを防止するために、基板接続５４が備えられている。
【０００６】
メモリの世代によってストレージ密度が高くなるため、１つのトランジスタメモリセルに必要とされる領域は、世代交代に伴って低減せざるを得ない。同時に、ストレージキャパシタの最低容量を維持する必要がある。
【０００７】
読み出しトランジスタおよびストレージキャパシタは、１Ｍｂｉｔ世代までは平面部品として形成されていた。現在の４Ｍｂｉｔメモリ世代に至るまで、ストレージキャパシタの３次元配置によって、メモリセル表面のさらなる縮小が達成されてきた。１つの可能性として、トレンチ内にストレージキャパシタを形成することが挙げられる。例えばこの場合では、トレンチの壁付近の拡散領域、およびトレンチ内のドープされたポリシリコン充填剤が、ストレージキャパシタの電極として機能する。従ってストレージキャパシタの電極は、トレンチ表面に沿って配置されている。容量を左右するストレージキャパシタの有効面積は、基板表面のストレージキャパシタに対する空間要求に対して増加される。ストレージキャパシタの有効面積は、トレンチの断面に対応している。トレンチの断面を縮小させると同時にその深さを短くすることによって、記録密度をさらに高めることができる。
【０００８】
メモリセルのサイズをさらに縮小するためには、リソグラフィの構造サイズ（lithographic structural size）Ｆを小さくすることが特に望ましい。Ｆとは、今日用いられているリソグラフィによって得られる構造サイズの最小線幅である。特に、トランジスタの外側延長部分を可能な限り小さくするために、メモリセルサイズをさらに縮小する必要がある。これによって、特に、ゲート電極付近のチャネル１４の長さが短くなる。しかしチャネル長を短くなると、ストレージキャパシタ３とビット線５２との間の漏れ電流が増加する。概して、チャネル長を短くすると漏れ電流の低い閾値が阻害され、従って保持時間（すなわち、メモリセル内に情報が再度はっきりと記憶される時間）が短くなる。
【０００９】
これらの問題に対処するために、チャネルが基板表面に対して垂直または平行な部品を有するように、基板表面に形成された溝内にゲート電極を備えることが提案されている。これによって、アクセストランジスタに対する空間要求を変更することなく有効チャネル長を長くすることができ、従って漏れ電流が低減する。
【００１０】
トレンチキャパシタ３のストレージ電極は、通常は、いわゆる埋め込みストラップ接続を介して、アクセストランジスタの第１のソース／ドレイン領域に接続されている。埋め込みストラップ接続は、基板表面の下に備えられている。ゲート電極が溝内に配置されたアクセストランジスタによって得られる利点をよりよく利用するためには、トレンチキャパシタのストレージ電極を、可能な限り基板表面付近に接続する必要がある。具体的には、基板表面上に形成された、いわゆる表面ストラップ接続が望ましい。このような接続は、通常は一方において形成される、すなわちトレンチキャパシタ３の片側においてのみ形成される。従って一般的には、埋め込みストラップまたは表面ストラップ接続を備えることによって対称性が破れる。なぜなら、この接続が形成された後のトレンチキャパシタは、能動領域およびチャネル１４の方向に垂直に伸びる軸に対して、もはや対称を成さないからである。
【００１１】
〔本発明の概要〕
本発明によると、少なくとも部分的に半導体基板内に形成されたトレンチキャパシタのストレージ電極と選択トランジスタとの間の改良型接続構造が、上記ストレージ電極の表面に近接して配置された中間層の一部と、上記中間層に近接して配置されており、かつ上記選択トランジスタに近接した半導体基板表面部分に電気的に接続されている電気的導電性材料と、を有していて、上記接続構造の一部は、基板の水平面部分に近接するように上記半導体基板の上に配置されている。
【００１２】
さらに、少なくとも部分的に半導体基板内に形成されたトレンチキャパシタのストレージ電極と選択トランジスタとの間の接続構造は、上記ストレージ電極の表面に近接して配置された中間層の一部と、上記中間層に近接して配置されており、かつ上記選択トランジスタに近接した半導体基板表面部分に電気的に接続されている、電気的導電性材料とを有していて、上記基板表面内に形成されたトレンチによって上記ストレージ電極の横方向の範囲が規定され、上記電気的導電性材料は少なくとも部分的に上記トレンチ外に配置されている。
【００１３】
さらに、少なくとも部分的に半導体基板内に形成されたトレンチキャパシタのストレージ電極と選択トランジスタとの間の接続構造では、上記ストレージ電極の垂直面に近接して素子分離用トレンチが配置されていて、上記ストレージ電極と上記半導体基板との間に上記素子分離用トレンチが配置されていて、上記素子分離用トレンチ内に絶縁材料が配置されていて、また上記接続構造は、上記素子分離用トレンチ内に配置された導電性材料のストラップを有している。
【００１４】
トレンチキャパシタのストレージ電極と選択トランジスタとの間に接続構造を製造するための方法は、導電性充填材と、該導電性充填材の側面に隣接して配置された垂直な絶縁層とを有するキャパシタトレンチを半導体基板内に備える工程と、上記半導体基板の表面上の、トレンチキャパシタが形成されていない領域にマスク材料を形成する工程であって、上記トレンチキャパシタの上記導電性充填材の表面が、上記マスク材料の表面の下に配置されるようにする工程と、垂直な領域および水平な領域を有した非ドープ半導体層を堆積する工程と、上記半導体層の所定の領域が非ドープのままとなるように斜めイオン注入を行う工程と、上記半導体層の非ドープ部分を除去し、上記半導体層のドープ部分を上記マスク材料の表面上に残し、上記垂直な絶縁層の表面が覆われないようにする工程と、上記垂直な絶縁層の上部をエッチングすることによって接続開口部を形成する工程と、上記接続開口部内に導電性材料を充填する工程と、上記マスク層を除去することによって半導体基板表面部分を露出する工程と、を含んでいる。
【００１５】
本発明の上記および上記以外の特徴および利点は、後述する本発明の具体的な実施形態の定義、説明、ならびに描写的な図面を考慮することによって明らかとなるであろう。上記の様々な図面では、同様の部品を示すために同様の符号が用いられている。これらの説明は、本発明の具体的な詳細に関するものであるが、様々な変化を加えることが可能であり、またこれらの変化は、本明細書の記述に基づいて当業者には明らであることについて理解されたい。
【００１６】
〔様々な見地からの図面の簡単な説明〕
以下では、添付図面を参照しながら、本発明について詳細に説明する。
【００１７】
図１は、ＤＲＡＭメモリセルの概略図である。
【００１８】
図２Ａおよび図２Ｂは、それぞれ、完全にプロセスされたストレージキャパシタの平面図および断面立面図である。
【００１９】
図３Ａ〜図１３Ｂは、本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【００２０】
図１４は、本発明の第１の実施形態による、完成した接続構造を有するメモリセルの断面立面図である。
【００２１】
図１５Ａ〜図２９は、本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【００２２】
図３０は、第２の実施形態による、完成した接続構造を有するメモリセルの断面立面図である。
【００２３】
図３１〜図４１は、本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【００２４】
図４２は、本発明の典型的な実施形態による接続構造を有するメモリセルアレイの平面図である。
【００２５】
〔本発明の詳細な説明〕
図２Ａおよび図２Ｂは、それぞれ、ストレージキャパシタの平面図および断面立面図である。上記ストレージキャパシタは、半導体基板１（例えばシリコン基板）内に形成されたトレンチ３８内に備えられている。トレンチは、通常は深さが６〜７μｍであり、図２Ｂの断面図に示されているように設計することができ、あるいはその下部において幅を広げることも可能である。
【００２６】
図２Ａに示されているように、キャパシタトレンチの広い部分の直径は一般的に２Ｆであり、狭い部分の直径は１．５Ｆである。Ｆは最小構造サイズであり、この場合では９０〜１１０ｎｍ、特に９０ｎｍ未満である。図２Ｂは、図２Ａに示されているラインＩ−Ｉに沿った断面図である。ストレージキャパシタの対電極３４は、例えばｎ＋ドープ基板部分によって得られる。さらにトレンチ３８内には、通常用いられるキャパシタ誘電体３３と、ストレージ電極としてのポリシリコン充填材３１とが配置されている。トレンチ上部は、寄生トランジスタをオフにするための素子分離用カラー３２を提供している。素子分離用カラー３２がなければ、この時点において寄生トランジスタが形成される。
【００２７】
さらに、キャパシタトレンチ３８の上部には、ポリシリコン充填材３５が備えられている。基板内には、埋め込みプレート接続部３６としてｎ＋ドープ領域がさらに備えられている。上記ｎ＋ドープ領域は、トレンチキャパシタの対電極同士を接続している。基板表面１０上には、パッド窒化物層として、ＳｉＯ２層１８およびＳｉ３Ｎ４層１７が塗布されている。ＳｉＯ２層１８の厚みは、一般的には約４ｎｍであり、そしてＳｉ３Ｎ４層１７の厚みは、一般的には約８０〜１２０ｎｍである。
【００２８】
図２Ａおよび図２Ｂに示されているトレンチキャパシタは、公知の方法によって製造されたものである。特に、素子分離用カラー３２は従来どおりに製造されたものである。次に、素子分離用カラー３２がエッチバックされて、素子分離用カラーの上部エッジが基板表面１０上に配置される。続いて、キャパシタトレンチ３８にポリシリコンが充填され、そして化学機械研磨（chemical mechanical polishing; CMP）工程が行われる。この結果、図２Ｂに示されている断面が得られる。
【００２９】
図３Ａおよび図３Ｂを参照されたい。能動領域１２を規定するために、次に素子分離用トレンチ２が形成される。そして素子分離用トレンチ２に、特に二酸化ケイ素などの絶縁材料が充填される。素子分離用トレンチ２をエッチングし、そして絶縁材料を用いて充填した後に、表面酸化物の除去が行われる。図３Ａは、得られるトレンチキャパシタ３の上面図であって、素子分離用トレンチ２を有している。図３Ｂは、点ＩとＩとを結ぶラインに沿った断面図を示している。
【００３０】
次に、キャパシタトレンチ３８を充填していたポリシリコン３５が、ほぼ基板表面１０の高さまでエッチバックされる。この結果、図４Ａおよび図４Ｂに示されている構造が得られる。図４Ａは、得られるトレンチキャパシタの上面図を示している。図４Ａに示されているように、素子分離用カラー３２の表面が露出している。図４Ｂは、図４Ａの点ＩとＩとを結ぶラインに沿った断面図を示している。図４Ｂに示されているように、素子分離用カラー３２の表面が、ポリシリコン充填材３５の表面の上に出ている。
【００３１】
次に、図５Ａおよび図５Ｂに示されているように、一般的に知られている窒化物形成工程が行われる。ここでは、一般的には厚みが最大１ｎｍである薄いＳｉ３Ｎ４層３７が形成されて、基板表面がＮＨ３大気に暴露される。このＳｉ３Ｎ４層３７は、後のエッチング工程において、非ドープアモルファス半導体層４をエッチングするためのエッチストップ層として機能する。図５Ｂは、図５ＡのラインＩ−Ｉに沿った断面図であって、窒化ケイ素層３７を示している。
【００３２】
次に、図６Ａおよび図６Ｂに示されているように、厚みが例えば１０ｎｍである非ドープアモルファス半導体層（非ドープアモルファスシリコン層であることが好ましい）がコンフォーマルに堆積される。この結果、図６Ｂの断面図に示されている、堆積されたシリコン層４は、垂直な領域および水平な領域を有している。図６Ａは、得られる構造の上面図を示している。
【００３３】
図７Ａおよび図７Ｂを参照されたい。次に、Ｂ＋またはＢＦ２＋イオンを用いて、イオンビーム４２の入射角度を斜めにして、イオン注入工程が行われる。例えば、イオンビーム４２の角度αは、基板表面１０の法線３９に対して５〜２５度、特に１０〜１５度である。イオン注入の角度を傾斜させることによって、またアモルファスシリコン層４が垂直な領域を有していることを受けて、アモルファスシリコン層４の一部は、上記注入工程において影になる。上記斜めイオン注入は、影になった上記部分が、後に表面接続部あるいは接続構造が形成される地点に配置されるように行われる。アモルファスシリコン層４の垂直な領域がキャパシタトレンチの壁によって影になるため、非対称プロセスが行われる。この結果、接続構造を有するキャパシタトレンチは、後に製造されるアクセストランジスタのチャネルに垂直に伸びる軸に対してもはや対称ではなくなる。
【００３４】
図７Ａの上面図、および図７ＡのラインＩ−Ｉに沿った断面図である図７Ｂは、得られる構造を示している。特に、アモルファスシリコン層４の一部は非ドープのままであり、イオンビーム４２に暴露された上記以外の領域はドープされる。図７Ａに示されているように、キャパシタトレンチ３８の輪郭の一部は非ドープのままである。
【００３５】
図８Ａおよび図８Ｂを参照すると、非ドープアモルファスシリコン４が、イオン注入によって得られたｐドープポリシリコンに対して選択的に除去される。これは、例えば希釈されたＮＨ４ＯＨを用いた化学ウェットエッチングによって行われる。
【００３６】
得られる構造の上面図である図８Ａに示されているように、窒化ケイ素層３７の一部が露出している。図８ＡのラインＩ−Ｉに沿った断面を示す図８Ｂから特に明らかなように、Ｓｉ３Ｎ４層１７の側面または側壁が特に露出している。任意のプロセス工程として、素子分離用カラー３２をさらにエッチバックして、素子分離用カラー３２の表面の片側が、基板表面１０の下に配されるようにしてもよい。
【００３７】
次に、図９Ａおよび９Ｂを参照すると、Ｓｉ３Ｎ４層１７が等方性エッチング工程によってエッチバックされる。これは、例えば熱リン酸（hot phos）を用いたウェットエッチングによって行われる。このエッチング工程によって、Ｓｉ３Ｎ４層１７の特に側面がエッチングされる。この結果、ＳｉＯ２層１８の水平な部分が露出される。図９Ａは、得られるトレンチキャパシタの上面図を示している。このトレンチキャパシタでは、先のＳｉ３Ｎ４エッチング工程によって生成された開口部４３が破線で示されている。図９Ｂは、ラインＩ−Ｉに沿った断面を示している。ここに見られるように、開口部４３は、基板表面１０上に配置されたＳｉＯ２層１８の一部が露出するように形成される。
【００３８】
図１０Ａおよび図１０Ｂに示されているように、次の工程では、例えば反応性イオンエッチングプロセスによって、ｐドープポリシリコン４１が除去される。この工程では、シリコン基板１の露出した部分もまたエッチングされる。ここでは、シリコン基板材料をエッチングしすぎないように注意しなければならない。開口部４３の下には、図９Ａおよび図９Ｂに示されているように、露出したＳｉ表面領域１０ａが形成されている。このＳｉ表面領域１０ａの幅ｄは、図１０Ｂに示されているように、１０〜１００ｎｍである。特に、上記エッチング工程では、適切なエッチングパラメータを選択することによって、導電性材料、従って接続部が、基板表面の基本的に上に配置されるのか、あるいは基本的に下に配置されるのかが決定される。
【００３９】
図１０Ａは、得られる構造の上面図を示している。図１０Ｂに示されているように、半導体基板１の表面部分１０ａが露出している。この表面領域は、トレンチキャパシタ３の片側においてのみ露出している。従って、プロセスされた接続構造を有するトレンチキャパシタは、能動領域１２に垂直に伸びている軸に対してもはや対称ではない。ポリシリコン充填材３５の上には、薄い窒化ケイ素層３７が備えられる。図１１Ａおよび図１１Ｂに示されているように、次の工程では、例えばＣＭＰ工程またはエッチバック工程によって、ポリシリコン層４４が塗布され、後に平坦化される。堆積されたポリシリコン４４は、in situドープされるか、あるいは堆積工程の終了後に行われる注入プロセスによってドープされる。
【００４０】
図１１Ａに見られるように、ストレージ電極３１に接続されているポリシリコン充填材３５と、トレンチキャパシタ３に隣接した能動領域１２との間に、コンタクトストラップが備えられる。図１１Ｂは、点ＩとＩとを結ぶラインに沿った断面図を示している。図示されているように、ポリシリコン充填材４４は、シリコン基板に接続されており、またポリシリコン充填材３５上に備えられたＳｉ３Ｎ４層３７の最上部に載っている。
【００４１】
図１２Ａおよび図１２Ｂを参照されたい。次の工程では、形成された表面ストラップ接続部を最上部に向かって絶縁させる酸化層が生成される。特に、この工程によって、ポリシリコン層４４の上部エッジの位置が決定される。これは例えば、図１１Ａに示されている表面が、高度に酸化された大気に暴露されることによって行われる。この結果、酸化によって酸化膜が生成され、二酸化ケイ素層４５がポリシリコン充填材４４上に備えられる。特に、ポリシリコン充填材上に形成された二酸化ケイ素層４５の厚みは、全体で少なくとも１５ｎｍになる。あるいは、図１１Ｂに示されているポリシリコン層４４はエッチバックされてもよい。次に、ポリシリコン層４４上にＳｉＯ２充填材を形成するための工程が行われ、そして表面を平坦化するためにＣＭＰ工程が行われる。
【００４２】
最後に、図１２Ａおよび図１２Ｂに示されている構造が得られる。図１２Ａは、基本的にはＳｉＯ２、そして部分的にはＳｉ３Ｎ４からなる上記表面の上面図を示している。図１２Ｂは、ラインＩ−Ｉに沿った断面図を示している。図１２Ｂに示されているように、層４５を覆っているＳｉＯ２が、ポリシリコン層４４上に塗布される。
【００４３】
次の工程では、公知の方法に従って、Ｓｉ３Ｎ４層１７、そして後にＳｉＯ２層１８が除去される。この結果、図１３Ａおよび図１３Ｂに示されている構造が形成される。図１３Ａは、得られる構造の上面図を示している。能動領域１２においてプロセス未済の領域では、シリコンが露出し、上記構造の残りの部分はＳｉＯ２層によって覆われている。図１３Ｂの断面図に見られるように、ポリシリコン充填材３５と、単結晶半導体材料１との間に片側性の表面ストラップ接続部４６が形成される。さらに正確に言うと、接続部４６は、基板表面１０を越えて、ポリシリコン充填材３５と、基板材料１との間に配置されている。薄いＳｉ３Ｎ４層３７は、単にトンネルバリアとして機能するが、絶縁体としては機能しない。ポリシリコン層４４は、ＳｉＯ２層４５によって覆われている。
【００４４】
メモリセルを完成させるために、特にゲート電極１５、第１のソース／ドレイン領域１２１、および第２のソース／ドレイン領域１２２をプロセスすることによって、アクセストランジスタの部品が備えられる。このためには、通常はゲート積層に対して用いられる層がまずコンフォーマルに堆積され、そしてゲート電極１５を形成するためにパターン形成される。特に、まずゲート酸化層１５１が形成される。堆積されたＳｉＯ２層は、表面ストラップ接続部４６の外側絶縁体（lateral insulation）としても機能する。次に、例えばポリシリコン、およびＳｉ３Ｎ４キャップ層１５２などの導電層が堆積される。その後、公知の方法に従ってゲート電極１５がパターン形成される。次に、形成されたゲート電極、および表面ストラップ接続部を注入マスクとして用いたイオン注入によって、第１のソース／ドレイン領域１２１、および第２のソース／ドレイン領域１２２が形成される。イオン注入工程に関連した温度の上昇によって、ドープされたポリシリコン材料４５から基板材料へとドーピング材料が拡散し、そこにドープ領域１２０が形成される。ドープ領域１２０は、表面ストラップ接続部４６と、第１及び第２のソース／ドレイン領域１２１、１２２との間に良好な電気的接続をもたらす。
【００４５】
図１４は、得られるメモリセルアレイの典型的な断面図を示している。図示されている配置では、一般的なように、表面ストラップ接続部４６の上にパッシングワード線がそれぞれ配置されている。これらのパッシングワード線はそれぞれ、ＳｉＯ２層４５によって、表面ストラップ接続部から十分に絶縁されている。図１４には平面アクセストランジスタが示されているが、任意に設計されたアクセストランジスタを、本発明による接続構造を介して、ストレージキャパシタのストレージ電極へ接続させることができる。特に、これらのアクセストランジスタは、チャネルが基板表面に対して垂直な部品を有しているものであってよい。従って特に、これらのアクセストランジスタは、基板表面に形成された溝内にゲート電極が備えられているものであってよい。図１４に示されている接続構造は、ストレージ電極３５の最上表面に隣接して配置されている中間層の一部を含んでいる。ポリシリコンからなる電気的導電性材料４４は、上記中間層の最上部に配置されている。この電気的導電性材料は、上記中間層の材料とは異なる。電気的導電性材料４４は、ストレージ電極の側壁を越えて横に伸びている。電気的導電性材料４４の一部は、半導体基板１の水平面上に配置されている。基板表面と電気的導電性材料４４との境界に、任意で別のバリア層が配置されていてもよい。このようなバリア層は、例えば基板と電気的導電性材料４４とが電気的に接続するように、厚みが１ｎｍを超えない窒化ケイ素層を有していてもよい。上記バリア層は、例えば窒化物形成工程によって形成されてよく、また拡散バリアとして機能するものであってよい。図１４にさらに見られるように、導電性材料４４とストレージ電極３５との間にある電気的接続領域は、半導体基板表面１０の高さに配置されている。
【００４６】
図１５Ａ〜図３０は、本発明の第２の実施形態を示している。本発明の第２の実施形態では、接続部が表面に近接するように設計されているが、後述するように、基本的に基板表面の上には突出していない。これによって特別な利点がもたらされる。すなわち、このような接続部を有するメモリセルアレイのトポロジーは、基板表面全体を通る接続部のトポロジーと比べて、より有利であるという利点である。第２の実施形態を完成させるための出発点は、ここでもまた、図２Ａおよび図２Ｂに示されているトレンチキャパシタに類似したトレンチキャパシタとして設計されているストレージキャパシタである。このトレンチキャパシタの上面図は図１５Ａに示されており、断面図は図１５Ｂに示されている。図１５Ａおよび図１５Ｂに示されているトレンチキャパシタは、図２Ａおよび図２Ｂを参照しながら説明した方法と同様の方法によって製造される。しかし、図１５Ｂに示されているように、第２の実施形態による素子分離用カラー３２は、窒化ケイ素層１７の表面に届くように設計されている。言い換えると、図１５Ｂに示されているトレンチキャパシタを製造するためには、素子分離用カラー３２が形成された後に、キャパシタトレンチ３８がポリシリコン充填材３５で充填され、そしてＣＭＰ工程が行われる。図２Ｂを参照しながら説明した方法とは対照的に、ポリシリコン充填材３５をエッチバックするための工程、および素子分離用カラー３２をエッチバックするための工程は、ここではいずれも適用できない。
【００４７】
図１６Ａおよび図１６Ｂを参照されたい。図１５Ａおよび図１５Ｂに示されている構造を出発点として、能動領域１２を規定するための次の工程では、特に二酸化ケイ素といった絶縁材料で充填された素子分離用トレンチ２が形成される。これについては、図３Ａおよび図３Ｂを参照しながら前述した通りである。図１６Ａは、素子分離用トレンチ２を有した、得られるトレンチキャパシタ３の上面図であり、図１６Ｂは、点ＩとＩとを結ぶラインに沿った断面図である。
【００４８】
次に、図１７Ａおよび図１７Ｂに示されているように、キャパシタトレンチ３８を充填するポリシリコン３５が、ほぼ基板表面１０の高さまでエッチバックされる。より正確には、標的とするエッチング深度は、基板表面１０から０ｎｍであり、許容誤差は＋１５ｎｍである。図１７Ａは、得られるトレンチキャパシタの上面図であり、素子分離用カラー３２の表面が露出している状態を示している。図１７Ｂは、図１７Ａの点ＩとＩとを結ぶラインに沿った断面図である。図１７Ｂに見られるように、素子分離用カラー３２の表面は、窒化ケイ素層１７の表面のわずかに下に位置している。
【００４９】
次に図１８および図１９を参照すると、公知の窒化物形成プロセスが行われる。基板表面がＮＨ３大気に暴露されるように、ここでは、厚みが一般的には１ｎｍである薄いＳｉ３Ｎ４層３７が形成される。このＳｉ３Ｎ４層３７は、非ドープアモルファス半導体層４をエッチングするための後のエッチング工程において、エッチストップとして機能する。
【００５０】
次の工程では、厚みが例えば１０ｎｍの非ドープアモルファス半導体層（非ドープアモルファスシリコン層であることが好ましい）がコンフォーマルに堆積される。この結果、堆積されたシリコン層４は、図１９の断面図に示されているように、曲線領域だけでなく、垂直な領域および水平な領域を有している。
【００５１】
図２０Ａおよび図２０Ｂに示されているように、第１の実施形態と同様の方法によって、Ｂ＋またはＢＦ２＋イオンを用いたイオンビーム４２の入射角度を斜めにして、イオン注入が行われる。例えば、イオンビーム４２の角度αは、基板表面１０の法線３９に対して５〜２５度、特に１０〜１５度である。イオン注入の角度を傾斜させることによって、またアモルファスシリコン層４が垂直な領域を有していることを受けて、アモルファスシリコン層４の一部は、上記注入工程において影になる。この場合、上記斜めイオン注入は、影になった上記部分が、後に表面接続部あるいは接続構造が形成される地点に配置されるように調節される。より正確には、イオンビーム４２の入射角度は、接続構造が形成される位置が適切に影になるように選択される。アモルファスシリコン層４の垂直な領域がキャパシタトレンチの壁によって影になるため、非対称プロセスが行われる。この結果、接続構造を有するキャパシタトレンチは、キャパシタトレンチの方向に平行に伸びる軸に対してもはや対称ではなくなる。
【００５２】
図２０Ａは上面図を示し、図２０Ｂは、図２０ＡのラインＩ−Ｉに沿った断面図を示している。具体的には、アモルファスシリコン層４の一部４０は非ドープのままであり、イオンビーム４２に暴露された残りの領域はドープされる。図２０Ａに示されているように、キャパシタトレンチ３８の輪郭の一部は非ドープのままである。
【００５３】
図２１Ａおよび図２１Ｂを参照すると、非ドープアモルファスシリコン４が、イオン注入によって得られたｐドープポリシリコンに対して選択的に除去される。これは、例えば希釈されたＮＨ４ＯＨを用いた化学ウェットエッチングによって行われる。このエッチング工程では、窒化ケイ素層３７はエッチングストップとして機能する。図２１Ａに示されているように、窒化ケイ素層３７の一部が露出している。図２１ＡのラインＩ−Ｉに沿った断面図を示す図２１Ｂから特に明らかなように、ＳｉＯ２素子分離用カラー３２の上部の側面または側壁が特に露出している。さらに、Ｓｉ３Ｎ４層１７の側面または側壁が露出している。図２２Ａおよび図２２Ｂに示されているように、次に反応性イオンエッチング方法が行われる。これによって、素子分離用カラー３２が、ポリシリコン充填材３５の表面上に突出した領域においてエッチバックされる。反応性イオンエッチングによって、Ｓｉ３Ｎ４層１７の露出部分もまたエッチングされる。
【００５４】
次に、フッ化水素酸を用いた短いエッチング工程が行われる。このエッチング工程では、具体的には素子分離用カラーが基板表面１０の下に配置されるように、そして半導体基板１の垂直な領域が側面に露出されるように、素子分離用カラー３２がエッチバックされる。
【００５５】
図２２Ｂに見られるように、素子分離用カラー３２は、非ドープシリコン層が除去された側においてエッチバックされる。さらに、ポリシリコン充填材３５の表面が部分的に露出している。Ｓｉ３Ｎ４層１７の側面１７０または側壁もまた露出している。次に図２３Ａおよび図２３Ｂを参照されたい。アモルファスｐ−ドープシリコン層が、例えばフッ素化学物質（fluoric chemical）を用いたエッチング方法などの等方性エッチング方法によって除去される。図２３Ｂに示されているように、上記エッチング工程は、シリコン基板１の一部をエッチングする。この結果、水平な基板表面部分１０ａが露出される。
【００５６】
次に、図２４Ａおよび図２４Ｂに示されているように、また前述したように、拡散バリア層として機能するように形成された窒化ケイ素層４９と共に、窒化物形成工程が行われる。次に、例えば蛍光体などでドープしてよいポリシリコン充填材４４が充填され、そしてエッチバックされる。図２４Ａは得られる構造の上面図であり、図２４Ｂはこの構造の断面図である。
【００５７】
図２４Ｂに示されているように、ポリシリコン層が、基板表面１０のやや上までエッチバックされる。表面酸化物を除去するために除釉（deglazing）した後、図２５Ａおよび図２５Ｂに示されているように、窒化ケイ素層１７が基板表面１０から除去される。図２５Ａおよび図２５Ｂは、得られる構造の上面図および断面図をそれぞれ示している。図２５Ｂに示されているように、ポリシリコン充填材４４は、シリコン基板１の表面１０のやや上に突出している。ポリシリコン充填材４４は、それぞれ窒化ケイ素層４９を介して、トレンチキャパシタのポリシリコン充填材３５およびシリコン基板１に接続されている。窒化ケイ素層４９は、それぞれトンネルバリアとして機能する。シリコン基板１０の表面は、薄い二酸化ケイ素層１８によって覆われている。これは図２５Ａにも示されている。図２５Ａでは、ポリシリコン領域４４を除いてほぼ全表面が薄い二酸化ケイ素層１８によって覆われている。
【００５８】
図２６を参照されたい。薄い二酸化ケイ素層１８が表面全体から除去され、また二酸化ケイ素層１９が酸化（例えば、得られた表面を、高度に酸化した大気に暴露する）によって形成される。図２６に示されているように、表面全体が二酸化ケイ素層１９によって覆われる。
【００５９】
次に図２７を参照されたい。通常の方法によってフォトリソグラフィマスクが形成される。フォトリソグラフィマスクは、記憶装置の周辺部領域を覆っている。続いてウェル部分を形成するために、一般的なドーピング工程が行われる。次に、例えば蛍光体またはヒ素イオンを用いたイオン注入によって、高および低ドープ領域１２３が形成される。後のプロセス工程において、上記高および低ドープ領域１２３から、第１および第２のソース／ドレイン領域が得られる。図２７は、半導体基板１の表面１０に隣接した部分に、ドープ領域１２３が形成されている状態を示している。ドープ領域１２３は、ポリシリコン充填材４４の下端の下に伸びている。
【００６０】
次に、図２８に示されているように、厚みが１０〜２０ｎｍの厚い二酸化ケイ素層４５が形成される。この二酸化ケイ素層４５は、ポリシリコン充填材４４の絶縁に影響を及ぼす。従って二酸化ケイ素層４５は、トレンチ３８の上に形成されるパッシングワード線に対する、トレンチキャパシタのストレージ電極の絶縁に影響を及ぼす。周辺部分の注入マスクが除去された後、この周辺部分からＳｉＯ２層４５が除去される。続いて、この周辺部分に対して、対応するドーピング工程が行われる。
【００６１】
次に図２９を参照すると、一般的な方法によって、能動領域１２内にトランジスタが形成される。特に、ゲート電極１５を形成するためにゲート溝１５０が形成されてもよい。ゲート溝１５０内には絶縁層１５１が形成される。続いて、ＳｉＯ２から構成されていることが好ましい内部スペーサ１５５が形成され、そして一般的な方法によってゲート溝１５０にポリシリコン充填材５１１が充填される。続いてポリシリコン層５１１、タングステン層５１２、ならびにＳｉ３Ｎ４層１５２が一般的な方法によって堆積される。ワード線に対して、対応するパターン形成を行った後に、例えばＳｉＯ２スペーサ１５４などのスペーサが形成される。この結果、図２９に示されている構造が遂に得られる。
【００６２】
最終的には、図３０に示されているように、ビット線コンタクト５３が形成される。ビット線コンタクト５３は、例えば、ＢＰＳＧ層５５などの絶縁層によって互いに絶縁されたコンタクトが形成される場所に犠牲ポリシリコンプラグを備える方法によって形成される。図３０は、トレンチキャパシタ３およびアクセストランジスタ１６をそれぞれ含んだメモリセルを有するメモリセルアレイの典型的な断面図を示している。上記メモリセルでは、各アクセストランジスタの第１のソース／ドレイン領域１２１は、本発明による表面ストラップ接続部４６およびポリシリコン充填材３５を介して、トレンチキャパシタ３のストレージ電極に接続されている。ポリシリコン充填材３５とポリシリコン充填材４４との間、および第１のソース／ドレイン領域１２１とポリシリコン充填材４４との間には、それぞれ、薄いＳｉ３Ｎ４層４９が配置されている。しかし、この薄いＳｉ３Ｎ４層４９は薄いトンネルバリアとしてのみ機能するものであるため、ポリシリコン充填材４４からポリシリコン充填材３５を電気的に絶縁させるため、あるいはポリシリコン充填材４４から第１のソース／ドレイン領域１２１を絶縁させるためには適さない。表面ストラップ接続部４６は、基板１の表面付近の領域に備えられている。この結果、接続部４６の表面は、基板表面１０に近接していると共に、基板表面１０からわずかに突出している。従って上記接続部は、基板表面１０の上全体には形成されておらず、また基板表面１０の下全体にも伸びていない。表面接続部４６は表面の上から距離をおいて伸びているため、トランジスタ１６の特性に関して有利な影響を及ぼす。またこのような表面接続部に関連した不都合点、すなわち、得られるメモリセルアレイのトポロジーが好ましくないという不都合点が回避される。図３０の実施例に見られるように、パッシングワード線５１ａの上端は、アクティブワード線５１ｂの上端のわずかに上に備えられていて、表面はＢＰＳＧ層５５によって完全に水平になっている。トランジスタ１６は、ゲート電極１５がゲート溝１５０内に形成されている、いわゆる「凹型チャネルトランジスタ」として設計されている。従って、メモリセルへの空間要求を変えずに、第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２との間のチャネル長を長くすることができる。
【００６３】
図３０に示されている接続構造部は、窒化ケイ素からなる中間層４９の一部を含んでいる。この中間層４９の一部は、ストレージキャパシタのストレージ電極３５の最上部に配置されている。上記接続構造は、例えばポリシリコンからなる電気的導電性材料４４をさらに有している。この電気的導電性材料は、上記中間層の材料とは異なる。導電性材料４４は、中間層４９の最上部に配置されている。導電性材料４４は、ストレージ電極３５の範囲を規定しているトレンチを超えて外側に伸びている。また、導電性材料４４の一部は、半導体基板の水平面上に配置されている。基板材料と導電性材料４４との境界に、別のバリア層を任意で配置させてもよい。この別のバリア層は、基板材料と電気的導電性材料とが電気的に接続するように、例えば窒化ケイ素からなり、かつ厚みが１ｎｍを超えないものであってよい。この別のバリア層は、拡散バリアとして機能するものであってよい。
【００６４】
図３１〜図４１は、本発明の第３の実施形態を示している。この典型的な実施形態では、ストレージキャパシタのストレージ電極の側面に隣接して導電性ストラップ材料が配置されている。
【００６５】
図３１は、基板表面１の上部の断面図であって、第３の実施形態による方法の開始時の状態を示している。図示されているように、基板表面１０上に窒化ケイ素層１７が形成されている。基板表面１０内にはトレンチ３３が形成されている。トレンチの上部には素子分離用カラー３２が形成されており、また充填材６１が備えられているため、トレンチの表面は完全に閉じられている。言い換えると、平坦な表面が得られる。充填材６１は、メモリセルアレイの完成後に除去されるストレージキャパシタのストレージ電極、あるいは犠牲充填材であってよい。
【００６６】
図３１に示されている構造から始まり、まずエッチング工程が行われて、各素子分離用カラー３２の上部がエッチングされる。その後、一般的に用いられるエッチング方法によって犠牲充填材６１を凹ませる。その後、酸化工程が行われて、厚みが約１〜３ｎｍの薄い二酸化ケイ素層６２が形成される。得られる構造は図３２に示されている。図示されているように、充填材６１の表面は二酸化ケイ素層６２によって覆われている。さらに、二酸化ケイ素層６２の表面は、窒化ケイ素層１７の表面に対して凹んでいる。
【００６７】
その後、厚みが約１０〜１５ｎｍの非ドープアモルファスシリコン層４が堆積される。アモルファスシリコン層４の厚みは、例えば１２〜１４ｎｍであってよい。得られる構造は図３３に示されている。
【００６８】
次の工程では、斜めイオン注入工程４２が行われる。このイオン注入工程では、基板表面３９の法線に対するイオンビーム４２の角度αは約５〜３０度である。上記イオン注入工程中において、イオンビームの一部は、窒化ケイ素層１７とアモルファスシリコン層４との突出した部分によって影になる。従って、非ドープアモルファスシリコン層の所定の部分がドープされ、他の所定の部分は非ドープのままとなる。例えば、上記イオン注入工程は、例えばＢＦ２イオンなどのｐドーパントを用いて行ってよい。得られる構造は図３４に示されている。図３４に見られるように、突出した各窒化ケイ素層部分１７の左側の端に近接している、アモルファスシリコン層４の一部４０は非ドープのままである。
【００６９】
次の工程では、ドープされたアモルファスシリコンに対して非ドープアモルファスシリコンを選択的にエッチングするエッチング工程が行われる。このエッチング工程は、例えばＮＨ４ＯＨを用いて行ってよい。得られる構造は図３５に示されている。図示されているように、各トレンチの右側において、非ドープアモルファスシリコン層４０が除去される。
【００７０】
その後、ポリシリコンに対して二酸化ケイ素を選択的にエッチングするエッチング工程が行われる。この結果、シリコン層４１によって覆われていない部分において、カラー部分３２が凹まされる。具体的には、上記エッチング工程は、半導体基板の表面１０下にある部分の下の部分まで上記カラーが凹まないように行われる。例えば、約８５〜１１５ｎｍがエッチングされる。得られる構造は図３６に示されている。図示されているように、上記カラーは、各トレンチ３３の右側部分において凹んでいる。この結果、得られるカラー表面は、基板表面１０の上に配される。さらに、アモルファスシリコン層４１の厚みが薄くなる。
【００７１】
事前洗浄工程を行ってポリマー残留物を除去した後に、酸化工程を行って二酸化ケイ素層６３を備える。具体的には、上記酸化工程によって、アモルファスドープシリコン層４１が酸化されて二酸化ケイ素層６３が生じる。得られる構造は図３７に示されている。
【００７２】
次の工程では導電層が堆積される。この導電層は、例えば表面ストラップの形成に適した任意の材料を含んでいてよい。導電性ストラップ材料として、例えばポリシリコン、金属、およびＷＳｉｘ（ケイ化タングステン）などの金属シリサイドを用いてよい。その後、凹み工程を行って上記導電性材料をエッチングする。この結果、上記導電性材料の一部のみがカラー３２の凹み部分の上に残留する。例えば、導電性材料としてＷＳｉｘを用いた場合は、このＷＳｉｘは、Ｈ２Ｏ、Ｈ２Ｏ２、およびＮＨ４０Ｈの混合物などの適切なエッチング液によってウェットエッチングされる。あるいは、ＷＳｉｘは、ＳＦ６化学（SF6 chemistry）によってドライエッチングされてもよい。得られる構造は図３８に示されている。図示されているように、充填材６１と窒化ケイ素層部分１７との間の部分に、導電性ストラップ材料４３が備えられている。上記導電性ストラップ材料は、基板表面１０の上全体に配置されている。導電性ストラップ材料と充填材６１との間に二酸化ケイ素層６３を任意で残すようにしてもよい。例えば、充填材が犠牲充填材である場合は、この犠牲充填材を除去するときに残りの二酸化ケイ素層６３を除去してもよい。しかし残りの二酸化ケイ素層６３は厚みが小さいため、導電性であることが好ましい。
【００７３】
その後、例えば二酸化ケイ素層などの絶縁材料４５が備えられ、次にＣＭＰ工程が行われる。上記二酸化ケイ素層は、例えば熱成長されてもよく、あるいは適切な方法によって堆積されてよい。この結果、充填材６１の表面は、図３９に示されているように二酸化ケイ素層４５によって覆われる。
【００７４】
その後、公知なようにメモリセルアレイが完成される。例えば、図３９に示されている構造から始まり、窒化ケイ素層の一部が除去されて、導電性ストラップ材料６４が露出される。その後、開口した部分に適切な導電性材料６５が備えられる。導電性材料６５は、例えばドープされたポリシリコンであってよい。その後、アクセストランジスタの必須部品が備えられる。例えばドープ領域が備えられ、これによって第１および第２のソース／ドレイン部分が形成される。さらにゲート電極が備えられる。ゲート電極１５は、例えば基板表面１０に伸びるゲート溝内に配置される。ゲート絶縁材料１５１が備えられ、そしてゲート溝内に側壁スペーサが備えられてもよい。最後に、ゲート溝１５０に電気的絶縁材料が充填されて、トランジスタが完成される。その後、一般的なように、ワード線５１ａおよび５１ｂが備えられる。さらにビット線コンタクトおよびビット線が備えられる。充填材６１が犠牲充填材である場合は、任意でこの犠牲充填材をトレンチから除去し、他の適切な導電性材料と置き換えてもよい。
【００７５】
得られる構造は図４０に示されている。図示されているように、半導体基板１内であって、かつ導電性材料６５の下に拡散領域１２０が形成される。従って、ストレージ電極６１と、メモリセルのアクセストランジスタ１６の第１のソース／ドレイン領域１２１との間に電気的接続が構築される。上記接続構造は、導電性ストラップ材料を表す中間層６４を有している。上記接続構造は、電気的導電性材料６５をさらに有している。中間層６４は、トレンチの充填材６１の側面に隣接して配置されている。トレンチの充填材６１は、任意の導電性材料から構成されていてよい。充填材６１の材料は、例えばポリシリコン、金属、または金属化合物を有していてよい。導電性材料６５は、水平な基板表面部分に隣接するように、半導体基板表面の上に配置されている。
【００７６】
言い換えると、図４０に見られるように、導電性充填材６１は、基板表面１０内に形成されたトレンチ内に配置される。さらに、基板表面１０内に形成されたトレンチ外に、電気的導電性材料６５が完全に配置される。基板表面１０内に形成されたトレンチ外には、中間層６４がさらに配置される。また、トレンチキャパシタのストレージ電極の垂直面は、素子分離用トレンチによって横方向の範囲が規定される。具体的には、この素子分離用トレンチは、ストレージ電極と半導体基板との間に配置される。絶縁材料、すなわち素子分離用カラー３２は、素子分離用トレンチ内に配置される。図４０に見られるように、上記接続構造は、素子分離用トレンチ内に配置された導電性材料のストラップ６４を有している。
【００７７】
しかし上記メモリセルアレイは、図３９に示されている構造から始まって、任意の方法によって完成させることができることは明らかに理解されるであろう。例えば、窒化ケイ素層１７を除去してもよい。その後、ｎドーパントを用いたイオン注入工程を行って、ドープ領域１２３を備えさせてもよい。得られる構造は図４１に示されている。図示されているように、トレンチ構造が突出している。このトレンチ構造は、基板表面１０から突出している。充填材６１の最上部は、二酸化ケイ素層４５によって覆われる。電気的接触を可能にするために、外側部分に導電性ストラップ材料４３が備えられる。基板表面１０の上には導電性ストラップ材料４３が配置される。基板表面１０に近接してドープ部分１２４が配置される。その後、ゲート電極、ゲート電極を接続するワード線、ビット線、およびビット線コンタクトを備えることによって、メモリセルアレイが完成する。
【００７８】
図４２は、典型的なメモリセルアレイの上面図であって、トレンチキャパシタのストレージ電極が、表面ストラップ接続部４６を介してアクセストランジスタにそれぞれ接続されている状態を示している。能動領域１２は細片状に配置されていると共に、素子分離用トレンチ２によって互いに絶縁されている。トレンチキャパシタ３は、図１５に示すチェス盤状に配置されている。しかし、本発明は別の配置も可能であることは明らかである。トランジスタ内に形成されたチャネル１４の導電性を制御するゲート電極にそれぞれ接続されたワード線５１が、能動領域に垂直に備えられる。
【００７９】
本発明について、具体的な実施形態を参照しながら詳細に説明してきたが、本発明の精神および範囲から逸脱することなく、本発明に様々な変更および修正を加えることができることは、当業者には明らかであろう。従って本発明は、特許請求の範囲および特許請求の範囲に該当する部分を逸脱せずになされた修正および変形をも包含するものである。
【００８０】
〔符号の説明〕
１ 半導体基板
１０ 基板表面
１０ａ 覆われていない半導体基板表面区域
１２ 能動領域
１２０ 拡散領域
１２１ 第１のソース／ドレイン領域
１２２ 第２のソース／ドレイン領域
１２３ ドープ領域
１４ チャネル
１５ ゲート電極
１５０ ゲート溝
１５１ ゲート絶縁層
１５２ Ｓｉ３Ｎ４キャップ層
１５３ Ｓｉ３Ｎ４スペーサ
１５４ ＳｉＯ２スペーサ
１５５ 内部スペーサ
１６ トランジスタ
１７ Ｓｉ３Ｎ４層（パッド窒化物）
１７０ 露出領域
１８ ＳｉＯ２層
１９ ＳｉＯ２層
２ 素子分離用トレンチ
３ トレンチキャパシタ
３１ ストレージ電極
３２ 素子分離用カラー
３３ キャパシタ誘電体
３４ 対電極
３５ ポリシリコン充填材
３６ 埋め込みプレート
３７ Ｓｉ３Ｎ４層
３８ キャパシタトレンチ
３９ 面法線
４ 非ドープαシリコン層
４０ 非注入領域
４１ ｐドープαシリコン
４２ イオンビーム
４３ 開口部
４４ ポリシリコン
４５ ＳｉＯ２層
４６ 表面ストラップ接続部
４７ ＳｉＯ２層
４８ 拡散領域
４９ Ｓｉ３Ｎ４層
５ メモリセル
５１ａ パッシングワード線
５１ｂ 能動ワード線
５２ ビット線
５３ ビット線コンタクト
５４ 基板接続部
５５ ＢＰＳＧ層
５１１ ポリシリコン
５１２ タングステン層
６１ 導電性充填材
６２ 二酸化ケイ素層
６３ 二酸化ケイ素層
６４ 導電性ストラップ材料
６５ 導電性材料
【図面の簡単な説明】
【００８１】
【図１】ＤＲＡＭメモリセルの概略図である。
【図２Ａ】完全にプロセスされたストレージキャパシタの平面図である。
【図２Ｂ】完全にプロセスされたストレージキャパシタの断面立面図である。
【図３Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図４Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図４Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図５Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図５Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図６Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図６Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図７Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図７Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図８Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図８Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図９Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図９Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１０Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１０Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１１Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１１Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１２Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１２Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１３Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１３Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１４】本発明の第１の実施形態による、完成した接続構造を有するメモリセルの断面立面図である。
【図１５Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１５Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１６Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１６Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１７Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１７Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１８】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１９】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２０Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２０Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２１Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２１Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２２Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２２Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２３Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２３Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２４Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２４Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２５Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２５Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２６】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２７】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２８】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２９】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３０】第２の実施形態による、完成した接続構造を有するメモリセルの断面立面図である。
【図３１】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３２】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３３】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３４】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３５】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３６】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３７】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３８】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３９】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図４０】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図４１】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図４２】本発明の典型的な実施形態による接続構造を有するメモリセルアレイの平面図である。
【発明の詳細な説明】
【０００１】
〔本発明の背景〕
本発明は、トレンチキャパシタとアクセストランジスタとの接続構造、および対応する接続構造の製造方法に関する。
【０００２】
ダイナミックランダムアクセスメモリ（dynamic random access memory; DRAM）のメモリセルは、一般的にはストレージキャパシタおよびアクセストランジスタを有している。ストレージキャパシタは、論理値０または１を表す電荷の形態で情報を蓄積する。ストレージキャパシタに蓄積された情報は、読み出しを制御することによって、あるいはワード線を介してアクセストランジスタを制御することによって、ビット線を介して読み出される。電荷を確実に蓄積し、そして読み出し情報を識別するために、ストレージキャパシタの容量は最小でなければならない。従ってストレージキャパシタの容量の下限は、約２５ｆＦであると考えられる。
【０００３】
図１は、ストレージキャパシタ３およびアクセストランジスタ１６を有するＤＲＡＭメモリセル５の概略図である。アクセストランジスタ１６は、ｎ型電界効果トランジスタ（field effect transistor; FET）として設計されていると共に、第１のｎドープ（n-doped）ソース／ドレイン領域１２１と、第２のｎドープソース／ドレイン領域１２２と、これらの領域間に備えられた能動的な、弱いｐ導電（weakly p-conducting）チャネル領域１４とを有していることが好ましい。チャネル領域１４の上にはゲート絶縁層１５１が備えられており、ゲート絶縁層１５１の上にはゲート電極１５が配置されている。このゲート電極１５によって、チャネル領域１４内の荷電キャリア密度が影響を受け得る。
【０００４】
アクセストランジスタ１６の第１のソース／ドレイン領域１２１は、接続領域４６を介して、ストレージキャパシタ３のストレージ電極３１に接続されている。ストレージキャパシタの対電極３４は、キャパシタプレート３６に接続されている。キャパシタプレート３６は、ＤＲＡＭメモリセルアレイの全てのストレージキャパシタに共通であることが好ましい。キャパシタ誘電体３３は、ストレージ電極３１と対電極３４との間に備えられている。
【０００５】
アクセストランジスタ１６の第２のソース／ドレイン領域１２２は、ビット線コンタクト５３を介して、ビット線５２に接続されている。ストレージキャパシタ３内に電荷として蓄積された情報は、上記ビット線を介して書き込みおよび読み出しがなされる。書き込みプロセスおよび読み出しプロセスは、ワード線５１を介して制御される。ワード線５１は、アクセストランジスタ１６のゲート電極１５に接続されている。第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２との間のチャネル領域１４に電圧を印加することによって導電チャネルが備えられる。さらに、トランジスタのオンとオフとの切り替え動作中に半導体基板が帯電されることを防止するために、基板接続５４が備えられている。
【０００６】
メモリの世代によってストレージ密度が高くなるため、１つのトランジスタメモリセルに必要とされる領域は、世代交代に伴って低減せざるを得ない。同時に、ストレージキャパシタの最低容量を維持する必要がある。
【０００７】
読み出しトランジスタおよびストレージキャパシタは、１Ｍｂｉｔ世代までは平面部品として形成されていた。現在の４Ｍｂｉｔメモリ世代に至るまで、ストレージキャパシタの３次元配置によって、メモリセル表面のさらなる縮小が達成されてきた。１つの可能性として、トレンチ内にストレージキャパシタを形成することが挙げられる。例えばこの場合では、トレンチの壁付近の拡散領域、およびトレンチ内のドープされたポリシリコン充填剤が、ストレージキャパシタの電極として機能する。従ってストレージキャパシタの電極は、トレンチ表面に沿って配置されている。容量を左右するストレージキャパシタの有効面積は、基板表面のストレージキャパシタに対する空間要求に対して増加される。ストレージキャパシタの有効面積は、トレンチの断面に対応している。トレンチの断面を縮小させると同時にその深さを短くすることによって、記録密度をさらに高めることができる。
【０００８】
メモリセルのサイズをさらに縮小するためには、リソグラフィの構造サイズ（lithographic structural size）Ｆを小さくすることが特に望ましい。Ｆとは、今日用いられているリソグラフィによって得られる構造サイズの最小線幅である。特に、トランジスタの外側延長部分を可能な限り小さくするために、メモリセルサイズをさらに縮小する必要がある。これによって、特に、ゲート電極付近のチャネル１４の長さが短くなる。しかしチャネル長を短くなると、ストレージキャパシタ３とビット線５２との間の漏れ電流が増加する。概して、チャネル長を短くすると漏れ電流の低い閾値が阻害され、従って保持時間（すなわち、メモリセル内に情報が再度はっきりと記憶される時間）が短くなる。
【０００９】
これらの問題に対処するために、チャネルが基板表面に対して垂直または平行な部品を有するように、基板表面に形成された溝内にゲート電極を備えることが提案されている。これによって、アクセストランジスタに対する空間要求を変更することなく有効チャネル長を長くすることができ、従って漏れ電流が低減する。
【００１０】
トレンチキャパシタ３のストレージ電極は、通常は、いわゆる埋め込みストラップ接続を介して、アクセストランジスタの第１のソース／ドレイン領域に接続されている。埋め込みストラップ接続は、基板表面の下に備えられている。ゲート電極が溝内に配置されたアクセストランジスタによって得られる利点をよりよく利用するためには、トレンチキャパシタのストレージ電極を、可能な限り基板表面付近に接続する必要がある。具体的には、基板表面上に形成された、いわゆる表面ストラップ接続が望ましい。このような接続は、通常は一方において形成される、すなわちトレンチキャパシタ３の片側においてのみ形成される。従って一般的には、埋め込みストラップまたは表面ストラップ接続を備えることによって対称性が破れる。なぜなら、この接続が形成された後のトレンチキャパシタは、能動領域およびチャネル１４の方向に垂直に伸びる軸に対して、もはや対称を成さないからである。
【００１１】
〔本発明の概要〕
本発明によると、少なくとも部分的に半導体基板内に形成されたトレンチキャパシタのストレージ電極と選択トランジスタとの間の改良型接続構造が、上記ストレージ電極の表面に近接して配置された中間層の一部と、上記中間層に近接して配置されており、かつ上記選択トランジスタに近接した半導体基板表面部分に電気的に接続されている電気的導電性材料と、を有していて、上記接続構造の一部は、基板の水平面部分に近接するように上記半導体基板の上に配置されている。
【００１２】
さらに、少なくとも部分的に半導体基板内に形成されたトレンチキャパシタのストレージ電極と選択トランジスタとの間の接続構造は、上記ストレージ電極の表面に近接して配置された中間層の一部と、上記中間層に近接して配置されており、かつ上記選択トランジスタに近接した半導体基板表面部分に電気的に接続されている、電気的導電性材料とを有していて、上記基板表面内に形成されたトレンチによって上記ストレージ電極の横方向の範囲が規定され、上記電気的導電性材料は少なくとも部分的に上記トレンチ外に配置されている。
【００１３】
さらに、少なくとも部分的に半導体基板内に形成されたトレンチキャパシタのストレージ電極と選択トランジスタとの間の接続構造では、上記ストレージ電極の垂直面に近接して素子分離用トレンチが配置されていて、上記ストレージ電極と上記半導体基板との間に上記素子分離用トレンチが配置されていて、上記素子分離用トレンチ内に絶縁材料が配置されていて、また上記接続構造は、上記素子分離用トレンチ内に配置された導電性材料のストラップを有している。
【００１４】
トレンチキャパシタのストレージ電極と選択トランジスタとの間に接続構造を製造するための方法は、導電性充填材と、該導電性充填材の側面に隣接して配置された垂直な絶縁層とを有するキャパシタトレンチを半導体基板内に備える工程と、上記半導体基板の表面上の、トレンチキャパシタが形成されていない領域にマスク材料を形成する工程であって、上記トレンチキャパシタの上記導電性充填材の表面が、上記マスク材料の表面の下に配置されるようにする工程と、垂直な領域および水平な領域を有した非ドープ半導体層を堆積する工程と、上記半導体層の所定の領域が非ドープのままとなるように斜めイオン注入を行う工程と、上記半導体層の非ドープ部分を除去し、上記半導体層のドープ部分を上記マスク材料の表面上に残し、上記垂直な絶縁層の表面が覆われないようにする工程と、上記垂直な絶縁層の上部をエッチングすることによって接続開口部を形成する工程と、上記接続開口部内に導電性材料を充填する工程と、上記マスク層を除去することによって半導体基板表面部分を露出する工程と、を含んでいる。
【００１５】
本発明の上記および上記以外の特徴および利点は、後述する本発明の具体的な実施形態の定義、説明、ならびに描写的な図面を考慮することによって明らかとなるであろう。上記の様々な図面では、同様の部品を示すために同様の符号が用いられている。これらの説明は、本発明の具体的な詳細に関するものであるが、様々な変化を加えることが可能であり、またこれらの変化は、本明細書の記述に基づいて当業者には明らであることについて理解されたい。
【００１６】
〔様々な見地からの図面の簡単な説明〕
以下では、添付図面を参照しながら、本発明について詳細に説明する。
【００１７】
図１は、ＤＲＡＭメモリセルの概略図である。
【００１８】
図２Ａおよび図２Ｂは、それぞれ、完全にプロセスされたストレージキャパシタの平面図および断面立面図である。
【００１９】
図３Ａ〜図１３Ｂは、本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【００２０】
図１４は、本発明の第１の実施形態による、完成した接続構造を有するメモリセルの断面立面図である。
【００２１】
図１５Ａ〜図２９は、本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【００２２】
図３０は、第２の実施形態による、完成した接続構造を有するメモリセルの断面立面図である。
【００２３】
図３１〜図４１は、本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【００２４】
図４２は、本発明の典型的な実施形態による接続構造を有するメモリセルアレイの平面図である。
【００２５】
〔本発明の詳細な説明〕
図２Ａおよび図２Ｂは、それぞれ、ストレージキャパシタの平面図および断面立面図である。上記ストレージキャパシタは、半導体基板１（例えばシリコン基板）内に形成されたトレンチ３８内に備えられている。トレンチは、通常は深さが６〜７μｍであり、図２Ｂの断面図に示されているように設計することができ、あるいはその下部において幅を広げることも可能である。
【００２６】
図２Ａに示されているように、キャパシタトレンチの広い部分の直径は一般的に２Ｆであり、狭い部分の直径は１．５Ｆである。Ｆは最小構造サイズであり、この場合では９０〜１１０ｎｍ、特に９０ｎｍ未満である。図２Ｂは、図２Ａに示されているラインＩ−Ｉに沿った断面図である。ストレージキャパシタの対電極３４は、例えばｎ＋ドープ基板部分によって得られる。さらにトレンチ３８内には、通常用いられるキャパシタ誘電体３３と、ストレージ電極としてのポリシリコン充填材３１とが配置されている。トレンチ上部は、寄生トランジスタをオフにするための素子分離用カラー３２を提供している。素子分離用カラー３２がなければ、この時点において寄生トランジスタが形成される。
【００２７】
さらに、キャパシタトレンチ３８の上部には、ポリシリコン充填材３５が備えられている。基板内には、埋め込みプレート接続部３６としてｎ＋ドープ領域がさらに備えられている。上記ｎ＋ドープ領域は、トレンチキャパシタの対電極同士を接続している。基板表面１０上には、パッド窒化物層として、ＳｉＯ２層１８およびＳｉ３Ｎ４層１７が塗布されている。ＳｉＯ２層１８の厚みは、一般的には約４ｎｍであり、そしてＳｉ３Ｎ４層１７の厚みは、一般的には約８０〜１２０ｎｍである。
【００２８】
図２Ａおよび図２Ｂに示されているトレンチキャパシタは、公知の方法によって製造されたものである。特に、素子分離用カラー３２は従来どおりに製造されたものである。次に、素子分離用カラー３２がエッチバックされて、素子分離用カラーの上部エッジが基板表面１０上に配置される。続いて、キャパシタトレンチ３８にポリシリコンが充填され、そして化学機械研磨（chemical mechanical polishing; CMP）工程が行われる。この結果、図２Ｂに示されている断面が得られる。
【００２９】
図３Ａおよび図３Ｂを参照されたい。能動領域１２を規定するために、次に素子分離用トレンチ２が形成される。そして素子分離用トレンチ２に、特に二酸化ケイ素などの絶縁材料が充填される。素子分離用トレンチ２をエッチングし、そして絶縁材料を用いて充填した後に、表面酸化物の除去が行われる。図３Ａは、得られるトレンチキャパシタ３の上面図であって、素子分離用トレンチ２を有している。図３Ｂは、点ＩとＩとを結ぶラインに沿った断面図を示している。
【００３０】
次に、キャパシタトレンチ３８を充填していたポリシリコン３５が、ほぼ基板表面１０の高さまでエッチバックされる。この結果、図４Ａおよび図４Ｂに示されている構造が得られる。図４Ａは、得られるトレンチキャパシタの上面図を示している。図４Ａに示されているように、素子分離用カラー３２の表面が露出している。図４Ｂは、図４Ａの点ＩとＩとを結ぶラインに沿った断面図を示している。図４Ｂに示されているように、素子分離用カラー３２の表面が、ポリシリコン充填材３５の表面の上に出ている。
【００３１】
次に、図５Ａおよび図５Ｂに示されているように、一般的に知られている窒化物形成工程が行われる。ここでは、一般的には厚みが最大１ｎｍである薄いＳｉ３Ｎ４層３７が形成されて、基板表面がＮＨ３大気に暴露される。このＳｉ３Ｎ４層３７は、後のエッチング工程において、非ドープアモルファス半導体層４をエッチングするためのエッチストップ層として機能する。図５Ｂは、図５ＡのラインＩ−Ｉに沿った断面図であって、窒化ケイ素層３７を示している。
【００３２】
次に、図６Ａおよび図６Ｂに示されているように、厚みが例えば１０ｎｍである非ドープアモルファス半導体層（非ドープアモルファスシリコン層であることが好ましい）がコンフォーマルに堆積される。この結果、図６Ｂの断面図に示されている、堆積されたシリコン層４は、垂直な領域および水平な領域を有している。図６Ａは、得られる構造の上面図を示している。
【００３３】
図７Ａおよび図７Ｂを参照されたい。次に、Ｂ＋またはＢＦ２＋イオンを用いて、イオンビーム４２の入射角度を斜めにして、イオン注入工程が行われる。例えば、イオンビーム４２の角度αは、基板表面１０の法線３９に対して５〜２５度、特に１０〜１５度である。イオン注入の角度を傾斜させることによって、またアモルファスシリコン層４が垂直な領域を有していることを受けて、アモルファスシリコン層４の一部は、上記注入工程において影になる。上記斜めイオン注入は、影になった上記部分が、後に表面接続部あるいは接続構造が形成される地点に配置されるように行われる。アモルファスシリコン層４の垂直な領域がキャパシタトレンチの壁によって影になるため、非対称プロセスが行われる。この結果、接続構造を有するキャパシタトレンチは、後に製造されるアクセストランジスタのチャネルに垂直に伸びる軸に対してもはや対称ではなくなる。
【００３４】
図７Ａの上面図、および図７ＡのラインＩ−Ｉに沿った断面図である図７Ｂは、得られる構造を示している。特に、アモルファスシリコン層４の一部は非ドープのままであり、イオンビーム４２に暴露された上記以外の領域はドープされる。図７Ａに示されているように、キャパシタトレンチ３８の輪郭の一部は非ドープのままである。
【００３５】
図８Ａおよび図８Ｂを参照すると、非ドープアモルファスシリコン４が、イオン注入によって得られたｐドープポリシリコンに対して選択的に除去される。これは、例えば希釈されたＮＨ４ＯＨを用いた化学ウェットエッチングによって行われる。
【００３６】
得られる構造の上面図である図８Ａに示されているように、窒化ケイ素層３７の一部が露出している。図８ＡのラインＩ−Ｉに沿った断面を示す図８Ｂから特に明らかなように、Ｓｉ３Ｎ４層１７の側面または側壁が特に露出している。任意のプロセス工程として、素子分離用カラー３２をさらにエッチバックして、素子分離用カラー３２の表面の片側が、基板表面１０の下に配されるようにしてもよい。
【００３７】
次に、図９Ａおよび９Ｂを参照すると、Ｓｉ３Ｎ４層１７が等方性エッチング工程によってエッチバックされる。これは、例えば熱リン酸（hot phos）を用いたウェットエッチングによって行われる。このエッチング工程によって、Ｓｉ３Ｎ４層１７の特に側面がエッチングされる。この結果、ＳｉＯ２層１８の水平な部分が露出される。図９Ａは、得られるトレンチキャパシタの上面図を示している。このトレンチキャパシタでは、先のＳｉ３Ｎ４エッチング工程によって生成された開口部４３が破線で示されている。図９Ｂは、ラインＩ−Ｉに沿った断面を示している。ここに見られるように、開口部４３は、基板表面１０上に配置されたＳｉＯ２層１８の一部が露出するように形成される。
【００３８】
図１０Ａおよび図１０Ｂに示されているように、次の工程では、例えば反応性イオンエッチングプロセスによって、ｐドープポリシリコン４１が除去される。この工程では、シリコン基板１の露出した部分もまたエッチングされる。ここでは、シリコン基板材料をエッチングしすぎないように注意しなければならない。開口部４３の下には、図９Ａおよび図９Ｂに示されているように、露出したＳｉ表面領域１０ａが形成されている。このＳｉ表面領域１０ａの幅ｄは、図１０Ｂに示されているように、１０〜１００ｎｍである。特に、上記エッチング工程では、適切なエッチングパラメータを選択することによって、導電性材料、従って接続部が、基板表面の基本的に上に配置されるのか、あるいは基本的に下に配置されるのかが決定される。
【００３９】
図１０Ａは、得られる構造の上面図を示している。図１０Ｂに示されているように、半導体基板１の表面部分１０ａが露出している。この表面領域は、トレンチキャパシタ３の片側においてのみ露出している。従って、プロセスされた接続構造を有するトレンチキャパシタは、能動領域１２に垂直に伸びている軸に対してもはや対称ではない。ポリシリコン充填材３５の上には、薄い窒化ケイ素層３７が備えられる。図１１Ａおよび図１１Ｂに示されているように、次の工程では、例えばＣＭＰ工程またはエッチバック工程によって、ポリシリコン層４４が塗布され、後に平坦化される。堆積されたポリシリコン４４は、in situドープされるか、あるいは堆積工程の終了後に行われる注入プロセスによってドープされる。
【００４０】
図１１Ａに見られるように、ストレージ電極３１に接続されているポリシリコン充填材３５と、トレンチキャパシタ３に隣接した能動領域１２との間に、コンタクトストラップが備えられる。図１１Ｂは、点ＩとＩとを結ぶラインに沿った断面図を示している。図示されているように、ポリシリコン充填材４４は、シリコン基板に接続されており、またポリシリコン充填材３５上に備えられたＳｉ３Ｎ４層３７の最上部に載っている。
【００４１】
図１２Ａおよび図１２Ｂを参照されたい。次の工程では、形成された表面ストラップ接続部を最上部に向かって絶縁させる酸化層が生成される。特に、この工程によって、ポリシリコン層４４の上部エッジの位置が決定される。これは例えば、図１１Ａに示されている表面が、高度に酸化された大気に暴露されることによって行われる。この結果、酸化によって酸化膜が生成され、二酸化ケイ素層４５がポリシリコン充填材４４上に備えられる。特に、ポリシリコン充填材上に形成された二酸化ケイ素層４５の厚みは、全体で少なくとも１５ｎｍになる。あるいは、図１１Ｂに示されているポリシリコン層４４はエッチバックされてもよい。次に、ポリシリコン層４４上にＳｉＯ２充填材を形成するための工程が行われ、そして表面を平坦化するためにＣＭＰ工程が行われる。
【００４２】
最後に、図１２Ａおよび図１２Ｂに示されている構造が得られる。図１２Ａは、基本的にはＳｉＯ２、そして部分的にはＳｉ３Ｎ４からなる上記表面の上面図を示している。図１２Ｂは、ラインＩ−Ｉに沿った断面図を示している。図１２Ｂに示されているように、層４５を覆っているＳｉＯ２が、ポリシリコン層４４上に塗布される。
【００４３】
次の工程では、公知の方法に従って、Ｓｉ３Ｎ４層１７、そして後にＳｉＯ２層１８が除去される。この結果、図１３Ａおよび図１３Ｂに示されている構造が形成される。図１３Ａは、得られる構造の上面図を示している。能動領域１２においてプロセス未済の領域では、シリコンが露出し、上記構造の残りの部分はＳｉＯ２層によって覆われている。図１３Ｂの断面図に見られるように、ポリシリコン充填材３５と、単結晶半導体材料１との間に片側性の表面ストラップ接続部４６が形成される。さらに正確に言うと、接続部４６は、基板表面１０を越えて、ポリシリコン充填材３５と、基板材料１との間に配置されている。薄いＳｉ３Ｎ４層３７は、単にトンネルバリアとして機能するが、絶縁体としては機能しない。ポリシリコン層４４は、ＳｉＯ２層４５によって覆われている。
【００４４】
メモリセルを完成させるために、特にゲート電極１５、第１のソース／ドレイン領域１２１、および第２のソース／ドレイン領域１２２をプロセスすることによって、アクセストランジスタの部品が備えられる。このためには、通常はゲート積層に対して用いられる層がまずコンフォーマルに堆積され、そしてゲート電極１５を形成するためにパターン形成される。特に、まずゲート酸化層１５１が形成される。堆積されたＳｉＯ２層は、表面ストラップ接続部４６の外側絶縁体（lateral insulation）としても機能する。次に、例えばポリシリコン、およびＳｉ３Ｎ４キャップ層１５２などの導電層が堆積される。その後、公知の方法に従ってゲート電極１５がパターン形成される。次に、形成されたゲート電極、および表面ストラップ接続部を注入マスクとして用いたイオン注入によって、第１のソース／ドレイン領域１２１、および第２のソース／ドレイン領域１２２が形成される。イオン注入工程に関連した温度の上昇によって、ドープされたポリシリコン材料４５から基板材料へとドーピング材料が拡散し、そこにドープ領域１２０が形成される。ドープ領域１２０は、表面ストラップ接続部４６と、第１及び第２のソース／ドレイン領域１２１、１２２との間に良好な電気的接続をもたらす。
【００４５】
図１４は、得られるメモリセルアレイの典型的な断面図を示している。図示されている配置では、一般的なように、表面ストラップ接続部４６の上にパッシングワード線がそれぞれ配置されている。これらのパッシングワード線はそれぞれ、ＳｉＯ２層４５によって、表面ストラップ接続部から十分に絶縁されている。図１４には平面アクセストランジスタが示されているが、任意に設計されたアクセストランジスタを、本発明による接続構造を介して、ストレージキャパシタのストレージ電極へ接続させることができる。特に、これらのアクセストランジスタは、チャネルが基板表面に対して垂直な部品を有しているものであってよい。従って特に、これらのアクセストランジスタは、基板表面に形成された溝内にゲート電極が備えられているものであってよい。図１４に示されている接続構造は、ストレージ電極３５の最上表面に隣接して配置されている中間層の一部を含んでいる。ポリシリコンからなる電気的導電性材料４４は、上記中間層の最上部に配置されている。この電気的導電性材料は、上記中間層の材料とは異なる。電気的導電性材料４４は、ストレージ電極の側壁を越えて横に伸びている。電気的導電性材料４４の一部は、半導体基板１の水平面上に配置されている。基板表面と電気的導電性材料４４との境界に、任意で別のバリア層が配置されていてもよい。このようなバリア層は、例えば基板と電気的導電性材料４４とが電気的に接続するように、厚みが１ｎｍを超えない窒化ケイ素層を有していてもよい。上記バリア層は、例えば窒化物形成工程によって形成されてよく、また拡散バリアとして機能するものであってよい。図１４にさらに見られるように、導電性材料４４とストレージ電極３５との間にある電気的接続領域は、半導体基板表面１０の高さに配置されている。
【００４６】
図１５Ａ〜図３０は、本発明の第２の実施形態を示している。本発明の第２の実施形態では、接続部が表面に近接するように設計されているが、後述するように、基本的に基板表面の上には突出していない。これによって特別な利点がもたらされる。すなわち、このような接続部を有するメモリセルアレイのトポロジーは、基板表面全体を通る接続部のトポロジーと比べて、より有利であるという利点である。第２の実施形態を完成させるための出発点は、ここでもまた、図２Ａおよび図２Ｂに示されているトレンチキャパシタに類似したトレンチキャパシタとして設計されているストレージキャパシタである。このトレンチキャパシタの上面図は図１５Ａに示されており、断面図は図１５Ｂに示されている。図１５Ａおよび図１５Ｂに示されているトレンチキャパシタは、図２Ａおよび図２Ｂを参照しながら説明した方法と同様の方法によって製造される。しかし、図１５Ｂに示されているように、第２の実施形態による素子分離用カラー３２は、窒化ケイ素層１７の表面に届くように設計されている。言い換えると、図１５Ｂに示されているトレンチキャパシタを製造するためには、素子分離用カラー３２が形成された後に、キャパシタトレンチ３８がポリシリコン充填材３５で充填され、そしてＣＭＰ工程が行われる。図２Ｂを参照しながら説明した方法とは対照的に、ポリシリコン充填材３５をエッチバックするための工程、および素子分離用カラー３２をエッチバックするための工程は、ここではいずれも適用できない。
【００４７】
図１６Ａおよび図１６Ｂを参照されたい。図１５Ａおよび図１５Ｂに示されている構造を出発点として、能動領域１２を規定するための次の工程では、特に二酸化ケイ素といった絶縁材料で充填された素子分離用トレンチ２が形成される。これについては、図３Ａおよび図３Ｂを参照しながら前述した通りである。図１６Ａは、素子分離用トレンチ２を有した、得られるトレンチキャパシタ３の上面図であり、図１６Ｂは、点ＩとＩとを結ぶラインに沿った断面図である。
【００４８】
次に、図１７Ａおよび図１７Ｂに示されているように、キャパシタトレンチ３８を充填するポリシリコン３５が、ほぼ基板表面１０の高さまでエッチバックされる。より正確には、標的とするエッチング深度は、基板表面１０から０ｎｍであり、許容誤差は＋１５ｎｍである。図１７Ａは、得られるトレンチキャパシタの上面図であり、素子分離用カラー３２の表面が露出している状態を示している。図１７Ｂは、図１７Ａの点ＩとＩとを結ぶラインに沿った断面図である。図１７Ｂに見られるように、素子分離用カラー３２の表面は、窒化ケイ素層１７の表面のわずかに下に位置している。
【００４９】
次に図１８および図１９を参照すると、公知の窒化物形成プロセスが行われる。基板表面がＮＨ３大気に暴露されるように、ここでは、厚みが一般的には１ｎｍである薄いＳｉ３Ｎ４層３７が形成される。このＳｉ３Ｎ４層３７は、非ドープアモルファス半導体層４をエッチングするための後のエッチング工程において、エッチストップとして機能する。
【００５０】
次の工程では、厚みが例えば１０ｎｍの非ドープアモルファス半導体層（非ドープアモルファスシリコン層であることが好ましい）がコンフォーマルに堆積される。この結果、堆積されたシリコン層４は、図１９の断面図に示されているように、曲線領域だけでなく、垂直な領域および水平な領域を有している。
【００５１】
図２０Ａおよび図２０Ｂに示されているように、第１の実施形態と同様の方法によって、Ｂ＋またはＢＦ２＋イオンを用いたイオンビーム４２の入射角度を斜めにして、イオン注入が行われる。例えば、イオンビーム４２の角度αは、基板表面１０の法線３９に対して５〜２５度、特に１０〜１５度である。イオン注入の角度を傾斜させることによって、またアモルファスシリコン層４が垂直な領域を有していることを受けて、アモルファスシリコン層４の一部は、上記注入工程において影になる。この場合、上記斜めイオン注入は、影になった上記部分が、後に表面接続部あるいは接続構造が形成される地点に配置されるように調節される。より正確には、イオンビーム４２の入射角度は、接続構造が形成される位置が適切に影になるように選択される。アモルファスシリコン層４の垂直な領域がキャパシタトレンチの壁によって影になるため、非対称プロセスが行われる。この結果、接続構造を有するキャパシタトレンチは、キャパシタトレンチの方向に平行に伸びる軸に対してもはや対称ではなくなる。
【００５２】
図２０Ａは上面図を示し、図２０Ｂは、図２０ＡのラインＩ−Ｉに沿った断面図を示している。具体的には、アモルファスシリコン層４の一部４０は非ドープのままであり、イオンビーム４２に暴露された残りの領域はドープされる。図２０Ａに示されているように、キャパシタトレンチ３８の輪郭の一部は非ドープのままである。
【００５３】
図２１Ａおよび図２１Ｂを参照すると、非ドープアモルファスシリコン４が、イオン注入によって得られたｐドープポリシリコンに対して選択的に除去される。これは、例えば希釈されたＮＨ４ＯＨを用いた化学ウェットエッチングによって行われる。このエッチング工程では、窒化ケイ素層３７はエッチングストップとして機能する。図２１Ａに示されているように、窒化ケイ素層３７の一部が露出している。図２１ＡのラインＩ−Ｉに沿った断面図を示す図２１Ｂから特に明らかなように、ＳｉＯ２素子分離用カラー３２の上部の側面または側壁が特に露出している。さらに、Ｓｉ３Ｎ４層１７の側面または側壁が露出している。図２２Ａおよび図２２Ｂに示されているように、次に反応性イオンエッチング方法が行われる。これによって、素子分離用カラー３２が、ポリシリコン充填材３５の表面上に突出した領域においてエッチバックされる。反応性イオンエッチングによって、Ｓｉ３Ｎ４層１７の露出部分もまたエッチングされる。
【００５４】
次に、フッ化水素酸を用いた短いエッチング工程が行われる。このエッチング工程では、具体的には素子分離用カラーが基板表面１０の下に配置されるように、そして半導体基板１の垂直な領域が側面に露出されるように、素子分離用カラー３２がエッチバックされる。
【００５５】
図２２Ｂに見られるように、素子分離用カラー３２は、非ドープシリコン層が除去された側においてエッチバックされる。さらに、ポリシリコン充填材３５の表面が部分的に露出している。Ｓｉ３Ｎ４層１７の側面１７０または側壁もまた露出している。次に図２３Ａおよび図２３Ｂを参照されたい。アモルファスｐ−ドープシリコン層が、例えばフッ素化学物質（fluoric chemical）を用いたエッチング方法などの等方性エッチング方法によって除去される。図２３Ｂに示されているように、上記エッチング工程は、シリコン基板１の一部をエッチングする。この結果、水平な基板表面部分１０ａが露出される。
【００５６】
次に、図２４Ａおよび図２４Ｂに示されているように、また前述したように、拡散バリア層として機能するように形成された窒化ケイ素層４９と共に、窒化物形成工程が行われる。次に、例えば蛍光体などでドープしてよいポリシリコン充填材４４が充填され、そしてエッチバックされる。図２４Ａは得られる構造の上面図であり、図２４Ｂはこの構造の断面図である。
【００５７】
図２４Ｂに示されているように、ポリシリコン層が、基板表面１０のやや上までエッチバックされる。表面酸化物を除去するために除釉（deglazing）した後、図２５Ａおよび図２５Ｂに示されているように、窒化ケイ素層１７が基板表面１０から除去される。図２５Ａおよび図２５Ｂは、得られる構造の上面図および断面図をそれぞれ示している。図２５Ｂに示されているように、ポリシリコン充填材４４は、シリコン基板１の表面１０のやや上に突出している。ポリシリコン充填材４４は、それぞれ窒化ケイ素層４９を介して、トレンチキャパシタのポリシリコン充填材３５およびシリコン基板１に接続されている。窒化ケイ素層４９は、それぞれトンネルバリアとして機能する。シリコン基板１０の表面は、薄い二酸化ケイ素層１８によって覆われている。これは図２５Ａにも示されている。図２５Ａでは、ポリシリコン領域４４を除いてほぼ全表面が薄い二酸化ケイ素層１８によって覆われている。
【００５８】
図２６を参照されたい。薄い二酸化ケイ素層１８が表面全体から除去され、また二酸化ケイ素層１９が酸化（例えば、得られた表面を、高度に酸化した大気に暴露する）によって形成される。図２６に示されているように、表面全体が二酸化ケイ素層１９によって覆われる。
【００５９】
次に図２７を参照されたい。通常の方法によってフォトリソグラフィマスクが形成される。フォトリソグラフィマスクは、記憶装置の周辺部領域を覆っている。続いてウェル部分を形成するために、一般的なドーピング工程が行われる。次に、例えば蛍光体またはヒ素イオンを用いたイオン注入によって、高および低ドープ領域１２３が形成される。後のプロセス工程において、上記高および低ドープ領域１２３から、第１および第２のソース／ドレイン領域が得られる。図２７は、半導体基板１の表面１０に隣接した部分に、ドープ領域１２３が形成されている状態を示している。ドープ領域１２３は、ポリシリコン充填材４４の下端の下に伸びている。
【００６０】
次に、図２８に示されているように、厚みが１０〜２０ｎｍの厚い二酸化ケイ素層４５が形成される。この二酸化ケイ素層４５は、ポリシリコン充填材４４の絶縁に影響を及ぼす。従って二酸化ケイ素層４５は、トレンチ３８の上に形成されるパッシングワード線に対する、トレンチキャパシタのストレージ電極の絶縁に影響を及ぼす。周辺部分の注入マスクが除去された後、この周辺部分からＳｉＯ２層４５が除去される。続いて、この周辺部分に対して、対応するドーピング工程が行われる。
【００６１】
次に図２９を参照すると、一般的な方法によって、能動領域１２内にトランジスタが形成される。特に、ゲート電極１５を形成するためにゲート溝１５０が形成されてもよい。ゲート溝１５０内には絶縁層１５１が形成される。続いて、ＳｉＯ２から構成されていることが好ましい内部スペーサ１５５が形成され、そして一般的な方法によってゲート溝１５０にポリシリコン充填材５１１が充填される。続いてポリシリコン層５１１、タングステン層５１２、ならびにＳｉ３Ｎ４層１５２が一般的な方法によって堆積される。ワード線に対して、対応するパターン形成を行った後に、例えばＳｉＯ２スペーサ１５４などのスペーサが形成される。この結果、図２９に示されている構造が遂に得られる。
【００６２】
最終的には、図３０に示されているように、ビット線コンタクト５３が形成される。ビット線コンタクト５３は、例えば、ＢＰＳＧ層５５などの絶縁層によって互いに絶縁されたコンタクトが形成される場所に犠牲ポリシリコンプラグを備える方法によって形成される。図３０は、トレンチキャパシタ３およびアクセストランジスタ１６をそれぞれ含んだメモリセルを有するメモリセルアレイの典型的な断面図を示している。上記メモリセルでは、各アクセストランジスタの第１のソース／ドレイン領域１２１は、本発明による表面ストラップ接続部４６およびポリシリコン充填材３５を介して、トレンチキャパシタ３のストレージ電極に接続されている。ポリシリコン充填材３５とポリシリコン充填材４４との間、および第１のソース／ドレイン領域１２１とポリシリコン充填材４４との間には、それぞれ、薄いＳｉ３Ｎ４層４９が配置されている。しかし、この薄いＳｉ３Ｎ４層４９は薄いトンネルバリアとしてのみ機能するものであるため、ポリシリコン充填材４４からポリシリコン充填材３５を電気的に絶縁させるため、あるいはポリシリコン充填材４４から第１のソース／ドレイン領域１２１を絶縁させるためには適さない。表面ストラップ接続部４６は、基板１の表面付近の領域に備えられている。この結果、接続部４６の表面は、基板表面１０に近接していると共に、基板表面１０からわずかに突出している。従って上記接続部は、基板表面１０の上全体には形成されておらず、また基板表面１０の下全体にも伸びていない。表面接続部４６は表面の上から距離をおいて伸びているため、トランジスタ１６の特性に関して有利な影響を及ぼす。またこのような表面接続部に関連した不都合点、すなわち、得られるメモリセルアレイのトポロジーが好ましくないという不都合点が回避される。図３０の実施例に見られるように、パッシングワード線５１ａの上端は、アクティブワード線５１ｂの上端のわずかに上に備えられていて、表面はＢＰＳＧ層５５によって完全に水平になっている。トランジスタ１６は、ゲート電極１５がゲート溝１５０内に形成されている、いわゆる「凹型チャネルトランジスタ」として設計されている。従って、メモリセルへの空間要求を変えずに、第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２との間のチャネル長を長くすることができる。
【００６３】
図３０に示されている接続構造部は、窒化ケイ素からなる中間層４９の一部を含んでいる。この中間層４９の一部は、ストレージキャパシタのストレージ電極３５の最上部に配置されている。上記接続構造は、例えばポリシリコンからなる電気的導電性材料４４をさらに有している。この電気的導電性材料は、上記中間層の材料とは異なる。導電性材料４４は、中間層４９の最上部に配置されている。導電性材料４４は、ストレージ電極３５の範囲を規定しているトレンチを超えて外側に伸びている。また、導電性材料４４の一部は、半導体基板の水平面上に配置されている。基板材料と導電性材料４４との境界に、別のバリア層を任意で配置させてもよい。この別のバリア層は、基板材料と電気的導電性材料とが電気的に接続するように、例えば窒化ケイ素からなり、かつ厚みが１ｎｍを超えないものであってよい。この別のバリア層は、拡散バリアとして機能するものであってよい。
【００６４】
図３１〜図４１は、本発明の第３の実施形態を示している。この典型的な実施形態では、ストレージキャパシタのストレージ電極の側面に隣接して導電性ストラップ材料が配置されている。
【００６５】
図３１は、基板表面１の上部の断面図であって、第３の実施形態による方法の開始時の状態を示している。図示されているように、基板表面１０上に窒化ケイ素層１７が形成されている。基板表面１０内にはトレンチ３３が形成されている。トレンチの上部には素子分離用カラー３２が形成されており、また充填材６１が備えられているため、トレンチの表面は完全に閉じられている。言い換えると、平坦な表面が得られる。充填材６１は、メモリセルアレイの完成後に除去されるストレージキャパシタのストレージ電極、あるいは犠牲充填材であってよい。
【００６６】
図３１に示されている構造から始まり、まずエッチング工程が行われて、各素子分離用カラー３２の上部がエッチングされる。その後、一般的に用いられるエッチング方法によって犠牲充填材６１を凹ませる。その後、酸化工程が行われて、厚みが約１〜３ｎｍの薄い二酸化ケイ素層６２が形成される。得られる構造は図３２に示されている。図示されているように、充填材６１の表面は二酸化ケイ素層６２によって覆われている。さらに、二酸化ケイ素層６２の表面は、窒化ケイ素層１７の表面に対して凹んでいる。
【００６７】
その後、厚みが約１０〜１５ｎｍの非ドープアモルファスシリコン層４が堆積される。アモルファスシリコン層４の厚みは、例えば１２〜１４ｎｍであってよい。得られる構造は図３３に示されている。
【００６８】
次の工程では、斜めイオン注入工程４２が行われる。このイオン注入工程では、基板表面３９の法線に対するイオンビーム４２の角度αは約５〜３０度である。上記イオン注入工程中において、イオンビームの一部は、窒化ケイ素層１７とアモルファスシリコン層４との突出した部分によって影になる。従って、非ドープアモルファスシリコン層の所定の部分がドープされ、他の所定の部分は非ドープのままとなる。例えば、上記イオン注入工程は、例えばＢＦ２イオンなどのｐドーパントを用いて行ってよい。得られる構造は図３４に示されている。図３４に見られるように、突出した各窒化ケイ素層部分１７の左側の端に近接している、アモルファスシリコン層４の一部４０は非ドープのままである。
【００６９】
次の工程では、ドープされたアモルファスシリコンに対して非ドープアモルファスシリコンを選択的にエッチングするエッチング工程が行われる。このエッチング工程は、例えばＮＨ４ＯＨを用いて行ってよい。得られる構造は図３５に示されている。図示されているように、各トレンチの右側において、非ドープアモルファスシリコン層４０が除去される。
【００７０】
その後、ポリシリコンに対して二酸化ケイ素を選択的にエッチングするエッチング工程が行われる。この結果、シリコン層４１によって覆われていない部分において、カラー部分３２が凹まされる。具体的には、上記エッチング工程は、半導体基板の表面１０下にある部分の下の部分まで上記カラーが凹まないように行われる。例えば、約８５〜１１５ｎｍがエッチングされる。得られる構造は図３６に示されている。図示されているように、上記カラーは、各トレンチ３３の右側部分において凹んでいる。この結果、得られるカラー表面は、基板表面１０の上に配される。さらに、アモルファスシリコン層４１の厚みが薄くなる。
【００７１】
事前洗浄工程を行ってポリマー残留物を除去した後に、酸化工程を行って二酸化ケイ素層６３を備える。具体的には、上記酸化工程によって、アモルファスドープシリコン層４１が酸化されて二酸化ケイ素層６３が生じる。得られる構造は図３７に示されている。
【００７２】
次の工程では導電層が堆積される。この導電層は、例えば表面ストラップの形成に適した任意の材料を含んでいてよい。導電性ストラップ材料として、例えばポリシリコン、金属、およびＷＳｉｘ（ケイ化タングステン）などの金属シリサイドを用いてよい。その後、凹み工程を行って上記導電性材料をエッチングする。この結果、上記導電性材料の一部のみがカラー３２の凹み部分の上に残留する。例えば、導電性材料としてＷＳｉｘを用いた場合は、このＷＳｉｘは、Ｈ２Ｏ、Ｈ２Ｏ２、およびＮＨ４０Ｈの混合物などの適切なエッチング液によってウェットエッチングされる。あるいは、ＷＳｉｘは、ＳＦ６化学（SF6 chemistry）によってドライエッチングされてもよい。得られる構造は図３８に示されている。図示されているように、充填材６１と窒化ケイ素層部分１７との間の部分に、導電性ストラップ材料４３が備えられている。上記導電性ストラップ材料は、基板表面１０の上全体に配置されている。導電性ストラップ材料と充填材６１との間に二酸化ケイ素層６３を任意で残すようにしてもよい。例えば、充填材が犠牲充填材である場合は、この犠牲充填材を除去するときに残りの二酸化ケイ素層６３を除去してもよい。しかし残りの二酸化ケイ素層６３は厚みが小さいため、導電性であることが好ましい。
【００７３】
その後、例えば二酸化ケイ素層などの絶縁材料４５が備えられ、次にＣＭＰ工程が行われる。上記二酸化ケイ素層は、例えば熱成長されてもよく、あるいは適切な方法によって堆積されてよい。この結果、充填材６１の表面は、図３９に示されているように二酸化ケイ素層４５によって覆われる。
【００７４】
その後、公知なようにメモリセルアレイが完成される。例えば、図３９に示されている構造から始まり、窒化ケイ素層の一部が除去されて、導電性ストラップ材料６４が露出される。その後、開口した部分に適切な導電性材料６５が備えられる。導電性材料６５は、例えばドープされたポリシリコンであってよい。その後、アクセストランジスタの必須部品が備えられる。例えばドープ領域が備えられ、これによって第１および第２のソース／ドレイン部分が形成される。さらにゲート電極が備えられる。ゲート電極１５は、例えば基板表面１０に伸びるゲート溝内に配置される。ゲート絶縁材料１５１が備えられ、そしてゲート溝内に側壁スペーサが備えられてもよい。最後に、ゲート溝１５０に電気的絶縁材料が充填されて、トランジスタが完成される。その後、一般的なように、ワード線５１ａおよび５１ｂが備えられる。さらにビット線コンタクトおよびビット線が備えられる。充填材６１が犠牲充填材である場合は、任意でこの犠牲充填材をトレンチから除去し、他の適切な導電性材料と置き換えてもよい。
【００７５】
得られる構造は図４０に示されている。図示されているように、半導体基板１内であって、かつ導電性材料６５の下に拡散領域１２０が形成される。従って、ストレージ電極６１と、メモリセルのアクセストランジスタ１６の第１のソース／ドレイン領域１２１との間に電気的接続が構築される。上記接続構造は、導電性ストラップ材料を表す中間層６４を有している。上記接続構造は、電気的導電性材料６５をさらに有している。中間層６４は、トレンチの充填材６１の側面に隣接して配置されている。トレンチの充填材６１は、任意の導電性材料から構成されていてよい。充填材６１の材料は、例えばポリシリコン、金属、または金属化合物を有していてよい。導電性材料６５は、水平な基板表面部分に隣接するように、半導体基板表面の上に配置されている。
【００７６】
言い換えると、図４０に見られるように、導電性充填材６１は、基板表面１０内に形成されたトレンチ内に配置される。さらに、基板表面１０内に形成されたトレンチ外に、電気的導電性材料６５が完全に配置される。基板表面１０内に形成されたトレンチ外には、中間層６４がさらに配置される。また、トレンチキャパシタのストレージ電極の垂直面は、素子分離用トレンチによって横方向の範囲が規定される。具体的には、この素子分離用トレンチは、ストレージ電極と半導体基板との間に配置される。絶縁材料、すなわち素子分離用カラー３２は、素子分離用トレンチ内に配置される。図４０に見られるように、上記接続構造は、素子分離用トレンチ内に配置された導電性材料のストラップ６４を有している。
【００７７】
しかし上記メモリセルアレイは、図３９に示されている構造から始まって、任意の方法によって完成させることができることは明らかに理解されるであろう。例えば、窒化ケイ素層１７を除去してもよい。その後、ｎドーパントを用いたイオン注入工程を行って、ドープ領域１２３を備えさせてもよい。得られる構造は図４１に示されている。図示されているように、トレンチ構造が突出している。このトレンチ構造は、基板表面１０から突出している。充填材６１の最上部は、二酸化ケイ素層４５によって覆われる。電気的接触を可能にするために、外側部分に導電性ストラップ材料４３が備えられる。基板表面１０の上には導電性ストラップ材料４３が配置される。基板表面１０に近接してドープ部分１２４が配置される。その後、ゲート電極、ゲート電極を接続するワード線、ビット線、およびビット線コンタクトを備えることによって、メモリセルアレイが完成する。
【００７８】
図４２は、典型的なメモリセルアレイの上面図であって、トレンチキャパシタのストレージ電極が、表面ストラップ接続部４６を介してアクセストランジスタにそれぞれ接続されている状態を示している。能動領域１２は細片状に配置されていると共に、素子分離用トレンチ２によって互いに絶縁されている。トレンチキャパシタ３は、図１５に示すチェス盤状に配置されている。しかし、本発明は別の配置も可能であることは明らかである。トランジスタ内に形成されたチャネル１４の導電性を制御するゲート電極にそれぞれ接続されたワード線５１が、能動領域に垂直に備えられる。
【００７９】
本発明について、具体的な実施形態を参照しながら詳細に説明してきたが、本発明の精神および範囲から逸脱することなく、本発明に様々な変更および修正を加えることができることは、当業者には明らかであろう。従って本発明は、特許請求の範囲および特許請求の範囲に該当する部分を逸脱せずになされた修正および変形をも包含するものである。
【００８０】
〔符号の説明〕
１ 半導体基板
１０ 基板表面
１０ａ 覆われていない半導体基板表面区域
１２ 能動領域
１２０ 拡散領域
１２１ 第１のソース／ドレイン領域
１２２ 第２のソース／ドレイン領域
１２３ ドープ領域
１４ チャネル
１５ ゲート電極
１５０ ゲート溝
１５１ ゲート絶縁層
１５２ Ｓｉ３Ｎ４キャップ層
１５３ Ｓｉ３Ｎ４スペーサ
１５４ ＳｉＯ２スペーサ
１５５ 内部スペーサ
１６ トランジスタ
１７ Ｓｉ３Ｎ４層（パッド窒化物）
１７０ 露出領域
１８ ＳｉＯ２層
１９ ＳｉＯ２層
２ 素子分離用トレンチ
３ トレンチキャパシタ
３１ ストレージ電極
３２ 素子分離用カラー
３３ キャパシタ誘電体
３４ 対電極
３５ ポリシリコン充填材
３６ 埋め込みプレート
３７ Ｓｉ３Ｎ４層
３８ キャパシタトレンチ
３９ 面法線
４ 非ドープαシリコン層
４０ 非注入領域
４１ ｐドープαシリコン
４２ イオンビーム
４３ 開口部
４４ ポリシリコン
４５ ＳｉＯ２層
４６ 表面ストラップ接続部
４７ ＳｉＯ２層
４８ 拡散領域
４９ Ｓｉ３Ｎ４層
５ メモリセル
５１ａ パッシングワード線
５１ｂ 能動ワード線
５２ ビット線
５３ ビット線コンタクト
５４ 基板接続部
５５ ＢＰＳＧ層
５１１ ポリシリコン
５１２ タングステン層
６１ 導電性充填材
６２ 二酸化ケイ素層
６３ 二酸化ケイ素層
６４ 導電性ストラップ材料
６５ 導電性材料
【図面の簡単な説明】
【００８１】
【図１】ＤＲＡＭメモリセルの概略図である。
【図２Ａ】完全にプロセスされたストレージキャパシタの平面図である。
【図２Ｂ】完全にプロセスされたストレージキャパシタの断面立面図である。
【図３Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図４Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図４Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図５Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図５Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図６Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図６Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図７Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図７Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図８Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図８Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図９Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図９Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１０Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１０Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１１Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１１Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１２Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１２Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１３Ａ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１３Ｂ】本発明の第１の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１４】本発明の第１の実施形態による、完成した接続構造を有するメモリセルの断面立面図である。
【図１５Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１５Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１６Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１６Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１７Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１７Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１８】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図１９】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２０Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２０Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２１Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２１Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２２Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２２Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２３Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２３Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２４Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２４Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２５Ａ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２５Ｂ】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２６】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２７】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２８】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図２９】本発明の第２の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３０】第２の実施形態による、完成した接続構造を有するメモリセルの断面立面図である。
【図３１】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３２】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３３】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３４】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３５】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３６】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３７】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３８】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図３９】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図４０】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図４１】本発明の第３の実施形態に従って接続構造を形成する際の製造段階を示す図である。
【図４２】本発明の典型的な実施形態による接続構造を有するメモリセルアレイの平面図である。
【特許請求の範囲】
【請求項１】
少なくとも部分的に半導体基板内に形成されたトレンチキャパシタのストレージ電極と選択トランジスタとの間の接続構造であって、
上記ストレージ電極の表面に近接して配置された中間層の一部と、
上記中間層に近接して配置されており、かつ上記選択トランジスタに近接した半導体基板表面部分に電気的に接続されている、電気的導電性材料とを有していて、
上記接続構造の一部は、基板の水平面部分に近接するように上記半導体基板の上に配置されている、接続構造。
【請求項２】
上記中間層は絶縁材料から構成されており、かつ厚みが１ｎｍを超えない、請求項１に記載の接続構造。
【請求項３】
上記中間層はＳｉ３Ｎ４または酸化ケイ素を含んでいる、請求項２に記載の接続構造。
【請求項４】
上記中間層は導電性材料から構成されている、請求項１に記載の接続構造。
【請求項５】
上記電気的導電性材料は、ドープされたポリシリコンを含んでいる、請求項１に記載の接続構造。
【請求項６】
上記電気的導電性材料は上記基板表面のほぼ上に配置されている、請求項１に記載の接続構造。
【請求項７】
上記電気的導電性材料は上記基板表面のほぼ下に配置されている、請求項１に記載の接続構造。
【請求項８】
上記中間層は上記ストレージ電極の最上面上に配置されている、請求項１に記載の接続構造。
【請求項９】
上記ストレージ電極は上記半導体表面の上に延びている、請求項１に記載の接続構造。
【請求項１０】
上記中間層は上記ストレージ電極の側面に近接して配置されている、請求項１に記載の接続構造。
【請求項１１】
上記基板表面内に形成されたトレンチによって上記ストレージ電極の横方向の範囲が規定されており、上記電気的導電性材料は上記トレンチ外に配置されている、請求項１に記載の接続構造。
【請求項１２】
上記基板表面内に形成されたトレンチによって上記ストレージ電極の横方向の範囲が規定されており、上記中間層の上記一部は上記トレンチ外に配置されている、請求項１に記載の接続構造。
【請求項１３】
上記中間層は上記電気的導電性材料から構成されている、請求項１２に記載の接続構造。
【請求項１４】
上記ストレージ電極と上記中間層との間の接点は上記基板表面の上に配置されている、請求項１に記載の接続構造。
【請求項１５】
上記ストレージ電極と上記中間層との間の接点は上記基板表面の下に配置されている、請求項１に記載の接続構造。
【請求項１６】
上記電気的導電性材料と上記基板との間に配置されたバリア層をさらに有している、請求項１に記載の接続構造。
【請求項１７】
上記バリア層は窒化ケイ素から構成されており、かつ厚みが１ｎｍを超えない、請求項１６に記載の接続構造。
【請求項１８】
少なくとも部分的に半導体基板内に形成されたトレンチキャパシタのストレージ電極と選択トランジスタとの間の接続構造であって、
上記ストレージ電極の表面に近接して配置された中間層の一部と、
上記中間層に近接して配置されており、かつ上記選択トランジスタに近接した半導体基板表面部分に電気的に接続されている、電気的導電性材料とを有していて、
上記基板表面内に形成されたトレンチによって上記ストレージ電極の横方向の範囲が規定されており、上記電気的導電性材料は少なくとも部分的に上記トレンチ外に配置されている、接続構造。
【請求項１９】
上記中間層の上記一部は上記トレンチ外に配置されている、請求項１８に記載の接続構造。
【請求項２０】
上記電気的導電性材料は上記トレンチ外に完全に配置されている、請求項１８に記載の接続構造。
【請求項２１】
少なくとも部分的に半導体基板内に形成されたトレンチキャパシタのストレージ電極と選択トランジスタとの間の接続構造であって、
上記ストレージ電極の垂直面に近接して素子分離用トレンチが配置されていて、
上記ストレージ電極と上記半導体基板との間に上記素子分離用トレンチが配置されていて、
上記素子分離用トレンチ内に絶縁材料が配置されていて、
上記素子分離用トレンチ内に配置された導電性材料のストラップを有している、接続構造。
【請求項２２】
上記ストレージ電極と上記導電性材料の上記ストラップとの間に配置されたバリア層をさらに有している、請求項２１に記載の接続構造。
【請求項２３】
上記導電性材料の上記ストラップは上記半導体基板の上面の上に配置されている、請求項２１に記載の接続構造。
【請求項２４】
上記半導体基板の上記上面上に配置されていると共に、導電性材料の上記ストラップと接触している、導電層の一部をさらに有している、請求項２３に記載の接続構造。
【請求項２５】
上記導電性材料の上記ストラップは、上記半導体基板の上面の下に配置されている、請求項２１に記載の接続構造。
【請求項２６】
上記導電性材料はＷＳｉＸを含んでいる、請求項２１に記載の接続構造。
【請求項２７】
トレンチキャパシタのストレージ電極と選択トランジスタとの間に接続構造を製造するための方法であって、
（ａ）導電性充填材と、該導電性充填材の側面に隣接して配置された垂直な絶縁層とを有するキャパシタトレンチを半導体基板内に備える工程と、
（ｂ）上記半導体基板の表面上の、トレンチキャパシタが形成されていない領域にマスク材料を形成する工程であって、上記トレンチキャパシタの上記導電性充填材の表面が、上記マスク材料の表面の下に配置されるようにする工程と、
（ｃ）垂直な領域および水平な領域を有した非ドープ半導体層を堆積する工程と、
（ｄ）上記半導体層の所定の領域が非ドープのままとなるように斜めイオン注入を行う工程と、
（ｅ）上記半導体層の非ドープ部分を除去し、上記半導体層のドープ部分を上記マスク材料の表面上に残し、上記垂直な絶縁層の表面が覆われないようにする工程と、
（ｆ）上記垂直な絶縁層の上部をエッチングすることによって接続開口部を形成する工程と、
（ｇ）上記接続開口部内に導電性材料を充填する工程と、
（ｈ）上記マスク層を除去することによって半導体基板表面部分を露出する工程と、を含んでいる方法。
【請求項２８】
上記導電性充填材の最上面は、上記半導体基板表面の上に配置される、請求項２７に記載の方法。
【請求項２９】
上記接続材料と上記選択トランジスタの１部品とに接触している電気的導電性材料を、上記露出した半導体基板表面部分上に堆積する工程をさらに含んでいる、請求項２７に記載の方法。
【請求項３０】
上記導電性充填材の最上面は、上記半導体基板表面の下に配置される、請求項２７に記載の方法。
【請求項３１】
上記（ｆ）工程の後に、上記基板表面を酸化性雰囲気に暴露して、上記半導体層のドープ部分を酸化する、請求項２７に記載の方法。
【請求項３２】
上記接続材料は、ドープシリコンおよびケイ化タングステンからなる群から選択される、請求項２７に記載の方法。
【請求項３３】
上記導電性充填材の材料はドープポリシリコンを含んでいる、請求項２７に記載の方法。
【請求項１】
少なくとも部分的に半導体基板内に形成されたトレンチキャパシタのストレージ電極と選択トランジスタとの間の接続構造であって、
上記ストレージ電極の表面に近接して配置された中間層の一部と、
上記中間層に近接して配置されており、かつ上記選択トランジスタに近接した半導体基板表面部分に電気的に接続されている、電気的導電性材料とを有していて、
上記接続構造の一部は、基板の水平面部分に近接するように上記半導体基板の上に配置されている、接続構造。
【請求項２】
上記中間層は絶縁材料から構成されており、かつ厚みが１ｎｍを超えない、請求項１に記載の接続構造。
【請求項３】
上記中間層はＳｉ３Ｎ４または酸化ケイ素を含んでいる、請求項２に記載の接続構造。
【請求項４】
上記中間層は導電性材料から構成されている、請求項１に記載の接続構造。
【請求項５】
上記電気的導電性材料は、ドープされたポリシリコンを含んでいる、請求項１に記載の接続構造。
【請求項６】
上記電気的導電性材料は上記基板表面のほぼ上に配置されている、請求項１に記載の接続構造。
【請求項７】
上記電気的導電性材料は上記基板表面のほぼ下に配置されている、請求項１に記載の接続構造。
【請求項８】
上記中間層は上記ストレージ電極の最上面上に配置されている、請求項１に記載の接続構造。
【請求項９】
上記ストレージ電極は上記半導体表面の上に延びている、請求項１に記載の接続構造。
【請求項１０】
上記中間層は上記ストレージ電極の側面に近接して配置されている、請求項１に記載の接続構造。
【請求項１１】
上記基板表面内に形成されたトレンチによって上記ストレージ電極の横方向の範囲が規定されており、上記電気的導電性材料は上記トレンチ外に配置されている、請求項１に記載の接続構造。
【請求項１２】
上記基板表面内に形成されたトレンチによって上記ストレージ電極の横方向の範囲が規定されており、上記中間層の上記一部は上記トレンチ外に配置されている、請求項１に記載の接続構造。
【請求項１３】
上記中間層は上記電気的導電性材料から構成されている、請求項１２に記載の接続構造。
【請求項１４】
上記ストレージ電極と上記中間層との間の接点は上記基板表面の上に配置されている、請求項１に記載の接続構造。
【請求項１５】
上記ストレージ電極と上記中間層との間の接点は上記基板表面の下に配置されている、請求項１に記載の接続構造。
【請求項１６】
上記電気的導電性材料と上記基板との間に配置されたバリア層をさらに有している、請求項１に記載の接続構造。
【請求項１７】
上記バリア層は窒化ケイ素から構成されており、かつ厚みが１ｎｍを超えない、請求項１６に記載の接続構造。
【請求項１８】
少なくとも部分的に半導体基板内に形成されたトレンチキャパシタのストレージ電極と選択トランジスタとの間の接続構造であって、
上記ストレージ電極の表面に近接して配置された中間層の一部と、
上記中間層に近接して配置されており、かつ上記選択トランジスタに近接した半導体基板表面部分に電気的に接続されている、電気的導電性材料とを有していて、
上記基板表面内に形成されたトレンチによって上記ストレージ電極の横方向の範囲が規定されており、上記電気的導電性材料は少なくとも部分的に上記トレンチ外に配置されている、接続構造。
【請求項１９】
上記中間層の上記一部は上記トレンチ外に配置されている、請求項１８に記載の接続構造。
【請求項２０】
上記電気的導電性材料は上記トレンチ外に完全に配置されている、請求項１８に記載の接続構造。
【請求項２１】
少なくとも部分的に半導体基板内に形成されたトレンチキャパシタのストレージ電極と選択トランジスタとの間の接続構造であって、
上記ストレージ電極の垂直面に近接して素子分離用トレンチが配置されていて、
上記ストレージ電極と上記半導体基板との間に上記素子分離用トレンチが配置されていて、
上記素子分離用トレンチ内に絶縁材料が配置されていて、
上記素子分離用トレンチ内に配置された導電性材料のストラップを有している、接続構造。
【請求項２２】
上記ストレージ電極と上記導電性材料の上記ストラップとの間に配置されたバリア層をさらに有している、請求項２１に記載の接続構造。
【請求項２３】
上記導電性材料の上記ストラップは上記半導体基板の上面の上に配置されている、請求項２１に記載の接続構造。
【請求項２４】
上記半導体基板の上記上面上に配置されていると共に、導電性材料の上記ストラップと接触している、導電層の一部をさらに有している、請求項２３に記載の接続構造。
【請求項２５】
上記導電性材料の上記ストラップは、上記半導体基板の上面の下に配置されている、請求項２１に記載の接続構造。
【請求項２６】
上記導電性材料はＷＳｉＸを含んでいる、請求項２１に記載の接続構造。
【請求項２７】
トレンチキャパシタのストレージ電極と選択トランジスタとの間に接続構造を製造するための方法であって、
（ａ）導電性充填材と、該導電性充填材の側面に隣接して配置された垂直な絶縁層とを有するキャパシタトレンチを半導体基板内に備える工程と、
（ｂ）上記半導体基板の表面上の、トレンチキャパシタが形成されていない領域にマスク材料を形成する工程であって、上記トレンチキャパシタの上記導電性充填材の表面が、上記マスク材料の表面の下に配置されるようにする工程と、
（ｃ）垂直な領域および水平な領域を有した非ドープ半導体層を堆積する工程と、
（ｄ）上記半導体層の所定の領域が非ドープのままとなるように斜めイオン注入を行う工程と、
（ｅ）上記半導体層の非ドープ部分を除去し、上記半導体層のドープ部分を上記マスク材料の表面上に残し、上記垂直な絶縁層の表面が覆われないようにする工程と、
（ｆ）上記垂直な絶縁層の上部をエッチングすることによって接続開口部を形成する工程と、
（ｇ）上記接続開口部内に導電性材料を充填する工程と、
（ｈ）上記マスク層を除去することによって半導体基板表面部分を露出する工程と、を含んでいる方法。
【請求項２８】
上記導電性充填材の最上面は、上記半導体基板表面の上に配置される、請求項２７に記載の方法。
【請求項２９】
上記接続材料と上記選択トランジスタの１部品とに接触している電気的導電性材料を、上記露出した半導体基板表面部分上に堆積する工程をさらに含んでいる、請求項２７に記載の方法。
【請求項３０】
上記導電性充填材の最上面は、上記半導体基板表面の下に配置される、請求項２７に記載の方法。
【請求項３１】
上記（ｆ）工程の後に、上記基板表面を酸化性雰囲気に暴露して、上記半導体層のドープ部分を酸化する、請求項２７に記載の方法。
【請求項３２】
上記接続材料は、ドープシリコンおよびケイ化タングステンからなる群から選択される、請求項２７に記載の方法。
【請求項３３】
上記導電性充填材の材料はドープポリシリコンを含んでいる、請求項２７に記載の方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２１Ａ】
【図２１Ｂ】
【図２２Ａ】
【図２２Ｂ】
【図２３Ａ】
【図２３Ｂ】
【図２４Ａ】
【図２４Ｂ】
【図２５Ａ】
【図２５Ｂ】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２１Ａ】
【図２１Ｂ】
【図２２Ａ】
【図２２Ｂ】
【図２３Ａ】
【図２３Ｂ】
【図２４Ａ】
【図２４Ｂ】
【図２５Ａ】
【図２５Ｂ】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【公開番号】特開２００７−５９９００（Ｐ２００７−５９９００Ａ）
【公開日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【外国語出願】
【出願番号】特願２００６−２１１８１７（Ｐ２００６−２１１８１７）
【出願日】平成１８年８月３日（２００６．８．３）
【出願人】（５０６２１１８５０）キモンダ アクチエンゲゼルシャフト (110)
【Ｆターム（参考）】
【公開日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願番号】特願２００６−２１１８１７（Ｐ２００６−２１１８１７）
【出願日】平成１８年８月３日（２００６．８．３）
【出願人】（５０６２１１８５０）キモンダ アクチエンゲゼルシャフト (110)
【Ｆターム（参考）】
[ Back to top ]