半導体記憶装置及びこれを備えた電子機器
【課題】 読み出し時におけるまわりこみ電流の影響を排除できるとともに、リファレンスセルアレイの面積を削減できる半導体記憶装置を提供すること。
【解決手段】 メモリセルアレイ47maと、情報を読み出すとき基準となるリファレンスセルが複数配列されたリファレンスセルアレイ47raとを備える。メモリセルアレイ47maでは、行方向に並ぶメモリセル47m1〜47m8が電気的に直列接続されて直列メモリセル群をなす。リファレンスセルアレイ47raでは、行方向に並ぶリファレンスセル47r1〜47r3が電気的に直列接続されて直列リファレンスセル群をなす。仮想接地方式でセンス増幅器42へ情報が送られる。直列リファレンスセル群をなすリファレンスセルの個数が直列メモリセル群をなすメモリセルの個数よりも少ない。
【解決手段】 メモリセルアレイ47maと、情報を読み出すとき基準となるリファレンスセルが複数配列されたリファレンスセルアレイ47raとを備える。メモリセルアレイ47maでは、行方向に並ぶメモリセル47m1〜47m8が電気的に直列接続されて直列メモリセル群をなす。リファレンスセルアレイ47raでは、行方向に並ぶリファレンスセル47r1〜47r3が電気的に直列接続されて直列リファレンスセル群をなす。仮想接地方式でセンス増幅器42へ情報が送られる。直列リファレンスセル群をなすリファレンスセルの個数が直列メモリセル群をなすメモリセルの個数よりも少ない。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は半導体記憶装置に関し、より詳しくは、行列状に配列された複数のメモリセルを備え、仮想接地方式でメモリセルの書き込み、消去および読み出しを行う半導体記憶装置に関する。また、この発明はそのような半導体記憶装置を備えた電子機器に関する。
【背景技術】
【0002】
従来、この種の半導体記憶装置としては、図10中に示すように、浮動(フローティング)ゲート電界効果トランジスタからなるメモリセル137m1,137m2,…が行列状に配列されているメモリセルアレイ137maを備え、仮想接地方式で各メモリセルの読み出し、書き込み、消去を行うものが提案されている(例えば、特許文献1(特開平3−176895号公報)参照。)。このメモリセルアレイ137maでは、行方向に並ぶメモリセル137m1,137m2,…が直列接続されている。互いに隣り合うメモリセルの共通に形成されたソース及びドレイン領域がそれぞれ、列方向に延びるビット線139m1,139m2,…と接続されている。行方向に並ぶメモリセルのゲートは、行毎に、行方向に延びるワード線138m1,138m2,…に共通に接続されている。このようにした場合、メモリセルの列毎に電気的に独立したビット線を有する場合と比較して、ビット線の本数を大幅に削減することができ、大幅な面積削減が可能となる。
【特許文献1】特開平3−176895号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
ところで、上述のメモリセルアレイ137maでは、行方向に並ぶメモリセル137m1,137m2,…が直列接続され、かつワード線(この例では138m2)が共通であることから、或るメモリセル(例えば137m3)の読み出しや書き換えを行う際、それに直列接続されたメモリセルへのまわりこみ電流の影響を無視することができず、これが動作速度の低下や消費電力の増大を招く。例えば、上記半導体記憶装置を電子機器に組み込んだ場合、電子機器の性能そのものに大きな影響を与える。特に、読み出し動作は、一般的に言って書き換え動作と比較して動作回数も多い。このため、読み出し時におけるまわりこみ電流の影響を極力排除し、読み出し速度の向上を図ることが重要である。
【0004】
この対策として、リファレンスセルアレイ140をメモリセルアレイ137maと同じ構成にして、まわりこみ電流の影響を相殺した読み出し電流を得ることが考えられる。すなわち、図10中に示すように、メモリセルアレイ137maのビット線139m1,139m2,…を、それぞれビット線選択トランジスタ136m1,136m2,…を介し、さらにメモリブロックを選択するためのブロックを選択するためのブロック選択トランジスタ135mを介してセンスアンプ132の一方の入力133mに接続する。センスアンプ132の他方の入力133rには、リファレンスセルアレイ140の図示しないメモリセル(これを「リファレンスセル」と呼ぶ。)を接続する。134mは、読み出し動作前に各部をプリチャージするためのトランジスタである。
【0005】
しかしながら、リファレンスセルアレイ140をメモリセルアレイ137maと同じ構成とした場合、リファレンスセルアレイ140の面積が大きくなって、半導体記憶装置全体の面積が大きくなるという問題が生ずる。
【0006】
そこで、この発明の課題は、読み出し時におけるまわりこみ電流の影響を排除できるとともに、リファレンスセルアレイの面積を削減することで全体の面積を削減できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【0007】
上記課題を解決するため、この発明の半導体記憶装置は、
情報を記憶するためのメモリセルが複数配列され、実質的に一方向に並ぶメモリセルが電気的に直列接続されて直列メモリセル群をなしているメモリセルアレイと、
上記メモリセルに記憶された情報を読み出すとき基準となるリファレンスセルが複数配列され、実質的に一方向に並ぶリファレンスセルが電気的に直列接続されて直列リファレンスセル群をなしているリファレンスセルアレイと、
上記メモリセルアレイのメモリセルに記憶された情報を上記リファレンスセルアレイのリファレンスセルを参照して増幅するセンス増幅器とを備え、
上記メモリセルアレイでは上記メモリセル間の接続部分につながるビット線を介して、また、上記リファレンスセルアレイでは上記リファレンスセルセル間の接続部分につながるビット線を介して、それぞれ仮想接地方式で上記センス増幅器へ情報が送られるようになっており、
上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少ないことを特徴とする。
【0008】
ここで「実質的に一方向」とは、全体として一方向に並んでいれば良く、例えば蛇行して並んでいる場合も含む意味である。
【0009】
この発明の半導体記憶装置では、上記センス増幅器が、上記メモリセルアレイのメモリセルに記憶された情報を、上記リファレンスセルアレイのリファレンスセルを参照して増幅する。したがって、読み出し時におけるまわりこみ電流の影響を排除できる。しかも、この半導体記憶装置では、上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少ない。したがって、リファレンスセルアレイの面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【0010】
一実施形態の半導体記憶装置では、
上記メモリセル及びリファレンスセルは、共に、
半導体層と、
この半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域と、
上記各拡散領域上に上記ゲート電極の対応する側面に接するように設けられ、それぞれ電荷または分極を保持する機能を有する一対のメモリ機能体とを備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であることを特徴とする。
【0011】
この一実施形態の半導体記憶装置では、一対の拡散領域に対する印加電圧を入れ替えることによって各メモリ機能体の情報の書き込み、消去および読み出しを行うことができる。したがって、1つのメモリセル当たり2ビットの記憶および読み出しが可能となる。また、上記メモリセル及びリファレンスセルは、代表的な不揮発性メモリであるEPROMやフラッシュメモリのものと比較して、一般的に論理回路に用いられるトランジスタ素子と構造が類似している。したがって、簡易な製造プロセスでもって、メモリ部と論理回路部とを同一の半導体基板上に容易に混載することができる。
【0012】
一実施形態の半導体記憶装置は、上記メモリセルアレイで上記直列メモリセル群の両端以外の内部に位置するメモリセルのメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイで上記直列リファレンスセル群の両端以外の内部に位置するリファレンスセルのメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする。
【0013】
この一実施形態の半導体記憶装置では、メモリセルのビット線抵抗及びビット線容量とリファレンスセルのビット線抵抗及びビット線容量とを略等しくすることが可能となり、より高精度な読み出し動作を行うことが可能となる。
【0014】
一実施形態の半導体記憶装置では、
上記デコード部は、一方の側にN個(ただし、Nは自然数である。)以上のメモリセルが直列接続されている或るメモリセルの他方の側のメモリ機能体に記憶された情報を読み出すとき、一方の側にN個だけリファレンスセルが直列接続されているリファレンスセルの他方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択することを特徴とする。
【0015】
この一実施形態の半導体記憶装置では、精度の高い読み出しが可能となる。
【0016】
一実施形態の半導体記憶装置は、上記メモリセルアレイの上記直列メモリセル群で一方の側のみにメモリセルが直列接続されている或るメモリセルの上記一方の側のメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイの上記直列リファレンスセル群で上記一方の側のみにリファレンスセルが直列接続されているリファレンスセルの上記一方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする。
【0017】
この一実施形態の半導体記憶装置では、メモリセルが有する一対のメモリ機能体において、例えば、メモリセルの構造上の非対称性等により、同じ記憶状態であっても各々の読み出し電流に特性差があるときにも、高い読み出し精度を実現することが可能となる。
【0018】
一実施形態の半導体記憶装置は、上記メモリセルアレイの上記直列メモリセル群で一方の側のみにメモリセルが直列接続されている或るメモリセルの他方の側のメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイの上記直列リファレンスセル群で上記一方の側のみにリファレンスセルが直列接続されているリファレンスセルの他方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする。
【0019】
この一実施形態の半導体記憶装置では、メモリセルのビット線抵抗及びビット線容量とリファレンスセルのビット線抵抗及びビット線容量とを略等しくすることが可能となり、より高精度な読み出し動作を行うことが可能となる。
【0020】
一実施形態の半導体記憶装置は、上記メモリセルアレイで上記メモリセルの一対のメモリ機能体に記憶された情報をそれぞれ読み出すとき、上記リファレンスセルアレイで上記リファレンスセルの一方の側のみのメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする。
【0021】
この一実施形態の半導体記憶装置では、リファレンスセルの読み出しによる特性劣化(リードディスターブ)が少なくなる。したがって、さらに精度の高い読み出し動作を行うことが可能となる。
【0022】
一実施形態の半導体記憶装置では、上記各リファレンスセルの上記一対のメモリ機能体が共に、プログラム状態と消去状態との間の中間状態にあることを特徴とする。
【0023】
ここで「プログラム状態」とは情報が書き込まれた状態を意味し、「消去状態」とは情報が消去された状態を意味する。例えば「プログラム状態」は論理0、「消去状態」は論理1にそれぞれ対応し得る。
【0024】
この一実施形態の半導体記憶装置では、参照されるリファレンスセルのメモリ機能体が中間状態にあるだけでなく、上記参照されるリファレンスセルに隣接するリファレンスセルのメモリ機能体も中間状態にある。したがって、リファレンスセルアレイでのまわりこみ電流による影響は、隣接するリファレンスセルのメモリ機能体がプログラム状態である場合と消去状態である場合の中間のレベルとなる。したがって、高精度な読み出しを実現することが可能となる。
【0025】
一実施形態の半導体記憶装置では、
上記リファレンスセルアレイを一対備え、
上記メモリセルアレイのメモリセルに記憶された情報を読み出すとき、一方のリファレンスセルアレイの直列リファレンスセル群に設けられた第1のリファレンスセルの一つのメモリ機能体と、他方のリファレンスセルアレイの直列リファレンスセル群に設けられた第2のリファレンスセルの一つのメモリ機能体とを参照するようにビット線を選択するデコード部を備え、
上記第1のリファレンスセルで参照されるメモリ機能体はプログラム状態にあり、上記第2のリファレンスセルで参照されるメモリ機能体は消去状態にあることを特徴とする。
【0026】
この一実施形態の半導体記憶装置では、各リファレンスセルのメモリ機能体が、メモリセルのメモリ機能体が取り得る記憶状態と同じ記憶状態(プログラム状態または消去状態)を有している。このため、リファレンスセルの温度や電圧の変動に対する変化や経年劣化などがメモリセルのものと同傾向となる。したがって、より高精度な読み出し動作が可能となる。
【0027】
一実施形態の半導体記憶装置では、上記第1のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体は消去状態にあることを特徴とする。
【0028】
一実施形態の半導体記憶装置では、上記第2のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体はプログラム状態にあることを特徴とする。
【0029】
一実施形態の半導体記憶装置では、
上記第1のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体の側に、この第1のリファレンスセル対して直列接続された第3のリファレンスセルが存在し、
上記第3のリファレンスセルで上記第1のリファレンスセルの側に設けられたメモリ機能体はプログラム状態にあることを特徴とする。
【0030】
一実施形態の半導体記憶装置では、
上記第2のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体の側に、この第2のリファレンスセル対して直列接続された第4のリファレンスセルが存在し、
上記第4のリファレンスセルで上記第2のリファレンスセルの側に設けられたメモリ機能体は消去状態にあることを特徴とする。
【0031】
リファレンスセルのメモリ機能体がプログラム状態にある場合では、まわりこみ電流による電流低下が最も少ない状態を再現し、メモリ機能体が消去状態にある場合では、まわりこみ電流による電流低下が最も大きい状態(ワーストケース)を再現する。また、一般的に、読み出し速度は、リファレンスセルの読み出し電流とプログラム状態及び消去状態の各々のメモリセルの読み出し電流のワーストケースとの差によって決まる。したがって、上記四つの実施形態のように、リファレンスセルアレイで、記憶状態だけでなく、まわりこみ電流についても、メモリセルのワーストケースを再現していることにより、リファレンスセルの読み出し電流とプログラム状態及び消去状態の各々のワーストケースの状態におけるメモリセルの読み出し電流との差をより大きくすることが可能となる。したがって、より高精度な読み出し動作を行うことができる。
【0032】
一実施形態の半導体記憶装置では、
上記メモリセル及び上記リファレンスセルは、共に、
半導体層と、
この半導体層上に形成されたゲート電極と、
上記半導体層とゲート電極との間に挟まれた第1、第2及び第3の絶縁膜の積層からなる複合ゲート絶縁膜と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域とを備え、
上記複合ゲート絶縁膜の上記第1及び第3の絶縁膜に挟まれた第2の絶縁膜は、上記各拡散領域に対応する端部にそれぞれ電荷または分極を保持する機能を有する一対の記憶領域を備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であることを特徴とする。
【0033】
この一実施形態の半導体記憶装置では、一対の拡散領域に対する印加電圧を入れ替えることによって上記第2の絶縁膜の各記憶領域の情報の書き込み、消去および読み出しを行うことができる。したがって、1つのメモリセル当たり2ビットの記憶および読み出しが可能となる。また、各記憶領域がチャネル領域のすぐ上に形成されているため、記憶領域に蓄えられた電荷の多寡よる電流差が大きく、かつ、書き込み・消去の速度も速い。また、記憶領域が形成される第2の絶縁膜の形状がシンプルであり、この第2の絶縁膜の製造ばらつきに起因する素子特性のばらつきも少ない。
【0034】
一実施形態の半導体記憶装置では、
上記メモリセル及びリファレンスセルは、共に、
半導体層と、
この半導体層上に形成されたゲート電極と、
上記半導体層と上記ゲート電極との間に挟まれた第1ゲート絶縁膜、電荷または分極を保持する機能を有するフローティングゲート及び第2ゲート絶縁膜からなる積層と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記チャネル領域の両側に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域とを備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であることを特徴とする。
【0035】
この一実施形態の半導体記憶装置では、公知のフローティングゲートを有するメモリセルの読み出し時におけるまわりこみ電流の影響を排除できるとともに、リファレンスセルアレイの面積を削減することで全体の面積を削減できる。
【0036】
一実施形態の半導体記憶装置は、上記リファレンスセルアレイの代替として用いられる冗長リファレンスセルアレイを備えることを特徴とする。
【0037】
この一実施形態の半導体記憶装置では、上記リファレンスセルアレイに不良が生じたとき、その代替として冗長リファレンスセルを用いることによって、不具合を回避することができる。したがって、半導体記憶装置の歩留りが大幅に向上する。
【0038】
この発明の電子機器は、上記発明の半導体記憶装置を備えたことを特徴とする。
【0039】
上記半導体記憶装置の読み出し速度が速く、面積が削減されることから、この発明の電子機器は、高速で小型に構成される。
【発明を実施するための最良の形態】
【0040】
以下、この発明を図示の実施の形態により詳細に説明する。
【0041】
図1Aに本発明の半導体記憶装置に含まれるメモリセルの断面構造を例示する。半導体層としての半導体基板10の表面にチャネル領域をなすP型ウェル領域14が形成されている。このメモリセルは、P型ウェル領域14上にゲート絶縁膜13を介して形成されたゲート電極11を備えている。P型ウェル領域14のうちゲート電極11の両側に相当する領域に、それぞれソース領域又はドレイン領域として機能する一対のN型の拡散領域15a及び15bが形成されている。拡散領域15a及び15bはゲート電極11の直下の領域には達しておらず、ゲート電極11と拡散領域15a及び15bとの間にはチャネル方向(図における横方向)に隙間(オフセット領域)が設けられている。つまり、オフセット構造が形成されている。拡散領域15a、15b上に、それぞれ上記オフセット領域を覆うとともにゲート電11の対応する側面に接するように一対のメモリ機能体12a及び12bが設けられている。
【0042】
メモリ機能体12a及び12bは、それぞれ電荷または分極を保持する機能を有する。このメモリ機能体12a及び12bにおいて電荷もしくは分極を保持する機能を有する膜として、シリコン窒化膜や強誘電膜などを用いることができる。なお、メモリ機能体の構成としては、電荷もしくは分極をより長期間保持するように、上記電荷もしくは分極を保持する膜の上下がシリコン酸化膜を代表とする絶縁膜で覆われていてもよい。例えば、電荷を保持する機能を有する膜としてシリコン窒化膜を用いた場合、メモリ機能体12a及び12bは、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の三層構造であってもよい。
【0043】
また、メモリ機能体12a及び12bの別の構成例として、ナノメートルサイズの導電体又は半導体からなる微粒子が絶縁膜中に散点状に分布する構造を有していてもよい。
【0044】
なお、メモリ機能体は、上記構成に拘るものではなく、電荷もしくは分極を保持する機能を有していれば、他の構成でも構わない。
【0045】
次に、図1Aに示すメモリセルのプログラム(書き込み)動作について説明する。なお、ここではメモリ機能体12a及び12b全体が電荷を保持する機能を有する場合について説明する。また、プログラム(書き込み)とは、この例のようにメモリセルがNチャネル型である場合にはメモリ機能体12a、12bに電子を注入することを指す。以後、メモリセルはNチャネル型であるとして説明する。
【0046】
メモリ機能体12bに電子を注入してプログラムするためには、N型の拡散領域15aをソース領域、N型の拡散領域15bをドレイン領域として扱う。例えば、拡散領域15a及びP型ウェル領域14に0V、拡散領域15bに+5V、ゲート電極11に+5Vを印加する。
【0047】
このような電圧条件によれば、反転層が、拡散領域15a(ソース領域)から伸びるが、拡散領域15b(ドレイン領域)に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から拡散領域15b(ドレイン領域)まで高電界により加速され、いわゆるホットエレクトロン(高エネルギーの伝導電子)となる。このホットエレクトロンがメモリ機能体12bに注入されることにより書き込みが行なわれる。なお、メモリ機能体12a近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。
【0048】
一方、メモリ機能体12aに電子を注入してプログラムするためには、拡散領域15bをソース領域、拡散領域15aをドレイン領域として扱う。例えば、拡散領域15b及びP型ウェル領域14に0V、拡散領域15aに+5V、ゲート電極11に+5Vを印加する。
【0049】
このように、メモリ機能体12bに電子を注入する場合に対して拡散領域(ソース/ドレイン領域)15a、15bに対する印加電圧を入れ替えることにより、メモリ機能体12aに電子を注入して、プログラムを行なうことができる。
【0050】
次に、消去動作について説明する。
【0051】
メモリ機能体12aに記憶された情報を消去するためには、拡散領域15aに正電圧(例えば、+5V)、P型ウェル領域14に0Vを印加して、拡散領域15aとP型ウェル領域14とのPN接合に逆方向バイアスをかけ、さらにゲート電極11に負電圧(例えば、−5V)を印加する。このとき、PN接合のうちゲート電極11付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりPN接合のP型ウェル領域14側にホットホール(高エネルギーの正孔)が発生する。このホットホールが負の電位をもつゲート電極11方向に引きこまれ、その結果、メモリ機能体12aにホール注入が行なわれる。このようにして、メモリ機能体12aの消去が行なわれる。このとき拡散領域15bには0Vを印加すればよい。
【0052】
メモリ機能体12bに記憶された情報を消去する場合は、上記において拡散領域15aと拡散領域51bとの間で印加電圧を入れ替えればよい。
【0053】
上述のようにして記憶された情報を読み出す方法について、次に説明する。
【0054】
メモリ機能体12aに記憶された情報を読み出す場合は、拡散領域15aをソース領域、拡散領域15bをドレイン領域として扱う。例えば、拡散領域15a及びP型ウェル領域14に0V、拡散領域15bに+1.8V、ゲート電極11に+2Vを印加する。この際、メモリ機能体12aに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第1のメモリ機能体12aに電子が蓄積している場合は、メモリ機能体12a近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、メモリ機能体12aの記憶情報を読み出すことができる。このとき、メモリ機能体12bにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に大きな影響は与えない。
【0055】
メモリ機能体12bに記憶された情報を読み出す場合、拡散領域15bをソース領域、拡散領域15aをドレイン領域として扱う。例えば、拡散領域15b及びP型ウェル領域14に0V、拡散領域15aに+1.8V、ゲート電極11に+2Vを印加すればよい。
【0056】
このように、メモリ機能体12aに記憶された情報を読み出す場合に対して拡散領域(ソース/ドレイン領域)15a、15bに対する印加電圧を入れ替えることにより、メモリ機能体12bに記憶された情報の読み出しを行なうことができる。
【0057】
上述のように、一対の拡散領域15a、15bに対する印加電圧を入れ替えることによって1つのメモリセル当り2ビットの記憶及び読み出しが可能である。
【0058】
図1Aに示すメモリセルは、代表的な不揮発性メモリである従来のEPROMやフラッシュメモリと比較して、一般的に論理回路に用いられるトランジスタ素子と構造が類似している。したがって、簡易な製造プロセスでもって、メモリ部と論理回路部とを同一半導体基板上に混載することができる。
【0059】
また、ゲート絶縁膜の薄膜化が容易であり、微細化が容易であるという利点も有している。
【0060】
なお、図1Aに示すメモリセルを表すために、後述する回路図では図1Bに示す回路記号を用いる。
【0061】
図3は、1つのメモリ機能体に1ビットが記憶されている場合の電流レベルの分布を示している。図3において、横軸は電流を表し、縦軸は読み出し時にその電流が流れる素子数を表している。符号31及び32は、メモリ機能体がプログラムされた状態(プログラム状態)である場合、即ち、「0」の情報が記憶されている場合の分布を示している。このうち、符号31は、読み出されるメモリ機能体と対をなすメモリ機能体(同一のゲート電極の反対側に設けられたメモリ機能体を指す。以下同様。)もプログラム状態である場合の電流レベルを示しており、符号32は、読み出されるメモリ機能体と対をなすメモリ機能体が消去状態である場合の電流レベルを示している。また、符号33及び34は、メモリ機能体が消去された状態(消去状態)である場合、即ち、「1」の情報が記憶されている場合の分布を示している。このうち、符号34は、読み出されるメモリ機能体と対をなすメモリ機能体も消去状態である場合の電流レベルを示しており、符号33は、読み出されるメモリ機能体と対をなすメモリ機能体がプログラム状態である場合の電流レベルを示している。また、メモリ機能体が正常にプログラムされていると判定する基準レベルをプログラムレベル35、正常に消去されていると判定する基準レベルを消去レベル36と定義する。
【0062】
一般的に、リファレンスセルの電流レベルをプログラム状態と消去状態との間の中間状態にあるリファレンスレベル37に設定し、メモリセルの電流レベルとリファレンスレベルの電流とを比較することによって、メモリ機能体に記憶された情報が「0」と「1」とのいずれであるかを区別することができる。つまり、メモリ機能体に記憶された情報を正しく読み出すことができる。
【0063】
図2Aは本発明の半導体記憶装置に含まれる別のメモリセルの断面構造を例示している。半導体層としての半導体基板20の表面にチャネル領域をなすP型ウェル領域25が形成されている。このメモリセルは、P型ウェル領域25上に複合ゲート絶縁膜28を介して形成されたゲート電極21を備えている。P型ウェル領域25のうちゲート電極21の両側に相当する領域に、それぞれソース領域又はドレイン領域として機能する一対のN型の拡散領域26a及び26bが形成されている。ゲート絶縁膜28は、第1の絶縁膜22、第2の絶縁膜23、第3の絶縁膜24の積層からなっている。第1の絶縁膜22と第3の絶縁膜24との間に挟まれた第2の絶縁膜23は、各拡散領域26a、26bに対応する端部にそれぞれ電荷または分極を保持する機能を有する一対の記憶領域27a及び27bを備えている。この第2の絶縁膜23としては、電荷を保持する機能を有し、かつ、記憶領域27a及び27b間の干渉がほとんど起こらない膜として、シリコン窒化膜などを用いることができる。なお、第2の絶縁膜23は、上記構成に拘るものではなく、電荷または分極を保持する機能を有し、かつ、両端の記憶領域27a及び27b間の干渉がほとんど起こらない膜により形成されていればよい。
【0064】
次に、図2Aに示すメモリセルのプログラム動作について説明する。
【0065】
記憶領域27bに電子を注入してプログラムするためには、N型の拡散領域26aをソース領域、N型の拡散領域26bをドレイン領域として扱う。例えば、拡散領域26a及びP型ウェル領域25に0V、拡散領域26bに+4.5V、ゲート電極21に+9Vを印加する。
【0066】
このような電圧条件によれば、P型ウェル領域25内に形成されたチャネル領域の拡散領域26bとの境界近傍において、ホットエレクトロンが発生し、このホットエレクトロンが記憶領域27bに注入されることにより書き込みが行なわれる。なお、記憶領域27a近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。
【0067】
一方、記憶領域27aに電子を注入してプログラムするためには、拡散領域26bをソース領域、拡散領域26aをドレイン領域として扱う。例えば、拡散領域26b及びP型ウェル領域25に0V、拡散領域26aに+4.5V、ゲート電極21に+9Vを印加する。
【0068】
このように、記憶領域27bに電子を注入する場合に対して拡散領域(ソース/ドレイン領域)26a、26bに対する印加電圧を入れ替えることにより、記憶領域27aに電子を注入して、プログラムを行なうことができる。
【0069】
次に、消去動作について説明する。
【0070】
記憶領域27aに記憶された情報を消去するためには、拡散領域27aに正電圧(例えば、+5.5V)、P型ウェル領域25に0Vを印加して、拡散領域26aとP型ウェル領域25とのPN接合に逆方向バイアスをかけ、さらにゲート電極21に負電圧(例えば、−8V)を印加する。このとき、PN接合のうちゲート電極21付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりPN接合のP型ウェル領域25側にホットホールが発生する。このホットホールが負の電位をもつゲート電極21方向に引きこまれ、その結果、記憶領域27aにホール注入が行なわれる。このようにして、記憶領域27aの消去が行なわれる。このとき拡散領域27bには0Vを印加すればよい。
【0071】
記憶領域27bに記憶された情報を消去する場合は、上記において拡散領域26aと拡散領域26bとの電位を入れ替えればよい。
【0072】
上述のようにして記憶された情報を読み出す方法について、次に説明する。
【0073】
記憶領域27aに記憶された情報を読み出す場合は、拡散領域26aをソース領域、拡散領域26bをドレイン領域として扱う。例えば、拡散領域26a及びP型ウェル領域25に0V、拡散領域26bに+2.0V、ゲート電極21に+3Vを印加する。この際、記憶領域27aに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第1の記憶領域27aに電子が蓄積している場合は、記憶領域27a近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、記憶領域27aの記憶情報を読み出すことができる。このとき、記憶領域27bにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に大きな影響は与えない。
【0074】
記憶領域27bに記憶された情報を読み出す場合、拡散領域26bをソース領域、拡散領域26aをドレイン領域として扱う。例えば、拡散領域26b及びP型ウェル領域25に0V、拡散領域26aに+2V、ゲート電極21に+3Vを印加すればよい。
【0075】
このように、記憶領域27aに記憶された情報を読み出す場合に対して拡散領域(ソース/ドレイン領域)26a、26bに対する印加電圧を入れ替えることにより、記憶領域27bに記憶された情報の読み出しを行なうことができる。
【0076】
上述のように、一対の拡散領域26a、26bに対する印加電圧を入れ替えることによって1つのメモリセル当り2ビットの記憶及び読み出しが可能である。
【0077】
図2Aに示すメモリセルは、記憶領域27a及び27bがチャネル領域をなすP型ウェル領域25のすぐ上に形成されているため、記憶領域27a及び27bに蓄えられた電荷の多寡よる電流差が大きく、かつ、書き込み・消去の速度も速い。また、記憶領域27a及び27bが形成される絶縁膜23の形状がシンプルであり、記憶領域が形成される絶縁膜の製造ばらつきに起因する素子特性のばらつきも少ない。
【0078】
なお、図2Aに示すメモリセルを表すために、図2Bに示す回路記号を用いることができる。
【0079】
図2に示すメモリセルにおける記憶領域の記憶状態と電流レベルとの関係についても、図1の場合と同様に、図3により説明することができる。すなわち、符号31及び32は、記憶領域がプログラムされた状態(プログラム状態)である場合、即ち、「0」の情報が記憶されている場合の分布を示している。このうち、符号31は、読み出される記憶領域と対をなす記憶領域(同一のゲート電極の反対側に設けられた記憶領域を指す。以下同様。)もプログラム状態である場合の電流レベルを示しており、符号32は、読み出される記憶領域と対をなす記憶領域が消去状態である場合の電流レベルを示している。また、符号33及び34は、記憶領域が消去された状態(消去状態)である場合、即ち、「1」の情報が記憶されている場合の分布を示している。このうち、符号34は、読み出される記憶領域と対をなす記憶領域も消去状態である場合の電流レベルを示しており、符号33は、読み出される記憶領域と対をなす記憶領域がプログラム状態である場合の電流レベルを示している。また、記憶領域が正常にプログラムされていると判定する基準レベルをプログラムレベル35、正常に消去されていると判定する基準レベルを消去レベル36と定義する。
【0080】
一般的に、リファレンスセルの電流レベルをプログラム状態と消去状態との間の中間状態にあるリファレンスレベル37に設定し、メモリセルの電流レベルとリファレンスレベルの電流とを比較することによって、記憶領域に記憶された情報が「0」と「1」とのいずれであるかを区別することができる。つまり、記憶領域に記憶された情報を正しく読み出すことができる。
【0081】
なお、上述の図1A、図2Aに示すメモリセルのプログラム・消去・読み出しの各動作時に各端子に印加する電圧については、上述の値に拘るものではなく、これ以上でも構わないし、これ以下でも構わない。
【0082】
(第1実施形態)
図4は本発明の一実施形態の半導体記憶装置の回路構成を示している。なお、この半導体記憶装置のメモリセルは、図1Aに示した構造を有するものであり、図4中には図1Bに示した回路記号を用いて表されている。
【0083】
メモリセルとしては、図1Aに示すメモリセルに拘らず、図2Aに示すメモリセルを用いてもよい。図1Aにメモリセルと図2Aに示すメモリセルとは、書き込み・消去・読み出しの方法が類似しており、ゲート電極11を21、拡散領域15aを26a、拡散領域15aを26bにそれぞれ置換え、各動作時に印加する電圧を最適化することによって、図1Aに示すメモリセルを図2Aに示すメモリセルに容易に置き換えることが可能となる。
【0084】
なお、図1A及び図2Aに示すメモリセルに拘らず、他の構造をもつメモリセルを用いても構わない。例えば、公知のフローティングゲートを有するメモリセルを用いることも可能である。そのようなフローティングゲートを有するメモリセルは、具体的には図2Aに示すメモリセルの複合ゲート絶縁膜28に代えて、第1ゲート絶縁膜、電荷を保持する機能を有するフローティングゲート及び第2ゲート絶縁膜からなる積層を備える。
【0085】
さて、図4に示す半導体記憶装置は、概略、メモリセルアレイ47maと、リファレンスセルアレイ47raと、センス増幅器(以下「センスアンプ」という。)42とを備えている。
【0086】
メモリセルアレイ47maでは、図1Aに示したメモリセルが行列状に配列されている。このメモリセルアレイ47maでは、直列メモリセル群として行方向に並ぶ8個のメモリセルが電気的に直列接続されている。簡単のため、中段のメモリセル47m1,47m2,…のみに符号を付している。各メモリセルは、一対のメモリ機能体ml11,mr11;ml12,mr12;…を備えている。これらのメモリセルのゲート電極は、行毎に、行方向に延びるワード線48m1,48m2,…に接続されている。メモリセルアレイ47maでのメモリセル間の接続部分はそれぞれ対応する拡散領域15a、15b(図1A参照)同士の接続部分である。これらのメモリセル間の接続部分および直列メモリセル群の両端に相当する部分にそれぞれ列方向に延びるビット線49m1,49m2,…が接続されている。これらのビット線49m1,49m2,…は、デコード部としてのカラムセレクタ46m1,46m2,…、ブロック選択トランジスタ45mを介してセンスアンプ42の一方の入力43mに接続されている。44mは、読み出し動作時に負荷抵抗として働くトランジスタである。
【0087】
リファレンスセルアレイ47raでは、メモリセルに記憶された情報を読み出すとき基準となるリファレンスセルが行列状に配列されている。各リファレンスセルは、図1Aに示したメモリセルの構造と同じ構造を有している。このリファレンスセルアレイ47raでは、直列リファレンスセル群として行方向に並ぶ3個のリファレンスセルが電気的に直列接続されている。簡単のため、中段のリファレンスセル47r1,47r2,…のみに符号を付している。各リファレンスセルは、一対のメモリ機能体rl11,rr11;rl12,rr12;…を備えている。これらのリファレンスセルのゲート電極は、行毎に、行方向に延びるワード線48r1,48r2,…に接続されている。リファレンスセルアレイ47raでのリファレンスセル間の接続部分はそれぞれ対応する拡散領域15a、15b(図1A参照)同士の接続部分である。これらのリファレンスセル間の接続部分および直列リファレンスセル群の両端に相当する部分にそれぞれ列方向に延びるビット線49r1,49r2,…が接続されている。これらのビット線49r1,49r2,…は、デコード部としてのカラムセレクタ46r1,46r2,…、ブロック選択トランジスタ45rを介してセンスアンプ42の他方の入力43rに接続されている。44rは、読み出し動作時に負荷抵抗として働くトランジスタである。
【0088】
この例では、リファレンスセルアレイ47raを構成する各リファレンスセルのメモリ機能体は、全てプログラム状態と消去状態との間の中間状態にある。
【0089】
読み出し動作時には、メモリセルアレイ47maにおいてワード線48m1,48m2,…およびカラムセレクタ46m1,46m2,…によって選択されたメモリセルに記憶された情報、リファレンスセルアレイ47raにおいてワード線48r1,48r2,…カラムセレクタ46m1,46m2,…によって選択されたリファレンスセルに記憶された情報が、それぞれ公知の仮想接地方式でセンスアンプ42へ送られる。
【0090】
センスアンプ42は、メモリセルアレイ47maのメモリセルからの情報とリファレンスセルアレイ47raのリファレンスセルからの情報とを比較して、増幅する。その結果、メモリセルに記憶された情報が読み出される。
【0091】
このようにセンスアンプ42が、メモリセルアレイ47maのメモリセルに記憶された情報を、リファレンスセルアレイ47raのリファレンスセルを参照して増幅するので、読み出し時におけるまわりこみ電流の影響を排除できる。
【0092】
しかも、この半導体記憶装置では、リファレンスセルアレイ47raで直列接続されたリファレンスセルの個数(この例では3個)が、メモリセルアレイ47maで直列接続されたメモリセルの個数(この例では8個)よりも少ない。したがって、リファレンスセルアレイ47raの面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【0093】
なお、メモリセルアレイ47maのワード線とリファレンスセルアレイ47raのワード線48r1,48r2,…とは同じ方向に配置されている。また、メモリセルのメモリ機能体ml11〜ml18とリファレンスセルのメモリ機能体rl11〜rl13とはそれぞれゲート電極の同じ側(この例では左側)に配置され、メモリ機能体mr11〜mr18とリファレンスセルのメモリ機能体rr11〜rr13とはそれぞれゲート電極の同じ側(この例では右側)に配置されている。
【0094】
下に示す表1は、この半導体記憶装置において、「メモリセル」欄に示す各メモリ機能体ml11〜ml18,mr11〜mr18に記憶された情報を読み出すときに参照されるリファレンスセルを「リファレンスセル」欄にそれぞれ対応させて示している。表1中の「リファレンスセル」欄の項目は、「メモリ機能体:記憶状態」の形式になっており、この「記憶状態」は、「I」が中間状態(プログラム状態と消去状態の間の状態)、「P」がプログラム状態、「E」が消去状態を表している(後述する表2から表12でも同様。)。
【0095】
【表1】
【0096】
表1に示す例では、メモリセルアレイ47maで行方向に関して両端以外の内部に位置するメモリセル47m2〜47m7のメモリ機能体ml12〜ml17;mr12〜mr17に記憶された情報を読み出すとき、リファレンスセルアレイ47raで行方向に関して両端以外の内部に位置するリファレンスセル47r2のメモリ機能体rl12;rr12に記憶された情報を参照するようになっている。
【0097】
このように、まわりこみ電流の発生する電流パス上にメモリセルが1個以上ある場合、電流パス上にリファレンスセルが1個あるリファレンスセルのメモリ機能体が参照される。
【0098】
まわりこみ電流は、隣接する素子に対してドミノ式に発生するものであって、一般的にセンスアンプによる読み出し時間の方が、セルアレイにおける各ビット線の電位が安定状態になる時間よりも短い。したがって、上の例のように電流パス上にリファレンスセルが1個あるリファレンスセルのメモリ機能体を参照すれば、精度の高い読み出し動作を行うことが可能となる。
【0099】
また、表1に示す例では、メモリセルアレイ47maで一方の側(例えば左側)のみにメモリセルが直列接続されている或るメモリセル(この例では47m1)の上記一方の側(この例では左側)のメモリ機能体(この例ではml11)に記憶された情報を読み出すとき、リファレンスセルアレイ47raで上記一方の側(この例では左側)のみにリファレンスセルが直列接続されているリファレンスセル(この例では47r1)の上記一方の側(この例では左側)のメモリ機能体(この例ではrl11)に記憶された情報を参照するようになっている。その逆に、メモリセルアレイ47maで上記一方の側(この例では左側)のみにメモリセルが直列接続されている或るメモリセル(この例では47m1)の他方の側(この例では右側)のメモリ機能体(この例ではmr11)に記憶された情報を読み出すとき、リファレンスセルアレイ47raで上記一方の側(この例では左側)のみにリファレンスセルが直列接続されているリファレンスセル(この例では47r1)の上記他方の側(この例では右側)のメモリ機能体(この例ではrr11)に記憶された情報を参照するようになっている。
【0100】
一般的に図4に示す回路構成では、行方向に関して両端以外の内部に位置するメモリセル47m2〜47m7と、一方の側のみにメモリセルが直列接続されている或るメモリセル(つまり行方向に関して両端に位置するメモリセル)47m1,47m8とでは、メモリセルの拡散抵抗や接合容量が異なる。これがビット線における電圧シフトの違いを生じさせる原因となっていた。
【0101】
そこで、上の例のように、メモリセルアレイ47maで行方向に関して両端以外の内部に位置するメモリセル47m2〜47m7のメモリ機能体から情報を読み出すとき、リファレンスセルアレイ47raで行方向に関して両端以外の内部に位置するリファレンスセル47r2;2のメモリ機能体を参照する一方、メモリセルアレイ47maで両端のメモリセル47m1,47m8のメモリセルのメモリ機能体から情報を読み出すとき、リファレンスセルアレイ47raでそれぞれ対応する端部のリファレンスセル47m1,47m8のメモリ機能体を参照する。このようにすれば、メモリセルのビット線抵抗及びビット線容量とリファレンスセルのビット線抵抗及びビット線容量とを略等しくすることが可能となる。したがって、より高精度な読み出し動作を行うことが可能となる。
【0102】
また、表1に示す例では、或るメモリセル(例えば47m3)の右側のメモリ機能体(この例ではmr13)に記憶された情報を読み出すとき、リファレンスセル(この例では47r2)の右側のメモリ機能体(この例ではrr12)に記憶された情報を参照するようになっている。また、その逆に、或るメモリセル(例えば47m3)の左側のメモリ機能体(この例ではml13)に記憶された情報を読み出すとき、リファレンスセル(この例では47r2)の左側のメモリ機能体(この例ではrl12)に記憶された情報を参照するようになっている。
【0103】
つまり、メモリセルの一方の側(左側または右側)に配置されているメモリ機能体を読み出すとき、常にリファレンスセルの上記一方の側に配置されているメモリ機能体が参照される。
【0104】
このようにした場合、メモリセルが有する一対のメモリ機能体において、例えば、メモリセルの構造上の非対称性等により、同じ記憶状態であっても各々の読み出し電流に特性差があるときにも、高い読み出し精度を実現することが可能となる。
【0105】
また、既述のように、リファレンスセルアレイ47raを構成する各リファレンスセルの一対のメモリ機能体が共に、プログラム状態と消去状態との間の中間状態にある。
【0106】
このようにした場合、参照されるリファレンスセルのメモリ機能体が中間状態にあるだけでなく、上記参照されるリファレンスセルに直列接続されたリファレンスセルのメモリ機能体も中間状態にあるので、まわりこみ電流による影響も、直列接続されたリファレンスセルのメモリ機能体がプログラム状態である場合と消去状態である場合の中間のレベルとなる。したがって、高精度な読み出しを実現することが可能となる。
【0107】
下の表2に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち右側のメモリ機能体rr11〜rr13のみが参照される。その逆に、表3に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち左側のメモリ機能体rl11〜rl13のみが参照される。
【0108】
一般的に、読み出し動作において、リファレンスセルの情報が読み出される回数は、メモリセルのそれに比べてかるかに多い。そのため、リファレンスセルにおいては、読み出し動作による特性劣化(リードディスターブ)の問題が顕著に現れる。
【0109】
これに対して、表2または表3に示す例のように、リファレンスセルが有する一対のメモリ機能体のうち常に同じ側のメモリ機能体のみを参照することによって、リードディスターブに伴う特性変化の少なく、読み出し精度のさらに高い読み出し動作を行うことが可能となる。
【0110】
なお、表2、表3に示す例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるとき、読み出す方向によって読み出し電流に特性差が生じない場合に有効である。一方、表1に示した例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるときに、読み出す方向によって読み出し電流に特性差が生じても有効である。
【0111】
【表2】
【0112】
【表3】
【0113】
(第2実施形態)
図5は本発明の別の実施形態の半導体記憶装置の回路構成を示している。
【0114】
この半導体記憶装置は、図4の半導体記憶装置に対して、リファレンスセルアレイ57raで、直列リファレンスセル群として行方向に並ぶ4個のリファレンスセルが電気的に直列接続されている点が異なっている。当然ながら、それに適合するように、ビット線59r1,59r2,…とデコード部としてのカラムセレクタ56r1,56r2,…の数が修正されている。その他の構成は、図4のものと同様である。なお、図5中の各構成要素の参照符号として、図4中の対応する構成要素の参照符号に10を加えたものを用いて、個々の構成要素の説明を省略する。
【0115】
この半導体記憶装置では、図4の半導体記憶装置と同様に、リファレンスセルアレイ47raを構成する各リファレンスセルのメモリ機能体は、全てプログラム状態と消去状態との間の中間状態にある。
【0116】
この半導体記憶装置では、リファレンスセルアレイ57raで直列接続されたリファレンスセルの個数(この例では4個)が、メモリセルアレイ57maで直列接続されたメモリセルの個数(この例では8個)よりも少ない。したがって、リファレンスセルアレイ57raの面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【0117】
下に示す表4は、この半導体記憶装置において、「メモリセル」欄に示す各メモリ機能体ml21〜ml28,mr21〜mr28に記憶された情報を読み出すときに参照されるリファレンスセルを「リファレンスセル」欄にそれぞれ対応させて示している。
【0118】
表4に示す例では、メモリセルアレイ57maで行方向に関して両端以外の内部に位置するメモリセル57m2〜57m7のメモリ機能体ml22〜ml27;mr22〜mr27に記憶された情報を読み出す場合において、まわりこみ電流の発生する電流パス上にメモリセルが1個だけあるとき、電流パス上にメモリセルが1個だけあるリファレンスセルのメモリ機能体が参照され、まわりこみ電流の発生する電流パス上にメモリセルが2個以上あるとき、電流パス上にリファレンスセルが2個だけあるリファレンスセルのメモリ機能体が参照されるようになっている。例えば、メモリセル57m2の右側のメモリ機能体mr22に記憶された情報を読み出す場合は、まわりこみ電流の発生する電流パス上にメモリセルが1個(この例では57m1)だけあるから、電流パス上にメモリセルが1個(この例では57r1)だけあるリファレンスセルのメモリ機能体(この例ではrr22)が参照される。また、メモリセル57m2の左側のメモリ機能体ml22に記憶された情報を読み出す場合は、まわりこみ電流の発生する電流パス上にメモリセルが2個以上(この例では57m3〜57m8)あるから、電流パス上にメモリセルが2個だけ(この例では57r3,57r4)あるリファレンスセルのメモリ機能体(この例ではrl22)が参照される。
【0119】
先の実施形態では、メモリセル1個分のまわりこみ電流のみを考慮していたが、この実施形態では、メモリセル2個分のまわりこみ電流を考慮に入れることが可能となり、より安定して高精度な読み出し動作を行うことが可能となる。
【0120】
下の表5に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち右側のメモリ機能体rr21〜rr23のみが参照される。その逆に、表6に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち左側のメモリ機能体rl21〜rl23のみが参照される。表4に対する表5および表6の関係は、表1に対する表2および表3の関係と同じである。
【0121】
この表5または表6に示す例のように、リファレンスセルが有する一対のメモリ機能体のうち常に同じ側のメモリ機能体のみを参照することによって、リードディスターブに伴う特性変化の少なく、読み出し精度のさらに高い読み出し動作を行うことが可能となる。
【0122】
なお、表5、表6に示す例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるとき、読み出す方向によって読み出し電流に特性差が生じない場合に有効である。一方、表4に示した例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるときに、読み出す方向によって読み出し電流に特性差が生じても有効である。
【0123】
【表4】
【0124】
【表5】
【0125】
【表6】
【0126】
(第3実施形態)
図6は本発明のさらに別の実施形態の半導体記憶装置の回路構成を示している。また、図7は図6中のリファレンスブロック70ra1,70ra2の内容を示している。
【0127】
この半導体記憶装置は、図4の半導体記憶装置に対して、図7中に示す一対のリファレンスセルアレイ77ra1,77ra2を備えた点が異なっている。
【0128】
各リファレンスセルアレイ77ra1,77ra2は、図4中に示したリファレンスセルアレイ47raと同じ構成になっている。簡単のため、中段のリファレンスセル77r11,77r12,…;77r21,77r22,…のみに符号を付している。各リファレンスセルは、一対のメモリ機能体rl151,rr151;rl152,rr152;…;rl251,rr251;rl252,rr252;…を備えている。これらのリファレンスセルのゲート電極は、行毎に、行方向に延びるワード線78r11,78r12,…;78r21,78r22,…に接続されている。リファレンスセルアレイ77ra1,77ra2でのリファレンスセル間の接続部分はそれぞれ対応する拡散領域15a、15b(図1A参照)同士の接続部分である。これらのリファレンスセル間の接続部分および直列リファレンスセル群の両端に相当する部分に列方向に延びるビット線79r11,79r12,…;79r21,79r22,…が接続されている。
【0129】
また、各リファレンスセルアレイ77ra1,77ra2毎に、ビット線79r11,79r12,…;79r21,79r22,…と、デコード部としてのカラムセレクタ76r11,76r12,…;76r21,76r22,…と、ブロック選択トランジスタ75r1;75r2と、プリチャージ用トランジスタ74r1;74r2とが設けられている。
【0130】
また、各リファレンスセルアレイ77ra1,77ra2から読み出された情報は、それぞれライン73r1,73r2を通して、図6中に示すセンスアンプ62の入力63r1,63r2へ送られる。
【0131】
センスアンプ62は、メモリセルアレイ67maのメモリセルからの情報(電流値)63mを2倍したものと、一対のリファレンスセルアレイ77ra1,77ra2の各1個のリファレンスセルからの情報(電流値)63r1,63r2の和とを比較して、増幅するようになっている。その結果、メモリセルに記憶された情報が読み出される(詳しくは後述)。
【0132】
メモリセルアレイ67maの構成は、図4のものと同様である。なお、図6中のメモリセルアレイ67maの各構成要素の参照符号として、図4中の対応する構成要素の参照符号に20を加えたものを用いている。
【0133】
この半導体記憶装置では、各リファレンスセルアレイ77ra1,77ra2で直列接続されたリファレンスセルの個数(この例では3個)が、メモリセルアレイ67maで直列接続されたメモリセルの個数(この例では8個)よりも少ない。したがって、リファレンスセルアレイ77ra1,77ra2の面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【0134】
下に示す表7は、図6及び図7に示す半導体記憶装置において、「メモリセル」欄に示す各メモリ機能体ml31〜ml38,mr31〜mr38に記憶された情報を読み出すときに参照されるリファレンスセルを「リファレンスセル」欄にそれぞれ対応させて示している。
【0135】
表7中に示すように、リファレンスセルアレイ77ra1を構成する各リファレンスセル77r11,77r12,…(表7中に「リファレンスセルA」と表す。)の左側のメモリ機能体rl151〜rl153は全てプログラム状態Pにあり、同リファレンスセルAの右側のメモリ機能体rr151〜rr153は全て消去状態Eにある。一方、リファレンスセルアレイ77ra2を構成する各リファレンスセル77r21,77r22,…(表7中に「リファレンスセルB」と表す。)の左側のメモリ機能体rl251〜rl253は全て消去状態Eにあり、同リファレンスセルBの右側のメモリ機能体rr251〜rr253は全てプログラム状態Pにある。
【0136】
表7に示す例では、或るメモリセル(例えば67m3)の右側のメモリ機能体(この例ではmr33)に記憶された情報を読み出すとき、リファレンスセルA(この例では77r12)の右側のメモリ機能体(この例ではrr152)に記憶された情報(この例では消去状態E)と、リファレンスセルB(この例では77r22)の右側のメモリ機能体(この例ではrr252)に記憶された情報(この例ではプログラム状態P)とを参照するようになっている。また、その逆に、或るメモリセル(例えば67m3)の左側のメモリ機能体(この例ではml33)に記憶された情報を読み出すとき、リファレンスセルA(この例では77r12)の左側のメモリ機能体(この例ではrl152)に記憶された情報(この例ではプログラム状態P)と、リファレンスセルB(この例では77r22)の左側のメモリ機能体(この例ではrl252)に記憶された情報(この例では消去状態E)とを参照するようになっている。
【0137】
このように、センスアンプ62が同時に参照する2つのリファレンスセルのうち第1のリファレンスセルのメモリ機能体はプログラム状態Pにあり、第2のリファレンスセルの参照されるメモリ機能体は消去状態Eにある。ここで、参照されるリファレンスセルがプログラム状態Pにあれば、そのリファレンスセルの電流レベルは、メモリセルの最も電流の大きい記憶状態(図3中に示す「0」)と同様に、最も大きくなる。一方、参照されるリファレンスセルが消去状態Eにあれば、そのリファレンスセルの電流レベルは、メモリセルの最も電流の小さい記憶状態(図3中に示す「1」)と同様に、最も小さくなる。したがって、センスアンプ62が上述のようにそれらの和を基準とすることによって、プログラム状態Pと消去状態Eとの間の中間状態(の2倍)に相当する適正なリファレンスセルレベルを得ることができる。したがって、高精度な読み出し動作が可能となる。
【0138】
また、この表7に示す例では、各リファレンスセル77r11,77r12,…;77r21,77r22,…のメモリ機能体が、メモリセルのメモリ機能体が取り得る記憶状態と同じ記憶状態(プログラム状態または消去状態)を有している。このため、リファレンスセルの温度や電圧の変動に対する変化や経年劣化などがメモリセルのものと同傾向となる。したがって、より高精度な読み出し動作が可能となる。
【0139】
また、この表7に示す例では、或るメモリセル(例えば67m3)の例えば左側のメモリ機能体(この例ではml33)に記憶された情報を読み出すとき、センスアンプ62が参照する2つのリファレンスセルのうち第1のリファレンスセル(例えば77r12)で参照されるメモリ機能体(この例ではrl152)がプログラム状態Pにあり、第2のリファレンスセル(この例では77r22)で参照されるメモリ機能体(この例ではrl252)が消去状態Eにあるものとする。この場合において、第1のリファレンスセル(この例では77r12)で参照されるメモリ機能体(この例ではrl152;プログラム状態P)と対をなす他方のメモリ機能体(この例ではrr152)は消去状態Eにある。
【0140】
また、第2のリファレンスセル(この例では77r22)で参照されるメモリ機能体(この例ではrl252;消去状態E)と対をなす他方のメモリ機能体(この例ではrr252)はプログラム状態Pにある。
【0141】
また、第1のリファレンスセル(この例では77r12)で参照されるメモリ機能体(この例ではrl152;プログラム状態P)と対をなす他方のメモリ機能体(この例ではrr152;消去状態E)の側に、この第1のリファレンスセル対して直列接続された第3のリファレンスセル(この例では77r11)が存在し、この第3のリファレンスセルの第1のリファレンスセルの側に設けられたメモリ機能体(この例ではrl151)はプログラム状態Pにある。
【0142】
また、第2のリファレンスセル(この例では77r22)で参照されるメモリ機能体(この例ではrl252;消去状態E)と対をなす他方のメモリ機能体(この例ではrr252;プログラム状態P)の側に、この第2のリファレンスセル対して直列接続された第4のリファレンスセル(この例では77r21)が存在し、この第4のリファレンスセルの第2のリファレンスセルの側に設けられたメモリ機能体(この例ではrl251)は消去状態Eにある。
【0143】
リファレンスセルのメモリ機能体がプログラム状態にある場合では、まわりこみ電流による電流低下が最も少ない状態を再現し、メモリ機能体が消去状態にある場合では、まわりこみ電流による電流低下が最も大きい状態(ワーストケース)を再現する。これは、メモリセルにおいてまわりこみ電流による読み出し電流のワーストケースの影響を再現したものである。したがって、リファレンスセルの記憶状態は、メモリセルのワーストケースを反映したものとなっている。
【0144】
また、一般的に、読み出し速度は、リファレンスセルの読み出し電流とプログラム状態及び消去状態の各々のメモリセルの読み出し電流のワーストケースとの差によって決まる。したがって、上記のように、リファレンスセルアレイで、記憶状態だけでなく、まわりこみ電流についても、メモリセルのワーストケースを再現していることにより、リファレンスセルの読み出し電流とプログラム状態及び消去状態の各々のワーストケースの状態におけるメモリセルの読み出し電流との差をより大きくすることが可能となる。したがって、より高精度な読み出し動作を行うことができる。
【0145】
下の表8に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち右側のメモリ機能体rr151〜rr153;rr251〜rr253のみが参照される。その逆に、表9に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち左側のメモリ機能体rl151〜rl153;rl251〜rl253のみが参照される。この表8または表9に示す例のように、リファレンスセルが有する一対のメモリ機能体のうち常に同じ側のメモリ機能体のみを参照することによって、リードディスターブに伴う特性変化の少なく、読み出し精度のさらに高い読み出し動作を行うことが可能となる。
【0146】
なお、表8、表9に示す例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるとき、読み出す方向によって読み出し電流に特性差が生じない場合に有効である。一方、表6に示した例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるときに、読み出す方向によって読み出し電流に特性差が生じても有効である。
【0147】
【表7】
【0148】
【表8】
【0149】
【表9】
【0150】
(第4実施形態)
図8は、図6中のリファレンスブロック70ra1,70ra2にそれぞれ置き換えられるリファレンスブロック80ra1,80ra2を示している。各リファレンスブロック80ra1,80ra2は、図7中に示した一対のリファレンスセルアレイ77ra1,77ra2にそれぞれ置き換えられる一対のリファレンスセルアレイ87ra1,87ra2を備えている。
【0151】
これらのリファレンスセルアレイ87ra1,87ra2は、図7中に示した一対のリファレンスセルアレイ77ra1,77ra2に対して、直列リファレンスセル群としてそれぞれ行方向に並ぶ4個のリファレンスセルが電気的に直列接続されている点が異なっている。当然ながら、それに適合するように、ビット線89r11,89r12,…;89r21,89r22,…とデコード部としてのカラムセレクタ86r11,86r12,…;86r21,86r22,…の数が修正されている。その他の構成は、図7のものと同様である。なお、図8中の各構成要素の参照符号として、図7中の対応する構成要素の参照符号に10を加えたものを用いて、個々の構成要素の説明を省略する。
【0152】
この半導体記憶装置では、各リファレンスセルアレイ87ra1,87ra2で直列接続されたリファレンスセルの個数(この例では4個)が、メモリセルアレイ67maで直列接続されたメモリセルの個数(この例では8個)よりも少ない。したがって、リファレンスセルアレイ87ra1,87ra2の面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【0153】
下に示す表10は、図6及び図8に示す半導体記憶装置において、「メモリセル」欄に示す各メモリ機能体ml31〜ml38,mr31〜mr38に記憶された情報を読み出すときに参照されるリファレンスセルを「リファレンスセル」欄にそれぞれ対応させて示している。
【0154】
先の実施形態では、メモリセル1個分のまわりこみ電流のみを考慮していたが、この実施形態では、メモリセル2個分のまわりこみ電流を考慮に入れることが可能となり、より安定して高精度な読み出し動作を行うことが可能となる。
【0155】
下の表11に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち右側のメモリ機能体rr161〜rr164;rr261〜rr264のみが参照される。その逆に、表12に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち左側のメモリ機能体rl161〜rl164;rl261〜rl264のみが参照される。表10に対する表11および表12の関係は、表7に対する表8および表9の関係と同じである。
【0156】
この表11または表12に示す例のように、リファレンスセルが有する一対のメモリ機能体のうち常に同じ側のメモリ機能体のみを参照することによって、リードディスターブに伴う特性変化の少なく、読み出し精度のさらに高い読み出し動作を行うことが可能となる。
【0157】
なお、表11、表12に示す例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるとき、読み出す方向によって読み出し電流に特性差が生じない場合に有効である。一方、表10に示した例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるときに、読み出す方向によって読み出し電流に特性差が生じても有効である。
【0158】
【表10】
【0159】
【表11】
【0160】
【表12】
【0161】
なお、図示はしないが、第1実施形態から第4実施形態の構成において、リファレンスセルアレイに加えて冗長リファレンスセルアレイを備え、リファレンスセルアレイに不良が発生した場合、リファレンスセルアレイを冗長リファレンスセルアレイに切り替えてもよい。
【0162】
従来の技術では、メモリセルアレイとリファレンスセルアレイとが同じ構成となっていたため、メモリセルアレイに直列接続されるメモリセルの個数が多くなると、リファレンスセルアレイに直列接続されるリファレンスセルの個数も多くなり、その結果、リファレンスセルアレイの面積が増大していた。このため、冗長リファレンスアレイを設け、さらに面積を増大させることは、製造コストの増大を招くため、困難であった。
【0163】
これに対して、本発明の半導体記憶装置では、リファレンスセルアレイの面積を大幅に削減することが可能となる。このため、面積の増大を抑えながら、リファレンスセルアレイにも冗長性を持たせることによって、リファレンスセルに起因する不良を削減することが可能となる。これにより、本発明の半導体記憶装置の歩留りを大幅に向上させることができる。
【0164】
また、第1実施形態から第4実施形態において、メモリセルアレイにおいてメモリセルを直列接続する個数を8個としたが、これに拘るものではない。直列接続する個数を多くするほど、メモリセルの配置密度が高まり、記憶密度を高めることができる。このため、安価に大容量の半導体記憶装置を得ることが可能となる。
【0165】
また、リファレンスアレイおいてリファレンスセルを直列接続する個数については、第1実施形態及び第3実施形態では3個、第2実施形態及び第4実施形態は4個としたが、これに拘るものではなく、これより多い個数としてもよい。直列接続する個数を多くするほど、精度の高い読み出しを実現することが可能となるが、リファレンスセルアレイの占める面積の割合が高くなる。このため、直列接続する個数は、可能な限り少ないことが好ましい。
【0166】
(第5実施形態)
図9は上記半導体記憶装置が組み込まれた電子機器としての携帯電話の構成を示している。
【0167】
この携帯電話は、表示部111、ROM(読み出し専用メモリ)112、RAM(ランダムアクセスメモリ)113、制御回路114、アンテナ115、無線回路116、電源回路117、オーディオ回路118、カメラモジュール119、メモリカード120により構成されている。
【0168】
このうち、ROM112は、図9に示す携帯電話の本体に内蔵されており、不揮発性を有し、かつ、書き換え可能であって、制御回路を動作させるためのプログラムデータ、カメラモジュール119において撮影された画像データ、オーディオ回路118で再生させるためのオーディオデータ等のデータが記憶されている。
【0169】
上記データは、メモリカード120に記憶されてもよい。メモリカード120は、ROM112と同様に、不揮発性を有し、かつ、書き換え可能である。メモリカード120は、さらに、着脱可能であって、上記データのバックアップ、他の機器へのデータ転送、ROM112に収めることのできないデータの記憶などの役割を果たす。
【0170】
ROM112及びメモリカード120は、制御回路114より要求されると、記憶されたデータを制御回路114にデータを送る。また、ROM112及びメモリカード120より読み出されたデータは、必要に応じてRAM113にも転写される。
【0171】
一般的に、ROM1122及びメモリカード120からデータを読み出す時間は、RAM113や制御回路114の動作速度と比較して遅い。このため、ROM112の読み出し速度が、携帯電話の性能を左右する大きな要因となっていた。
【0172】
また、一方で、図9に示すように、携帯電話にカメラ機能やオーディオ機器としての機能が付加されるなど、多機能化されるに伴い、ROM112及びメモリカード120に必要とされる容量が飛躍的に増大している。
【0173】
このため、大容量で、かつ、読み出し速度の速い書き換え可能な不揮発性のメモリが要求されていた。
【0174】
そこで、本発明の半導体記憶装置をROM112及びメモリカード120に適用することによって、読み出し時間が従来と比べて短く、かつ、大容量の記憶装置を得ることが可能となる。
【0175】
特に、半導体記憶装置のメモリセルとして、図1Aに示すメモリセルを用いることによって、読み出し速度が速く、かつ、大容量であるだけでなく、メモリ部と論理回路部の混載プロセスが簡易で安価な半導体記憶装置を得ることができる。したがって、高速、大容量で、かつ、安価な携帯電子機器を得ることができる。
【図面の簡単な説明】
【0176】
【図1A】本発明の一実施形態の半導体記憶装置におけるメモリセルの断面構造を示す図である。
【図1B】図1Aのメモリセルを表す回路記号を示す図である。
【図2A】上記半導体記憶装置における別のメモリセルの断面構造を示す図である。
【図2B】図2Aのメモリセルを表す回路記号を示す図である。
【図3】本発明のメモリセル及びリファレンスセルの電流レベルを説明するための概略図である。
【図4】本発明の一実施形態の半導体記憶装置の回路構成を示す図である。
【図5】本発明の別の実施形態の半導体記憶装置の回路構成を示す図である。
【図6】本発明の別の実施形態の半導体記憶装置の回路構成を示す図である。
【図7】図6の半導体記憶装置の一対のリファレンスセルアレイの回路構成を例示する図である。
【図8】図6の半導体記憶装置の一対のリファレンスセルアレイの回路構成の別の例を示す図である。
【図9】本発明の半導体記憶装置を組み込んだ携帯電子機器の概略構成図である。
【図10】従来の半導体記憶装置の回路構成を示す図である。
【符号の説明】
【0177】
47m1〜47m8、57m1〜57m8、67m1〜67m8 メモリセル
47ma、57ma、67ma メモリセルアレイ
47r1〜47r3、57r1〜57r4、77r11〜77r13、77r21〜77r23、87r11〜87r14、87r21〜87r24 リファレンスセル
47ra、57ra、77ra1、77ra2、87ra1、87ra2 リファレンスセルアレイ
42、52、62 センスアンプ
14、25、35 P型ウェル領域
13、32、33 ゲート絶縁膜
28 複合ゲート絶縁膜
33 フローティングゲート
11、21、31 ゲート電極
15a、15b、26a、26b、36a、36b 拡散領域
12a、12b、ml11〜18、mr11〜18、rl11〜rl13、rr11〜rr13、ml21〜ml28、mr21〜mr28、rl21〜rl24、rr21〜rr24、ml31〜ml38、mr31〜mr38、rl151〜rl153、rr151〜rr153、rl251〜rl253、rr251〜rr253、rl161〜rl164、rr161〜rr164、rl261〜rl264、rr261〜rr264 メモリ機能体
27a、26b 記憶領域
31、32 プログラム状態
33、34 消去状態
【技術分野】
【0001】
この発明は半導体記憶装置に関し、より詳しくは、行列状に配列された複数のメモリセルを備え、仮想接地方式でメモリセルの書き込み、消去および読み出しを行う半導体記憶装置に関する。また、この発明はそのような半導体記憶装置を備えた電子機器に関する。
【背景技術】
【0002】
従来、この種の半導体記憶装置としては、図10中に示すように、浮動(フローティング)ゲート電界効果トランジスタからなるメモリセル137m1,137m2,…が行列状に配列されているメモリセルアレイ137maを備え、仮想接地方式で各メモリセルの読み出し、書き込み、消去を行うものが提案されている(例えば、特許文献1(特開平3−176895号公報)参照。)。このメモリセルアレイ137maでは、行方向に並ぶメモリセル137m1,137m2,…が直列接続されている。互いに隣り合うメモリセルの共通に形成されたソース及びドレイン領域がそれぞれ、列方向に延びるビット線139m1,139m2,…と接続されている。行方向に並ぶメモリセルのゲートは、行毎に、行方向に延びるワード線138m1,138m2,…に共通に接続されている。このようにした場合、メモリセルの列毎に電気的に独立したビット線を有する場合と比較して、ビット線の本数を大幅に削減することができ、大幅な面積削減が可能となる。
【特許文献1】特開平3−176895号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
ところで、上述のメモリセルアレイ137maでは、行方向に並ぶメモリセル137m1,137m2,…が直列接続され、かつワード線(この例では138m2)が共通であることから、或るメモリセル(例えば137m3)の読み出しや書き換えを行う際、それに直列接続されたメモリセルへのまわりこみ電流の影響を無視することができず、これが動作速度の低下や消費電力の増大を招く。例えば、上記半導体記憶装置を電子機器に組み込んだ場合、電子機器の性能そのものに大きな影響を与える。特に、読み出し動作は、一般的に言って書き換え動作と比較して動作回数も多い。このため、読み出し時におけるまわりこみ電流の影響を極力排除し、読み出し速度の向上を図ることが重要である。
【0004】
この対策として、リファレンスセルアレイ140をメモリセルアレイ137maと同じ構成にして、まわりこみ電流の影響を相殺した読み出し電流を得ることが考えられる。すなわち、図10中に示すように、メモリセルアレイ137maのビット線139m1,139m2,…を、それぞれビット線選択トランジスタ136m1,136m2,…を介し、さらにメモリブロックを選択するためのブロックを選択するためのブロック選択トランジスタ135mを介してセンスアンプ132の一方の入力133mに接続する。センスアンプ132の他方の入力133rには、リファレンスセルアレイ140の図示しないメモリセル(これを「リファレンスセル」と呼ぶ。)を接続する。134mは、読み出し動作前に各部をプリチャージするためのトランジスタである。
【0005】
しかしながら、リファレンスセルアレイ140をメモリセルアレイ137maと同じ構成とした場合、リファレンスセルアレイ140の面積が大きくなって、半導体記憶装置全体の面積が大きくなるという問題が生ずる。
【0006】
そこで、この発明の課題は、読み出し時におけるまわりこみ電流の影響を排除できるとともに、リファレンスセルアレイの面積を削減することで全体の面積を削減できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【0007】
上記課題を解決するため、この発明の半導体記憶装置は、
情報を記憶するためのメモリセルが複数配列され、実質的に一方向に並ぶメモリセルが電気的に直列接続されて直列メモリセル群をなしているメモリセルアレイと、
上記メモリセルに記憶された情報を読み出すとき基準となるリファレンスセルが複数配列され、実質的に一方向に並ぶリファレンスセルが電気的に直列接続されて直列リファレンスセル群をなしているリファレンスセルアレイと、
上記メモリセルアレイのメモリセルに記憶された情報を上記リファレンスセルアレイのリファレンスセルを参照して増幅するセンス増幅器とを備え、
上記メモリセルアレイでは上記メモリセル間の接続部分につながるビット線を介して、また、上記リファレンスセルアレイでは上記リファレンスセルセル間の接続部分につながるビット線を介して、それぞれ仮想接地方式で上記センス増幅器へ情報が送られるようになっており、
上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少ないことを特徴とする。
【0008】
ここで「実質的に一方向」とは、全体として一方向に並んでいれば良く、例えば蛇行して並んでいる場合も含む意味である。
【0009】
この発明の半導体記憶装置では、上記センス増幅器が、上記メモリセルアレイのメモリセルに記憶された情報を、上記リファレンスセルアレイのリファレンスセルを参照して増幅する。したがって、読み出し時におけるまわりこみ電流の影響を排除できる。しかも、この半導体記憶装置では、上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少ない。したがって、リファレンスセルアレイの面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【0010】
一実施形態の半導体記憶装置では、
上記メモリセル及びリファレンスセルは、共に、
半導体層と、
この半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域と、
上記各拡散領域上に上記ゲート電極の対応する側面に接するように設けられ、それぞれ電荷または分極を保持する機能を有する一対のメモリ機能体とを備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であることを特徴とする。
【0011】
この一実施形態の半導体記憶装置では、一対の拡散領域に対する印加電圧を入れ替えることによって各メモリ機能体の情報の書き込み、消去および読み出しを行うことができる。したがって、1つのメモリセル当たり2ビットの記憶および読み出しが可能となる。また、上記メモリセル及びリファレンスセルは、代表的な不揮発性メモリであるEPROMやフラッシュメモリのものと比較して、一般的に論理回路に用いられるトランジスタ素子と構造が類似している。したがって、簡易な製造プロセスでもって、メモリ部と論理回路部とを同一の半導体基板上に容易に混載することができる。
【0012】
一実施形態の半導体記憶装置は、上記メモリセルアレイで上記直列メモリセル群の両端以外の内部に位置するメモリセルのメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイで上記直列リファレンスセル群の両端以外の内部に位置するリファレンスセルのメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする。
【0013】
この一実施形態の半導体記憶装置では、メモリセルのビット線抵抗及びビット線容量とリファレンスセルのビット線抵抗及びビット線容量とを略等しくすることが可能となり、より高精度な読み出し動作を行うことが可能となる。
【0014】
一実施形態の半導体記憶装置では、
上記デコード部は、一方の側にN個(ただし、Nは自然数である。)以上のメモリセルが直列接続されている或るメモリセルの他方の側のメモリ機能体に記憶された情報を読み出すとき、一方の側にN個だけリファレンスセルが直列接続されているリファレンスセルの他方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択することを特徴とする。
【0015】
この一実施形態の半導体記憶装置では、精度の高い読み出しが可能となる。
【0016】
一実施形態の半導体記憶装置は、上記メモリセルアレイの上記直列メモリセル群で一方の側のみにメモリセルが直列接続されている或るメモリセルの上記一方の側のメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイの上記直列リファレンスセル群で上記一方の側のみにリファレンスセルが直列接続されているリファレンスセルの上記一方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする。
【0017】
この一実施形態の半導体記憶装置では、メモリセルが有する一対のメモリ機能体において、例えば、メモリセルの構造上の非対称性等により、同じ記憶状態であっても各々の読み出し電流に特性差があるときにも、高い読み出し精度を実現することが可能となる。
【0018】
一実施形態の半導体記憶装置は、上記メモリセルアレイの上記直列メモリセル群で一方の側のみにメモリセルが直列接続されている或るメモリセルの他方の側のメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイの上記直列リファレンスセル群で上記一方の側のみにリファレンスセルが直列接続されているリファレンスセルの他方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする。
【0019】
この一実施形態の半導体記憶装置では、メモリセルのビット線抵抗及びビット線容量とリファレンスセルのビット線抵抗及びビット線容量とを略等しくすることが可能となり、より高精度な読み出し動作を行うことが可能となる。
【0020】
一実施形態の半導体記憶装置は、上記メモリセルアレイで上記メモリセルの一対のメモリ機能体に記憶された情報をそれぞれ読み出すとき、上記リファレンスセルアレイで上記リファレンスセルの一方の側のみのメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする。
【0021】
この一実施形態の半導体記憶装置では、リファレンスセルの読み出しによる特性劣化(リードディスターブ)が少なくなる。したがって、さらに精度の高い読み出し動作を行うことが可能となる。
【0022】
一実施形態の半導体記憶装置では、上記各リファレンスセルの上記一対のメモリ機能体が共に、プログラム状態と消去状態との間の中間状態にあることを特徴とする。
【0023】
ここで「プログラム状態」とは情報が書き込まれた状態を意味し、「消去状態」とは情報が消去された状態を意味する。例えば「プログラム状態」は論理0、「消去状態」は論理1にそれぞれ対応し得る。
【0024】
この一実施形態の半導体記憶装置では、参照されるリファレンスセルのメモリ機能体が中間状態にあるだけでなく、上記参照されるリファレンスセルに隣接するリファレンスセルのメモリ機能体も中間状態にある。したがって、リファレンスセルアレイでのまわりこみ電流による影響は、隣接するリファレンスセルのメモリ機能体がプログラム状態である場合と消去状態である場合の中間のレベルとなる。したがって、高精度な読み出しを実現することが可能となる。
【0025】
一実施形態の半導体記憶装置では、
上記リファレンスセルアレイを一対備え、
上記メモリセルアレイのメモリセルに記憶された情報を読み出すとき、一方のリファレンスセルアレイの直列リファレンスセル群に設けられた第1のリファレンスセルの一つのメモリ機能体と、他方のリファレンスセルアレイの直列リファレンスセル群に設けられた第2のリファレンスセルの一つのメモリ機能体とを参照するようにビット線を選択するデコード部を備え、
上記第1のリファレンスセルで参照されるメモリ機能体はプログラム状態にあり、上記第2のリファレンスセルで参照されるメモリ機能体は消去状態にあることを特徴とする。
【0026】
この一実施形態の半導体記憶装置では、各リファレンスセルのメモリ機能体が、メモリセルのメモリ機能体が取り得る記憶状態と同じ記憶状態(プログラム状態または消去状態)を有している。このため、リファレンスセルの温度や電圧の変動に対する変化や経年劣化などがメモリセルのものと同傾向となる。したがって、より高精度な読み出し動作が可能となる。
【0027】
一実施形態の半導体記憶装置では、上記第1のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体は消去状態にあることを特徴とする。
【0028】
一実施形態の半導体記憶装置では、上記第2のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体はプログラム状態にあることを特徴とする。
【0029】
一実施形態の半導体記憶装置では、
上記第1のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体の側に、この第1のリファレンスセル対して直列接続された第3のリファレンスセルが存在し、
上記第3のリファレンスセルで上記第1のリファレンスセルの側に設けられたメモリ機能体はプログラム状態にあることを特徴とする。
【0030】
一実施形態の半導体記憶装置では、
上記第2のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体の側に、この第2のリファレンスセル対して直列接続された第4のリファレンスセルが存在し、
上記第4のリファレンスセルで上記第2のリファレンスセルの側に設けられたメモリ機能体は消去状態にあることを特徴とする。
【0031】
リファレンスセルのメモリ機能体がプログラム状態にある場合では、まわりこみ電流による電流低下が最も少ない状態を再現し、メモリ機能体が消去状態にある場合では、まわりこみ電流による電流低下が最も大きい状態(ワーストケース)を再現する。また、一般的に、読み出し速度は、リファレンスセルの読み出し電流とプログラム状態及び消去状態の各々のメモリセルの読み出し電流のワーストケースとの差によって決まる。したがって、上記四つの実施形態のように、リファレンスセルアレイで、記憶状態だけでなく、まわりこみ電流についても、メモリセルのワーストケースを再現していることにより、リファレンスセルの読み出し電流とプログラム状態及び消去状態の各々のワーストケースの状態におけるメモリセルの読み出し電流との差をより大きくすることが可能となる。したがって、より高精度な読み出し動作を行うことができる。
【0032】
一実施形態の半導体記憶装置では、
上記メモリセル及び上記リファレンスセルは、共に、
半導体層と、
この半導体層上に形成されたゲート電極と、
上記半導体層とゲート電極との間に挟まれた第1、第2及び第3の絶縁膜の積層からなる複合ゲート絶縁膜と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域とを備え、
上記複合ゲート絶縁膜の上記第1及び第3の絶縁膜に挟まれた第2の絶縁膜は、上記各拡散領域に対応する端部にそれぞれ電荷または分極を保持する機能を有する一対の記憶領域を備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であることを特徴とする。
【0033】
この一実施形態の半導体記憶装置では、一対の拡散領域に対する印加電圧を入れ替えることによって上記第2の絶縁膜の各記憶領域の情報の書き込み、消去および読み出しを行うことができる。したがって、1つのメモリセル当たり2ビットの記憶および読み出しが可能となる。また、各記憶領域がチャネル領域のすぐ上に形成されているため、記憶領域に蓄えられた電荷の多寡よる電流差が大きく、かつ、書き込み・消去の速度も速い。また、記憶領域が形成される第2の絶縁膜の形状がシンプルであり、この第2の絶縁膜の製造ばらつきに起因する素子特性のばらつきも少ない。
【0034】
一実施形態の半導体記憶装置では、
上記メモリセル及びリファレンスセルは、共に、
半導体層と、
この半導体層上に形成されたゲート電極と、
上記半導体層と上記ゲート電極との間に挟まれた第1ゲート絶縁膜、電荷または分極を保持する機能を有するフローティングゲート及び第2ゲート絶縁膜からなる積層と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記チャネル領域の両側に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域とを備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であることを特徴とする。
【0035】
この一実施形態の半導体記憶装置では、公知のフローティングゲートを有するメモリセルの読み出し時におけるまわりこみ電流の影響を排除できるとともに、リファレンスセルアレイの面積を削減することで全体の面積を削減できる。
【0036】
一実施形態の半導体記憶装置は、上記リファレンスセルアレイの代替として用いられる冗長リファレンスセルアレイを備えることを特徴とする。
【0037】
この一実施形態の半導体記憶装置では、上記リファレンスセルアレイに不良が生じたとき、その代替として冗長リファレンスセルを用いることによって、不具合を回避することができる。したがって、半導体記憶装置の歩留りが大幅に向上する。
【0038】
この発明の電子機器は、上記発明の半導体記憶装置を備えたことを特徴とする。
【0039】
上記半導体記憶装置の読み出し速度が速く、面積が削減されることから、この発明の電子機器は、高速で小型に構成される。
【発明を実施するための最良の形態】
【0040】
以下、この発明を図示の実施の形態により詳細に説明する。
【0041】
図1Aに本発明の半導体記憶装置に含まれるメモリセルの断面構造を例示する。半導体層としての半導体基板10の表面にチャネル領域をなすP型ウェル領域14が形成されている。このメモリセルは、P型ウェル領域14上にゲート絶縁膜13を介して形成されたゲート電極11を備えている。P型ウェル領域14のうちゲート電極11の両側に相当する領域に、それぞれソース領域又はドレイン領域として機能する一対のN型の拡散領域15a及び15bが形成されている。拡散領域15a及び15bはゲート電極11の直下の領域には達しておらず、ゲート電極11と拡散領域15a及び15bとの間にはチャネル方向(図における横方向)に隙間(オフセット領域)が設けられている。つまり、オフセット構造が形成されている。拡散領域15a、15b上に、それぞれ上記オフセット領域を覆うとともにゲート電11の対応する側面に接するように一対のメモリ機能体12a及び12bが設けられている。
【0042】
メモリ機能体12a及び12bは、それぞれ電荷または分極を保持する機能を有する。このメモリ機能体12a及び12bにおいて電荷もしくは分極を保持する機能を有する膜として、シリコン窒化膜や強誘電膜などを用いることができる。なお、メモリ機能体の構成としては、電荷もしくは分極をより長期間保持するように、上記電荷もしくは分極を保持する膜の上下がシリコン酸化膜を代表とする絶縁膜で覆われていてもよい。例えば、電荷を保持する機能を有する膜としてシリコン窒化膜を用いた場合、メモリ機能体12a及び12bは、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の三層構造であってもよい。
【0043】
また、メモリ機能体12a及び12bの別の構成例として、ナノメートルサイズの導電体又は半導体からなる微粒子が絶縁膜中に散点状に分布する構造を有していてもよい。
【0044】
なお、メモリ機能体は、上記構成に拘るものではなく、電荷もしくは分極を保持する機能を有していれば、他の構成でも構わない。
【0045】
次に、図1Aに示すメモリセルのプログラム(書き込み)動作について説明する。なお、ここではメモリ機能体12a及び12b全体が電荷を保持する機能を有する場合について説明する。また、プログラム(書き込み)とは、この例のようにメモリセルがNチャネル型である場合にはメモリ機能体12a、12bに電子を注入することを指す。以後、メモリセルはNチャネル型であるとして説明する。
【0046】
メモリ機能体12bに電子を注入してプログラムするためには、N型の拡散領域15aをソース領域、N型の拡散領域15bをドレイン領域として扱う。例えば、拡散領域15a及びP型ウェル領域14に0V、拡散領域15bに+5V、ゲート電極11に+5Vを印加する。
【0047】
このような電圧条件によれば、反転層が、拡散領域15a(ソース領域)から伸びるが、拡散領域15b(ドレイン領域)に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から拡散領域15b(ドレイン領域)まで高電界により加速され、いわゆるホットエレクトロン(高エネルギーの伝導電子)となる。このホットエレクトロンがメモリ機能体12bに注入されることにより書き込みが行なわれる。なお、メモリ機能体12a近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。
【0048】
一方、メモリ機能体12aに電子を注入してプログラムするためには、拡散領域15bをソース領域、拡散領域15aをドレイン領域として扱う。例えば、拡散領域15b及びP型ウェル領域14に0V、拡散領域15aに+5V、ゲート電極11に+5Vを印加する。
【0049】
このように、メモリ機能体12bに電子を注入する場合に対して拡散領域(ソース/ドレイン領域)15a、15bに対する印加電圧を入れ替えることにより、メモリ機能体12aに電子を注入して、プログラムを行なうことができる。
【0050】
次に、消去動作について説明する。
【0051】
メモリ機能体12aに記憶された情報を消去するためには、拡散領域15aに正電圧(例えば、+5V)、P型ウェル領域14に0Vを印加して、拡散領域15aとP型ウェル領域14とのPN接合に逆方向バイアスをかけ、さらにゲート電極11に負電圧(例えば、−5V)を印加する。このとき、PN接合のうちゲート電極11付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりPN接合のP型ウェル領域14側にホットホール(高エネルギーの正孔)が発生する。このホットホールが負の電位をもつゲート電極11方向に引きこまれ、その結果、メモリ機能体12aにホール注入が行なわれる。このようにして、メモリ機能体12aの消去が行なわれる。このとき拡散領域15bには0Vを印加すればよい。
【0052】
メモリ機能体12bに記憶された情報を消去する場合は、上記において拡散領域15aと拡散領域51bとの間で印加電圧を入れ替えればよい。
【0053】
上述のようにして記憶された情報を読み出す方法について、次に説明する。
【0054】
メモリ機能体12aに記憶された情報を読み出す場合は、拡散領域15aをソース領域、拡散領域15bをドレイン領域として扱う。例えば、拡散領域15a及びP型ウェル領域14に0V、拡散領域15bに+1.8V、ゲート電極11に+2Vを印加する。この際、メモリ機能体12aに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第1のメモリ機能体12aに電子が蓄積している場合は、メモリ機能体12a近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、メモリ機能体12aの記憶情報を読み出すことができる。このとき、メモリ機能体12bにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に大きな影響は与えない。
【0055】
メモリ機能体12bに記憶された情報を読み出す場合、拡散領域15bをソース領域、拡散領域15aをドレイン領域として扱う。例えば、拡散領域15b及びP型ウェル領域14に0V、拡散領域15aに+1.8V、ゲート電極11に+2Vを印加すればよい。
【0056】
このように、メモリ機能体12aに記憶された情報を読み出す場合に対して拡散領域(ソース/ドレイン領域)15a、15bに対する印加電圧を入れ替えることにより、メモリ機能体12bに記憶された情報の読み出しを行なうことができる。
【0057】
上述のように、一対の拡散領域15a、15bに対する印加電圧を入れ替えることによって1つのメモリセル当り2ビットの記憶及び読み出しが可能である。
【0058】
図1Aに示すメモリセルは、代表的な不揮発性メモリである従来のEPROMやフラッシュメモリと比較して、一般的に論理回路に用いられるトランジスタ素子と構造が類似している。したがって、簡易な製造プロセスでもって、メモリ部と論理回路部とを同一半導体基板上に混載することができる。
【0059】
また、ゲート絶縁膜の薄膜化が容易であり、微細化が容易であるという利点も有している。
【0060】
なお、図1Aに示すメモリセルを表すために、後述する回路図では図1Bに示す回路記号を用いる。
【0061】
図3は、1つのメモリ機能体に1ビットが記憶されている場合の電流レベルの分布を示している。図3において、横軸は電流を表し、縦軸は読み出し時にその電流が流れる素子数を表している。符号31及び32は、メモリ機能体がプログラムされた状態(プログラム状態)である場合、即ち、「0」の情報が記憶されている場合の分布を示している。このうち、符号31は、読み出されるメモリ機能体と対をなすメモリ機能体(同一のゲート電極の反対側に設けられたメモリ機能体を指す。以下同様。)もプログラム状態である場合の電流レベルを示しており、符号32は、読み出されるメモリ機能体と対をなすメモリ機能体が消去状態である場合の電流レベルを示している。また、符号33及び34は、メモリ機能体が消去された状態(消去状態)である場合、即ち、「1」の情報が記憶されている場合の分布を示している。このうち、符号34は、読み出されるメモリ機能体と対をなすメモリ機能体も消去状態である場合の電流レベルを示しており、符号33は、読み出されるメモリ機能体と対をなすメモリ機能体がプログラム状態である場合の電流レベルを示している。また、メモリ機能体が正常にプログラムされていると判定する基準レベルをプログラムレベル35、正常に消去されていると判定する基準レベルを消去レベル36と定義する。
【0062】
一般的に、リファレンスセルの電流レベルをプログラム状態と消去状態との間の中間状態にあるリファレンスレベル37に設定し、メモリセルの電流レベルとリファレンスレベルの電流とを比較することによって、メモリ機能体に記憶された情報が「0」と「1」とのいずれであるかを区別することができる。つまり、メモリ機能体に記憶された情報を正しく読み出すことができる。
【0063】
図2Aは本発明の半導体記憶装置に含まれる別のメモリセルの断面構造を例示している。半導体層としての半導体基板20の表面にチャネル領域をなすP型ウェル領域25が形成されている。このメモリセルは、P型ウェル領域25上に複合ゲート絶縁膜28を介して形成されたゲート電極21を備えている。P型ウェル領域25のうちゲート電極21の両側に相当する領域に、それぞれソース領域又はドレイン領域として機能する一対のN型の拡散領域26a及び26bが形成されている。ゲート絶縁膜28は、第1の絶縁膜22、第2の絶縁膜23、第3の絶縁膜24の積層からなっている。第1の絶縁膜22と第3の絶縁膜24との間に挟まれた第2の絶縁膜23は、各拡散領域26a、26bに対応する端部にそれぞれ電荷または分極を保持する機能を有する一対の記憶領域27a及び27bを備えている。この第2の絶縁膜23としては、電荷を保持する機能を有し、かつ、記憶領域27a及び27b間の干渉がほとんど起こらない膜として、シリコン窒化膜などを用いることができる。なお、第2の絶縁膜23は、上記構成に拘るものではなく、電荷または分極を保持する機能を有し、かつ、両端の記憶領域27a及び27b間の干渉がほとんど起こらない膜により形成されていればよい。
【0064】
次に、図2Aに示すメモリセルのプログラム動作について説明する。
【0065】
記憶領域27bに電子を注入してプログラムするためには、N型の拡散領域26aをソース領域、N型の拡散領域26bをドレイン領域として扱う。例えば、拡散領域26a及びP型ウェル領域25に0V、拡散領域26bに+4.5V、ゲート電極21に+9Vを印加する。
【0066】
このような電圧条件によれば、P型ウェル領域25内に形成されたチャネル領域の拡散領域26bとの境界近傍において、ホットエレクトロンが発生し、このホットエレクトロンが記憶領域27bに注入されることにより書き込みが行なわれる。なお、記憶領域27a近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。
【0067】
一方、記憶領域27aに電子を注入してプログラムするためには、拡散領域26bをソース領域、拡散領域26aをドレイン領域として扱う。例えば、拡散領域26b及びP型ウェル領域25に0V、拡散領域26aに+4.5V、ゲート電極21に+9Vを印加する。
【0068】
このように、記憶領域27bに電子を注入する場合に対して拡散領域(ソース/ドレイン領域)26a、26bに対する印加電圧を入れ替えることにより、記憶領域27aに電子を注入して、プログラムを行なうことができる。
【0069】
次に、消去動作について説明する。
【0070】
記憶領域27aに記憶された情報を消去するためには、拡散領域27aに正電圧(例えば、+5.5V)、P型ウェル領域25に0Vを印加して、拡散領域26aとP型ウェル領域25とのPN接合に逆方向バイアスをかけ、さらにゲート電極21に負電圧(例えば、−8V)を印加する。このとき、PN接合のうちゲート電極21付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりPN接合のP型ウェル領域25側にホットホールが発生する。このホットホールが負の電位をもつゲート電極21方向に引きこまれ、その結果、記憶領域27aにホール注入が行なわれる。このようにして、記憶領域27aの消去が行なわれる。このとき拡散領域27bには0Vを印加すればよい。
【0071】
記憶領域27bに記憶された情報を消去する場合は、上記において拡散領域26aと拡散領域26bとの電位を入れ替えればよい。
【0072】
上述のようにして記憶された情報を読み出す方法について、次に説明する。
【0073】
記憶領域27aに記憶された情報を読み出す場合は、拡散領域26aをソース領域、拡散領域26bをドレイン領域として扱う。例えば、拡散領域26a及びP型ウェル領域25に0V、拡散領域26bに+2.0V、ゲート電極21に+3Vを印加する。この際、記憶領域27aに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第1の記憶領域27aに電子が蓄積している場合は、記憶領域27a近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、記憶領域27aの記憶情報を読み出すことができる。このとき、記憶領域27bにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に大きな影響は与えない。
【0074】
記憶領域27bに記憶された情報を読み出す場合、拡散領域26bをソース領域、拡散領域26aをドレイン領域として扱う。例えば、拡散領域26b及びP型ウェル領域25に0V、拡散領域26aに+2V、ゲート電極21に+3Vを印加すればよい。
【0075】
このように、記憶領域27aに記憶された情報を読み出す場合に対して拡散領域(ソース/ドレイン領域)26a、26bに対する印加電圧を入れ替えることにより、記憶領域27bに記憶された情報の読み出しを行なうことができる。
【0076】
上述のように、一対の拡散領域26a、26bに対する印加電圧を入れ替えることによって1つのメモリセル当り2ビットの記憶及び読み出しが可能である。
【0077】
図2Aに示すメモリセルは、記憶領域27a及び27bがチャネル領域をなすP型ウェル領域25のすぐ上に形成されているため、記憶領域27a及び27bに蓄えられた電荷の多寡よる電流差が大きく、かつ、書き込み・消去の速度も速い。また、記憶領域27a及び27bが形成される絶縁膜23の形状がシンプルであり、記憶領域が形成される絶縁膜の製造ばらつきに起因する素子特性のばらつきも少ない。
【0078】
なお、図2Aに示すメモリセルを表すために、図2Bに示す回路記号を用いることができる。
【0079】
図2に示すメモリセルにおける記憶領域の記憶状態と電流レベルとの関係についても、図1の場合と同様に、図3により説明することができる。すなわち、符号31及び32は、記憶領域がプログラムされた状態(プログラム状態)である場合、即ち、「0」の情報が記憶されている場合の分布を示している。このうち、符号31は、読み出される記憶領域と対をなす記憶領域(同一のゲート電極の反対側に設けられた記憶領域を指す。以下同様。)もプログラム状態である場合の電流レベルを示しており、符号32は、読み出される記憶領域と対をなす記憶領域が消去状態である場合の電流レベルを示している。また、符号33及び34は、記憶領域が消去された状態(消去状態)である場合、即ち、「1」の情報が記憶されている場合の分布を示している。このうち、符号34は、読み出される記憶領域と対をなす記憶領域も消去状態である場合の電流レベルを示しており、符号33は、読み出される記憶領域と対をなす記憶領域がプログラム状態である場合の電流レベルを示している。また、記憶領域が正常にプログラムされていると判定する基準レベルをプログラムレベル35、正常に消去されていると判定する基準レベルを消去レベル36と定義する。
【0080】
一般的に、リファレンスセルの電流レベルをプログラム状態と消去状態との間の中間状態にあるリファレンスレベル37に設定し、メモリセルの電流レベルとリファレンスレベルの電流とを比較することによって、記憶領域に記憶された情報が「0」と「1」とのいずれであるかを区別することができる。つまり、記憶領域に記憶された情報を正しく読み出すことができる。
【0081】
なお、上述の図1A、図2Aに示すメモリセルのプログラム・消去・読み出しの各動作時に各端子に印加する電圧については、上述の値に拘るものではなく、これ以上でも構わないし、これ以下でも構わない。
【0082】
(第1実施形態)
図4は本発明の一実施形態の半導体記憶装置の回路構成を示している。なお、この半導体記憶装置のメモリセルは、図1Aに示した構造を有するものであり、図4中には図1Bに示した回路記号を用いて表されている。
【0083】
メモリセルとしては、図1Aに示すメモリセルに拘らず、図2Aに示すメモリセルを用いてもよい。図1Aにメモリセルと図2Aに示すメモリセルとは、書き込み・消去・読み出しの方法が類似しており、ゲート電極11を21、拡散領域15aを26a、拡散領域15aを26bにそれぞれ置換え、各動作時に印加する電圧を最適化することによって、図1Aに示すメモリセルを図2Aに示すメモリセルに容易に置き換えることが可能となる。
【0084】
なお、図1A及び図2Aに示すメモリセルに拘らず、他の構造をもつメモリセルを用いても構わない。例えば、公知のフローティングゲートを有するメモリセルを用いることも可能である。そのようなフローティングゲートを有するメモリセルは、具体的には図2Aに示すメモリセルの複合ゲート絶縁膜28に代えて、第1ゲート絶縁膜、電荷を保持する機能を有するフローティングゲート及び第2ゲート絶縁膜からなる積層を備える。
【0085】
さて、図4に示す半導体記憶装置は、概略、メモリセルアレイ47maと、リファレンスセルアレイ47raと、センス増幅器(以下「センスアンプ」という。)42とを備えている。
【0086】
メモリセルアレイ47maでは、図1Aに示したメモリセルが行列状に配列されている。このメモリセルアレイ47maでは、直列メモリセル群として行方向に並ぶ8個のメモリセルが電気的に直列接続されている。簡単のため、中段のメモリセル47m1,47m2,…のみに符号を付している。各メモリセルは、一対のメモリ機能体ml11,mr11;ml12,mr12;…を備えている。これらのメモリセルのゲート電極は、行毎に、行方向に延びるワード線48m1,48m2,…に接続されている。メモリセルアレイ47maでのメモリセル間の接続部分はそれぞれ対応する拡散領域15a、15b(図1A参照)同士の接続部分である。これらのメモリセル間の接続部分および直列メモリセル群の両端に相当する部分にそれぞれ列方向に延びるビット線49m1,49m2,…が接続されている。これらのビット線49m1,49m2,…は、デコード部としてのカラムセレクタ46m1,46m2,…、ブロック選択トランジスタ45mを介してセンスアンプ42の一方の入力43mに接続されている。44mは、読み出し動作時に負荷抵抗として働くトランジスタである。
【0087】
リファレンスセルアレイ47raでは、メモリセルに記憶された情報を読み出すとき基準となるリファレンスセルが行列状に配列されている。各リファレンスセルは、図1Aに示したメモリセルの構造と同じ構造を有している。このリファレンスセルアレイ47raでは、直列リファレンスセル群として行方向に並ぶ3個のリファレンスセルが電気的に直列接続されている。簡単のため、中段のリファレンスセル47r1,47r2,…のみに符号を付している。各リファレンスセルは、一対のメモリ機能体rl11,rr11;rl12,rr12;…を備えている。これらのリファレンスセルのゲート電極は、行毎に、行方向に延びるワード線48r1,48r2,…に接続されている。リファレンスセルアレイ47raでのリファレンスセル間の接続部分はそれぞれ対応する拡散領域15a、15b(図1A参照)同士の接続部分である。これらのリファレンスセル間の接続部分および直列リファレンスセル群の両端に相当する部分にそれぞれ列方向に延びるビット線49r1,49r2,…が接続されている。これらのビット線49r1,49r2,…は、デコード部としてのカラムセレクタ46r1,46r2,…、ブロック選択トランジスタ45rを介してセンスアンプ42の他方の入力43rに接続されている。44rは、読み出し動作時に負荷抵抗として働くトランジスタである。
【0088】
この例では、リファレンスセルアレイ47raを構成する各リファレンスセルのメモリ機能体は、全てプログラム状態と消去状態との間の中間状態にある。
【0089】
読み出し動作時には、メモリセルアレイ47maにおいてワード線48m1,48m2,…およびカラムセレクタ46m1,46m2,…によって選択されたメモリセルに記憶された情報、リファレンスセルアレイ47raにおいてワード線48r1,48r2,…カラムセレクタ46m1,46m2,…によって選択されたリファレンスセルに記憶された情報が、それぞれ公知の仮想接地方式でセンスアンプ42へ送られる。
【0090】
センスアンプ42は、メモリセルアレイ47maのメモリセルからの情報とリファレンスセルアレイ47raのリファレンスセルからの情報とを比較して、増幅する。その結果、メモリセルに記憶された情報が読み出される。
【0091】
このようにセンスアンプ42が、メモリセルアレイ47maのメモリセルに記憶された情報を、リファレンスセルアレイ47raのリファレンスセルを参照して増幅するので、読み出し時におけるまわりこみ電流の影響を排除できる。
【0092】
しかも、この半導体記憶装置では、リファレンスセルアレイ47raで直列接続されたリファレンスセルの個数(この例では3個)が、メモリセルアレイ47maで直列接続されたメモリセルの個数(この例では8個)よりも少ない。したがって、リファレンスセルアレイ47raの面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【0093】
なお、メモリセルアレイ47maのワード線とリファレンスセルアレイ47raのワード線48r1,48r2,…とは同じ方向に配置されている。また、メモリセルのメモリ機能体ml11〜ml18とリファレンスセルのメモリ機能体rl11〜rl13とはそれぞれゲート電極の同じ側(この例では左側)に配置され、メモリ機能体mr11〜mr18とリファレンスセルのメモリ機能体rr11〜rr13とはそれぞれゲート電極の同じ側(この例では右側)に配置されている。
【0094】
下に示す表1は、この半導体記憶装置において、「メモリセル」欄に示す各メモリ機能体ml11〜ml18,mr11〜mr18に記憶された情報を読み出すときに参照されるリファレンスセルを「リファレンスセル」欄にそれぞれ対応させて示している。表1中の「リファレンスセル」欄の項目は、「メモリ機能体:記憶状態」の形式になっており、この「記憶状態」は、「I」が中間状態(プログラム状態と消去状態の間の状態)、「P」がプログラム状態、「E」が消去状態を表している(後述する表2から表12でも同様。)。
【0095】
【表1】
【0096】
表1に示す例では、メモリセルアレイ47maで行方向に関して両端以外の内部に位置するメモリセル47m2〜47m7のメモリ機能体ml12〜ml17;mr12〜mr17に記憶された情報を読み出すとき、リファレンスセルアレイ47raで行方向に関して両端以外の内部に位置するリファレンスセル47r2のメモリ機能体rl12;rr12に記憶された情報を参照するようになっている。
【0097】
このように、まわりこみ電流の発生する電流パス上にメモリセルが1個以上ある場合、電流パス上にリファレンスセルが1個あるリファレンスセルのメモリ機能体が参照される。
【0098】
まわりこみ電流は、隣接する素子に対してドミノ式に発生するものであって、一般的にセンスアンプによる読み出し時間の方が、セルアレイにおける各ビット線の電位が安定状態になる時間よりも短い。したがって、上の例のように電流パス上にリファレンスセルが1個あるリファレンスセルのメモリ機能体を参照すれば、精度の高い読み出し動作を行うことが可能となる。
【0099】
また、表1に示す例では、メモリセルアレイ47maで一方の側(例えば左側)のみにメモリセルが直列接続されている或るメモリセル(この例では47m1)の上記一方の側(この例では左側)のメモリ機能体(この例ではml11)に記憶された情報を読み出すとき、リファレンスセルアレイ47raで上記一方の側(この例では左側)のみにリファレンスセルが直列接続されているリファレンスセル(この例では47r1)の上記一方の側(この例では左側)のメモリ機能体(この例ではrl11)に記憶された情報を参照するようになっている。その逆に、メモリセルアレイ47maで上記一方の側(この例では左側)のみにメモリセルが直列接続されている或るメモリセル(この例では47m1)の他方の側(この例では右側)のメモリ機能体(この例ではmr11)に記憶された情報を読み出すとき、リファレンスセルアレイ47raで上記一方の側(この例では左側)のみにリファレンスセルが直列接続されているリファレンスセル(この例では47r1)の上記他方の側(この例では右側)のメモリ機能体(この例ではrr11)に記憶された情報を参照するようになっている。
【0100】
一般的に図4に示す回路構成では、行方向に関して両端以外の内部に位置するメモリセル47m2〜47m7と、一方の側のみにメモリセルが直列接続されている或るメモリセル(つまり行方向に関して両端に位置するメモリセル)47m1,47m8とでは、メモリセルの拡散抵抗や接合容量が異なる。これがビット線における電圧シフトの違いを生じさせる原因となっていた。
【0101】
そこで、上の例のように、メモリセルアレイ47maで行方向に関して両端以外の内部に位置するメモリセル47m2〜47m7のメモリ機能体から情報を読み出すとき、リファレンスセルアレイ47raで行方向に関して両端以外の内部に位置するリファレンスセル47r2;2のメモリ機能体を参照する一方、メモリセルアレイ47maで両端のメモリセル47m1,47m8のメモリセルのメモリ機能体から情報を読み出すとき、リファレンスセルアレイ47raでそれぞれ対応する端部のリファレンスセル47m1,47m8のメモリ機能体を参照する。このようにすれば、メモリセルのビット線抵抗及びビット線容量とリファレンスセルのビット線抵抗及びビット線容量とを略等しくすることが可能となる。したがって、より高精度な読み出し動作を行うことが可能となる。
【0102】
また、表1に示す例では、或るメモリセル(例えば47m3)の右側のメモリ機能体(この例ではmr13)に記憶された情報を読み出すとき、リファレンスセル(この例では47r2)の右側のメモリ機能体(この例ではrr12)に記憶された情報を参照するようになっている。また、その逆に、或るメモリセル(例えば47m3)の左側のメモリ機能体(この例ではml13)に記憶された情報を読み出すとき、リファレンスセル(この例では47r2)の左側のメモリ機能体(この例ではrl12)に記憶された情報を参照するようになっている。
【0103】
つまり、メモリセルの一方の側(左側または右側)に配置されているメモリ機能体を読み出すとき、常にリファレンスセルの上記一方の側に配置されているメモリ機能体が参照される。
【0104】
このようにした場合、メモリセルが有する一対のメモリ機能体において、例えば、メモリセルの構造上の非対称性等により、同じ記憶状態であっても各々の読み出し電流に特性差があるときにも、高い読み出し精度を実現することが可能となる。
【0105】
また、既述のように、リファレンスセルアレイ47raを構成する各リファレンスセルの一対のメモリ機能体が共に、プログラム状態と消去状態との間の中間状態にある。
【0106】
このようにした場合、参照されるリファレンスセルのメモリ機能体が中間状態にあるだけでなく、上記参照されるリファレンスセルに直列接続されたリファレンスセルのメモリ機能体も中間状態にあるので、まわりこみ電流による影響も、直列接続されたリファレンスセルのメモリ機能体がプログラム状態である場合と消去状態である場合の中間のレベルとなる。したがって、高精度な読み出しを実現することが可能となる。
【0107】
下の表2に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち右側のメモリ機能体rr11〜rr13のみが参照される。その逆に、表3に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち左側のメモリ機能体rl11〜rl13のみが参照される。
【0108】
一般的に、読み出し動作において、リファレンスセルの情報が読み出される回数は、メモリセルのそれに比べてかるかに多い。そのため、リファレンスセルにおいては、読み出し動作による特性劣化(リードディスターブ)の問題が顕著に現れる。
【0109】
これに対して、表2または表3に示す例のように、リファレンスセルが有する一対のメモリ機能体のうち常に同じ側のメモリ機能体のみを参照することによって、リードディスターブに伴う特性変化の少なく、読み出し精度のさらに高い読み出し動作を行うことが可能となる。
【0110】
なお、表2、表3に示す例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるとき、読み出す方向によって読み出し電流に特性差が生じない場合に有効である。一方、表1に示した例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるときに、読み出す方向によって読み出し電流に特性差が生じても有効である。
【0111】
【表2】
【0112】
【表3】
【0113】
(第2実施形態)
図5は本発明の別の実施形態の半導体記憶装置の回路構成を示している。
【0114】
この半導体記憶装置は、図4の半導体記憶装置に対して、リファレンスセルアレイ57raで、直列リファレンスセル群として行方向に並ぶ4個のリファレンスセルが電気的に直列接続されている点が異なっている。当然ながら、それに適合するように、ビット線59r1,59r2,…とデコード部としてのカラムセレクタ56r1,56r2,…の数が修正されている。その他の構成は、図4のものと同様である。なお、図5中の各構成要素の参照符号として、図4中の対応する構成要素の参照符号に10を加えたものを用いて、個々の構成要素の説明を省略する。
【0115】
この半導体記憶装置では、図4の半導体記憶装置と同様に、リファレンスセルアレイ47raを構成する各リファレンスセルのメモリ機能体は、全てプログラム状態と消去状態との間の中間状態にある。
【0116】
この半導体記憶装置では、リファレンスセルアレイ57raで直列接続されたリファレンスセルの個数(この例では4個)が、メモリセルアレイ57maで直列接続されたメモリセルの個数(この例では8個)よりも少ない。したがって、リファレンスセルアレイ57raの面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【0117】
下に示す表4は、この半導体記憶装置において、「メモリセル」欄に示す各メモリ機能体ml21〜ml28,mr21〜mr28に記憶された情報を読み出すときに参照されるリファレンスセルを「リファレンスセル」欄にそれぞれ対応させて示している。
【0118】
表4に示す例では、メモリセルアレイ57maで行方向に関して両端以外の内部に位置するメモリセル57m2〜57m7のメモリ機能体ml22〜ml27;mr22〜mr27に記憶された情報を読み出す場合において、まわりこみ電流の発生する電流パス上にメモリセルが1個だけあるとき、電流パス上にメモリセルが1個だけあるリファレンスセルのメモリ機能体が参照され、まわりこみ電流の発生する電流パス上にメモリセルが2個以上あるとき、電流パス上にリファレンスセルが2個だけあるリファレンスセルのメモリ機能体が参照されるようになっている。例えば、メモリセル57m2の右側のメモリ機能体mr22に記憶された情報を読み出す場合は、まわりこみ電流の発生する電流パス上にメモリセルが1個(この例では57m1)だけあるから、電流パス上にメモリセルが1個(この例では57r1)だけあるリファレンスセルのメモリ機能体(この例ではrr22)が参照される。また、メモリセル57m2の左側のメモリ機能体ml22に記憶された情報を読み出す場合は、まわりこみ電流の発生する電流パス上にメモリセルが2個以上(この例では57m3〜57m8)あるから、電流パス上にメモリセルが2個だけ(この例では57r3,57r4)あるリファレンスセルのメモリ機能体(この例ではrl22)が参照される。
【0119】
先の実施形態では、メモリセル1個分のまわりこみ電流のみを考慮していたが、この実施形態では、メモリセル2個分のまわりこみ電流を考慮に入れることが可能となり、より安定して高精度な読み出し動作を行うことが可能となる。
【0120】
下の表5に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち右側のメモリ機能体rr21〜rr23のみが参照される。その逆に、表6に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち左側のメモリ機能体rl21〜rl23のみが参照される。表4に対する表5および表6の関係は、表1に対する表2および表3の関係と同じである。
【0121】
この表5または表6に示す例のように、リファレンスセルが有する一対のメモリ機能体のうち常に同じ側のメモリ機能体のみを参照することによって、リードディスターブに伴う特性変化の少なく、読み出し精度のさらに高い読み出し動作を行うことが可能となる。
【0122】
なお、表5、表6に示す例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるとき、読み出す方向によって読み出し電流に特性差が生じない場合に有効である。一方、表4に示した例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるときに、読み出す方向によって読み出し電流に特性差が生じても有効である。
【0123】
【表4】
【0124】
【表5】
【0125】
【表6】
【0126】
(第3実施形態)
図6は本発明のさらに別の実施形態の半導体記憶装置の回路構成を示している。また、図7は図6中のリファレンスブロック70ra1,70ra2の内容を示している。
【0127】
この半導体記憶装置は、図4の半導体記憶装置に対して、図7中に示す一対のリファレンスセルアレイ77ra1,77ra2を備えた点が異なっている。
【0128】
各リファレンスセルアレイ77ra1,77ra2は、図4中に示したリファレンスセルアレイ47raと同じ構成になっている。簡単のため、中段のリファレンスセル77r11,77r12,…;77r21,77r22,…のみに符号を付している。各リファレンスセルは、一対のメモリ機能体rl151,rr151;rl152,rr152;…;rl251,rr251;rl252,rr252;…を備えている。これらのリファレンスセルのゲート電極は、行毎に、行方向に延びるワード線78r11,78r12,…;78r21,78r22,…に接続されている。リファレンスセルアレイ77ra1,77ra2でのリファレンスセル間の接続部分はそれぞれ対応する拡散領域15a、15b(図1A参照)同士の接続部分である。これらのリファレンスセル間の接続部分および直列リファレンスセル群の両端に相当する部分に列方向に延びるビット線79r11,79r12,…;79r21,79r22,…が接続されている。
【0129】
また、各リファレンスセルアレイ77ra1,77ra2毎に、ビット線79r11,79r12,…;79r21,79r22,…と、デコード部としてのカラムセレクタ76r11,76r12,…;76r21,76r22,…と、ブロック選択トランジスタ75r1;75r2と、プリチャージ用トランジスタ74r1;74r2とが設けられている。
【0130】
また、各リファレンスセルアレイ77ra1,77ra2から読み出された情報は、それぞれライン73r1,73r2を通して、図6中に示すセンスアンプ62の入力63r1,63r2へ送られる。
【0131】
センスアンプ62は、メモリセルアレイ67maのメモリセルからの情報(電流値)63mを2倍したものと、一対のリファレンスセルアレイ77ra1,77ra2の各1個のリファレンスセルからの情報(電流値)63r1,63r2の和とを比較して、増幅するようになっている。その結果、メモリセルに記憶された情報が読み出される(詳しくは後述)。
【0132】
メモリセルアレイ67maの構成は、図4のものと同様である。なお、図6中のメモリセルアレイ67maの各構成要素の参照符号として、図4中の対応する構成要素の参照符号に20を加えたものを用いている。
【0133】
この半導体記憶装置では、各リファレンスセルアレイ77ra1,77ra2で直列接続されたリファレンスセルの個数(この例では3個)が、メモリセルアレイ67maで直列接続されたメモリセルの個数(この例では8個)よりも少ない。したがって、リファレンスセルアレイ77ra1,77ra2の面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【0134】
下に示す表7は、図6及び図7に示す半導体記憶装置において、「メモリセル」欄に示す各メモリ機能体ml31〜ml38,mr31〜mr38に記憶された情報を読み出すときに参照されるリファレンスセルを「リファレンスセル」欄にそれぞれ対応させて示している。
【0135】
表7中に示すように、リファレンスセルアレイ77ra1を構成する各リファレンスセル77r11,77r12,…(表7中に「リファレンスセルA」と表す。)の左側のメモリ機能体rl151〜rl153は全てプログラム状態Pにあり、同リファレンスセルAの右側のメモリ機能体rr151〜rr153は全て消去状態Eにある。一方、リファレンスセルアレイ77ra2を構成する各リファレンスセル77r21,77r22,…(表7中に「リファレンスセルB」と表す。)の左側のメモリ機能体rl251〜rl253は全て消去状態Eにあり、同リファレンスセルBの右側のメモリ機能体rr251〜rr253は全てプログラム状態Pにある。
【0136】
表7に示す例では、或るメモリセル(例えば67m3)の右側のメモリ機能体(この例ではmr33)に記憶された情報を読み出すとき、リファレンスセルA(この例では77r12)の右側のメモリ機能体(この例ではrr152)に記憶された情報(この例では消去状態E)と、リファレンスセルB(この例では77r22)の右側のメモリ機能体(この例ではrr252)に記憶された情報(この例ではプログラム状態P)とを参照するようになっている。また、その逆に、或るメモリセル(例えば67m3)の左側のメモリ機能体(この例ではml33)に記憶された情報を読み出すとき、リファレンスセルA(この例では77r12)の左側のメモリ機能体(この例ではrl152)に記憶された情報(この例ではプログラム状態P)と、リファレンスセルB(この例では77r22)の左側のメモリ機能体(この例ではrl252)に記憶された情報(この例では消去状態E)とを参照するようになっている。
【0137】
このように、センスアンプ62が同時に参照する2つのリファレンスセルのうち第1のリファレンスセルのメモリ機能体はプログラム状態Pにあり、第2のリファレンスセルの参照されるメモリ機能体は消去状態Eにある。ここで、参照されるリファレンスセルがプログラム状態Pにあれば、そのリファレンスセルの電流レベルは、メモリセルの最も電流の大きい記憶状態(図3中に示す「0」)と同様に、最も大きくなる。一方、参照されるリファレンスセルが消去状態Eにあれば、そのリファレンスセルの電流レベルは、メモリセルの最も電流の小さい記憶状態(図3中に示す「1」)と同様に、最も小さくなる。したがって、センスアンプ62が上述のようにそれらの和を基準とすることによって、プログラム状態Pと消去状態Eとの間の中間状態(の2倍)に相当する適正なリファレンスセルレベルを得ることができる。したがって、高精度な読み出し動作が可能となる。
【0138】
また、この表7に示す例では、各リファレンスセル77r11,77r12,…;77r21,77r22,…のメモリ機能体が、メモリセルのメモリ機能体が取り得る記憶状態と同じ記憶状態(プログラム状態または消去状態)を有している。このため、リファレンスセルの温度や電圧の変動に対する変化や経年劣化などがメモリセルのものと同傾向となる。したがって、より高精度な読み出し動作が可能となる。
【0139】
また、この表7に示す例では、或るメモリセル(例えば67m3)の例えば左側のメモリ機能体(この例ではml33)に記憶された情報を読み出すとき、センスアンプ62が参照する2つのリファレンスセルのうち第1のリファレンスセル(例えば77r12)で参照されるメモリ機能体(この例ではrl152)がプログラム状態Pにあり、第2のリファレンスセル(この例では77r22)で参照されるメモリ機能体(この例ではrl252)が消去状態Eにあるものとする。この場合において、第1のリファレンスセル(この例では77r12)で参照されるメモリ機能体(この例ではrl152;プログラム状態P)と対をなす他方のメモリ機能体(この例ではrr152)は消去状態Eにある。
【0140】
また、第2のリファレンスセル(この例では77r22)で参照されるメモリ機能体(この例ではrl252;消去状態E)と対をなす他方のメモリ機能体(この例ではrr252)はプログラム状態Pにある。
【0141】
また、第1のリファレンスセル(この例では77r12)で参照されるメモリ機能体(この例ではrl152;プログラム状態P)と対をなす他方のメモリ機能体(この例ではrr152;消去状態E)の側に、この第1のリファレンスセル対して直列接続された第3のリファレンスセル(この例では77r11)が存在し、この第3のリファレンスセルの第1のリファレンスセルの側に設けられたメモリ機能体(この例ではrl151)はプログラム状態Pにある。
【0142】
また、第2のリファレンスセル(この例では77r22)で参照されるメモリ機能体(この例ではrl252;消去状態E)と対をなす他方のメモリ機能体(この例ではrr252;プログラム状態P)の側に、この第2のリファレンスセル対して直列接続された第4のリファレンスセル(この例では77r21)が存在し、この第4のリファレンスセルの第2のリファレンスセルの側に設けられたメモリ機能体(この例ではrl251)は消去状態Eにある。
【0143】
リファレンスセルのメモリ機能体がプログラム状態にある場合では、まわりこみ電流による電流低下が最も少ない状態を再現し、メモリ機能体が消去状態にある場合では、まわりこみ電流による電流低下が最も大きい状態(ワーストケース)を再現する。これは、メモリセルにおいてまわりこみ電流による読み出し電流のワーストケースの影響を再現したものである。したがって、リファレンスセルの記憶状態は、メモリセルのワーストケースを反映したものとなっている。
【0144】
また、一般的に、読み出し速度は、リファレンスセルの読み出し電流とプログラム状態及び消去状態の各々のメモリセルの読み出し電流のワーストケースとの差によって決まる。したがって、上記のように、リファレンスセルアレイで、記憶状態だけでなく、まわりこみ電流についても、メモリセルのワーストケースを再現していることにより、リファレンスセルの読み出し電流とプログラム状態及び消去状態の各々のワーストケースの状態におけるメモリセルの読み出し電流との差をより大きくすることが可能となる。したがって、より高精度な読み出し動作を行うことができる。
【0145】
下の表8に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち右側のメモリ機能体rr151〜rr153;rr251〜rr253のみが参照される。その逆に、表9に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち左側のメモリ機能体rl151〜rl153;rl251〜rl253のみが参照される。この表8または表9に示す例のように、リファレンスセルが有する一対のメモリ機能体のうち常に同じ側のメモリ機能体のみを参照することによって、リードディスターブに伴う特性変化の少なく、読み出し精度のさらに高い読み出し動作を行うことが可能となる。
【0146】
なお、表8、表9に示す例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるとき、読み出す方向によって読み出し電流に特性差が生じない場合に有効である。一方、表6に示した例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるときに、読み出す方向によって読み出し電流に特性差が生じても有効である。
【0147】
【表7】
【0148】
【表8】
【0149】
【表9】
【0150】
(第4実施形態)
図8は、図6中のリファレンスブロック70ra1,70ra2にそれぞれ置き換えられるリファレンスブロック80ra1,80ra2を示している。各リファレンスブロック80ra1,80ra2は、図7中に示した一対のリファレンスセルアレイ77ra1,77ra2にそれぞれ置き換えられる一対のリファレンスセルアレイ87ra1,87ra2を備えている。
【0151】
これらのリファレンスセルアレイ87ra1,87ra2は、図7中に示した一対のリファレンスセルアレイ77ra1,77ra2に対して、直列リファレンスセル群としてそれぞれ行方向に並ぶ4個のリファレンスセルが電気的に直列接続されている点が異なっている。当然ながら、それに適合するように、ビット線89r11,89r12,…;89r21,89r22,…とデコード部としてのカラムセレクタ86r11,86r12,…;86r21,86r22,…の数が修正されている。その他の構成は、図7のものと同様である。なお、図8中の各構成要素の参照符号として、図7中の対応する構成要素の参照符号に10を加えたものを用いて、個々の構成要素の説明を省略する。
【0152】
この半導体記憶装置では、各リファレンスセルアレイ87ra1,87ra2で直列接続されたリファレンスセルの個数(この例では4個)が、メモリセルアレイ67maで直列接続されたメモリセルの個数(この例では8個)よりも少ない。したがって、リファレンスセルアレイ87ra1,87ra2の面積を削減することができ、半導体記憶装置全体の面積を削減できる。つまり、記憶密度が高く、かつ、読み出し速度の高い半導体記憶装置を提供することが可能となる。
【0153】
下に示す表10は、図6及び図8に示す半導体記憶装置において、「メモリセル」欄に示す各メモリ機能体ml31〜ml38,mr31〜mr38に記憶された情報を読み出すときに参照されるリファレンスセルを「リファレンスセル」欄にそれぞれ対応させて示している。
【0154】
先の実施形態では、メモリセル1個分のまわりこみ電流のみを考慮していたが、この実施形態では、メモリセル2個分のまわりこみ電流を考慮に入れることが可能となり、より安定して高精度な読み出し動作を行うことが可能となる。
【0155】
下の表11に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち右側のメモリ機能体rr161〜rr164;rr261〜rr264のみが参照される。その逆に、表12に示す例では、各リファレンスセルが有する一対のメモリ機能体のうち左側のメモリ機能体rl161〜rl164;rl261〜rl264のみが参照される。表10に対する表11および表12の関係は、表7に対する表8および表9の関係と同じである。
【0156】
この表11または表12に示す例のように、リファレンスセルが有する一対のメモリ機能体のうち常に同じ側のメモリ機能体のみを参照することによって、リードディスターブに伴う特性変化の少なく、読み出し精度のさらに高い読み出し動作を行うことが可能となる。
【0157】
なお、表11、表12に示す例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるとき、読み出す方向によって読み出し電流に特性差が生じない場合に有効である。一方、表10に示した例は、メモリセルが有する一対のメモリ機能体が同じ記憶状態であるときに、読み出す方向によって読み出し電流に特性差が生じても有効である。
【0158】
【表10】
【0159】
【表11】
【0160】
【表12】
【0161】
なお、図示はしないが、第1実施形態から第4実施形態の構成において、リファレンスセルアレイに加えて冗長リファレンスセルアレイを備え、リファレンスセルアレイに不良が発生した場合、リファレンスセルアレイを冗長リファレンスセルアレイに切り替えてもよい。
【0162】
従来の技術では、メモリセルアレイとリファレンスセルアレイとが同じ構成となっていたため、メモリセルアレイに直列接続されるメモリセルの個数が多くなると、リファレンスセルアレイに直列接続されるリファレンスセルの個数も多くなり、その結果、リファレンスセルアレイの面積が増大していた。このため、冗長リファレンスアレイを設け、さらに面積を増大させることは、製造コストの増大を招くため、困難であった。
【0163】
これに対して、本発明の半導体記憶装置では、リファレンスセルアレイの面積を大幅に削減することが可能となる。このため、面積の増大を抑えながら、リファレンスセルアレイにも冗長性を持たせることによって、リファレンスセルに起因する不良を削減することが可能となる。これにより、本発明の半導体記憶装置の歩留りを大幅に向上させることができる。
【0164】
また、第1実施形態から第4実施形態において、メモリセルアレイにおいてメモリセルを直列接続する個数を8個としたが、これに拘るものではない。直列接続する個数を多くするほど、メモリセルの配置密度が高まり、記憶密度を高めることができる。このため、安価に大容量の半導体記憶装置を得ることが可能となる。
【0165】
また、リファレンスアレイおいてリファレンスセルを直列接続する個数については、第1実施形態及び第3実施形態では3個、第2実施形態及び第4実施形態は4個としたが、これに拘るものではなく、これより多い個数としてもよい。直列接続する個数を多くするほど、精度の高い読み出しを実現することが可能となるが、リファレンスセルアレイの占める面積の割合が高くなる。このため、直列接続する個数は、可能な限り少ないことが好ましい。
【0166】
(第5実施形態)
図9は上記半導体記憶装置が組み込まれた電子機器としての携帯電話の構成を示している。
【0167】
この携帯電話は、表示部111、ROM(読み出し専用メモリ)112、RAM(ランダムアクセスメモリ)113、制御回路114、アンテナ115、無線回路116、電源回路117、オーディオ回路118、カメラモジュール119、メモリカード120により構成されている。
【0168】
このうち、ROM112は、図9に示す携帯電話の本体に内蔵されており、不揮発性を有し、かつ、書き換え可能であって、制御回路を動作させるためのプログラムデータ、カメラモジュール119において撮影された画像データ、オーディオ回路118で再生させるためのオーディオデータ等のデータが記憶されている。
【0169】
上記データは、メモリカード120に記憶されてもよい。メモリカード120は、ROM112と同様に、不揮発性を有し、かつ、書き換え可能である。メモリカード120は、さらに、着脱可能であって、上記データのバックアップ、他の機器へのデータ転送、ROM112に収めることのできないデータの記憶などの役割を果たす。
【0170】
ROM112及びメモリカード120は、制御回路114より要求されると、記憶されたデータを制御回路114にデータを送る。また、ROM112及びメモリカード120より読み出されたデータは、必要に応じてRAM113にも転写される。
【0171】
一般的に、ROM1122及びメモリカード120からデータを読み出す時間は、RAM113や制御回路114の動作速度と比較して遅い。このため、ROM112の読み出し速度が、携帯電話の性能を左右する大きな要因となっていた。
【0172】
また、一方で、図9に示すように、携帯電話にカメラ機能やオーディオ機器としての機能が付加されるなど、多機能化されるに伴い、ROM112及びメモリカード120に必要とされる容量が飛躍的に増大している。
【0173】
このため、大容量で、かつ、読み出し速度の速い書き換え可能な不揮発性のメモリが要求されていた。
【0174】
そこで、本発明の半導体記憶装置をROM112及びメモリカード120に適用することによって、読み出し時間が従来と比べて短く、かつ、大容量の記憶装置を得ることが可能となる。
【0175】
特に、半導体記憶装置のメモリセルとして、図1Aに示すメモリセルを用いることによって、読み出し速度が速く、かつ、大容量であるだけでなく、メモリ部と論理回路部の混載プロセスが簡易で安価な半導体記憶装置を得ることができる。したがって、高速、大容量で、かつ、安価な携帯電子機器を得ることができる。
【図面の簡単な説明】
【0176】
【図1A】本発明の一実施形態の半導体記憶装置におけるメモリセルの断面構造を示す図である。
【図1B】図1Aのメモリセルを表す回路記号を示す図である。
【図2A】上記半導体記憶装置における別のメモリセルの断面構造を示す図である。
【図2B】図2Aのメモリセルを表す回路記号を示す図である。
【図3】本発明のメモリセル及びリファレンスセルの電流レベルを説明するための概略図である。
【図4】本発明の一実施形態の半導体記憶装置の回路構成を示す図である。
【図5】本発明の別の実施形態の半導体記憶装置の回路構成を示す図である。
【図6】本発明の別の実施形態の半導体記憶装置の回路構成を示す図である。
【図7】図6の半導体記憶装置の一対のリファレンスセルアレイの回路構成を例示する図である。
【図8】図6の半導体記憶装置の一対のリファレンスセルアレイの回路構成の別の例を示す図である。
【図9】本発明の半導体記憶装置を組み込んだ携帯電子機器の概略構成図である。
【図10】従来の半導体記憶装置の回路構成を示す図である。
【符号の説明】
【0177】
47m1〜47m8、57m1〜57m8、67m1〜67m8 メモリセル
47ma、57ma、67ma メモリセルアレイ
47r1〜47r3、57r1〜57r4、77r11〜77r13、77r21〜77r23、87r11〜87r14、87r21〜87r24 リファレンスセル
47ra、57ra、77ra1、77ra2、87ra1、87ra2 リファレンスセルアレイ
42、52、62 センスアンプ
14、25、35 P型ウェル領域
13、32、33 ゲート絶縁膜
28 複合ゲート絶縁膜
33 フローティングゲート
11、21、31 ゲート電極
15a、15b、26a、26b、36a、36b 拡散領域
12a、12b、ml11〜18、mr11〜18、rl11〜rl13、rr11〜rr13、ml21〜ml28、mr21〜mr28、rl21〜rl24、rr21〜rr24、ml31〜ml38、mr31〜mr38、rl151〜rl153、rr151〜rr153、rl251〜rl253、rr251〜rr253、rl161〜rl164、rr161〜rr164、rl261〜rl264、rr261〜rr264 メモリ機能体
27a、26b 記憶領域
31、32 プログラム状態
33、34 消去状態
【特許請求の範囲】
【請求項1】
情報を記憶するためのメモリセルが複数配列され、実質的に一方向に並ぶメモリセルが電気的に直列接続されて直列メモリセル群をなしているメモリセルアレイと、
上記メモリセルに記憶された情報を読み出すとき基準となるリファレンスセルが複数配列され、実質的に一方向に並ぶリファレンスセルが電気的に直列接続されて直列リファレンスセル群をなしているリファレンスセルアレイと、
上記メモリセルアレイのメモリセルに記憶された情報を上記リファレンスセルアレイのリファレンスセルを参照して増幅するセンス増幅器とを備え、
上記メモリセルアレイでは上記メモリセル間の接続部分につながるビット線を介して、また、上記リファレンスセルアレイでは上記リファレンスセルセル間の接続部分につながるビット線を介して、それぞれ仮想接地方式で上記センス増幅器へ情報が送られるようになっており、
上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少ないことを特徴とする半導体記憶装置。
【請求項2】
請求項1に記載の半導体記憶装置において、
上記メモリセル及びリファレンスセルは、共に、
半導体層と、
この半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域と、
上記各拡散領域上に上記ゲート電極の対応する側面に接するように設けられ、それぞれ電荷または分極を保持する機能を有する一対のメモリ機能体とを備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であることを特徴とする半導体記憶装置。
【請求項3】
請求項2に記載の半導体記憶装置において、
上記メモリセルアレイで上記直列メモリセル群の両端以外の内部に位置するメモリセルのメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイで上記直列リファレンスセル群の両端以外の内部に位置するリファレンスセルのメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする半導体記憶装置。
【請求項4】
請求項3に記載の半導体記憶装置において、
上記デコード部は、一方の側にN個(ただし、Nは自然数である。)以上のメモリセルが直列接続されている或るメモリセルの他方の側のメモリ機能体に記憶された情報を読み出すとき、一方の側にN個だけリファレンスセルが直列接続されているリファレンスセルの他方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択することを特徴とする半導体記憶装置。
【請求項5】
請求項2に記載の半導体記憶装置において、
上記メモリセルアレイの上記直列メモリセル群で一方の側のみにメモリセルが直列接続されている或るメモリセルの上記一方の側のメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイの上記直列リファレンスセル群で上記一方の側のみにリファレンスセルが直列接続されているリファレンスセルの上記一方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする半導体記憶装置。
【請求項6】
請求項2に記載の半導体記憶装置において、
上記メモリセルアレイの上記直列メモリセル群で一方の側のみにメモリセルが直列接続されている或るメモリセルの他方の側のメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイの上記直列リファレンスセル群で上記一方の側のみにリファレンスセルが直列接続されているリファレンスセルの他方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする半導体記憶装置。
【請求項7】
請求項2に記載の半導体記憶装置において、
上記メモリセルアレイで上記メモリセルの一対のメモリ機能体に記憶された情報をそれぞれ読み出すとき、上記リファレンスセルアレイで上記リファレンスセルの一方の側のみのメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする半導体記憶装置。
【請求項8】
請求項2に記載の半導体記憶装置において、
上記各リファレンスセルの上記一対のメモリ機能体が共に、プログラム状態と消去状態との間の中間状態にあることを特徴とする半導体記憶装置。
【請求項9】
請求項2に記載の半導体記憶装置において、
上記リファレンスセルアレイを一対備え、
上記メモリセルアレイのメモリセルに記憶された情報を読み出すとき、一方のリファレンスセルアレイの直列リファレンスセル群に設けられた第1のリファレンスセルの一つのメモリ機能体と、他方のリファレンスセルアレイの直列リファレンスセル群に設けられた第2のリファレンスセルの一つのメモリ機能体とを参照するようにビット線を選択するデコード部を備え、
上記第1のリファレンスセルで参照されるメモリ機能体はプログラム状態にあり、上記第2のリファレンスセルで参照されるメモリ機能体は消去状態にあることを特徴とする半導体記憶装置。
【請求項10】
請求項9に記載の半導体記憶装置において、
上記第1のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体は消去状態にあることを特徴とする半導体記憶装置。
【請求項11】
請求項9に記載の半導体記憶装置において、
上記第2のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体はプログラム状態にあることを特徴とする半導体記憶装置。
【請求項12】
請求項9に記載の半導体記憶装置において、
上記第1のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体の側に、この第1のリファレンスセル対して直列接続された第3のリファレンスセルが存在し、
上記第3のリファレンスセルで上記第1のリファレンスセルの側に設けられたメモリ機能体はプログラム状態にあることを特徴とする半導体記憶装置。
【請求項13】
請求項9に記載の半導体記憶装置において、
上記第2のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体の側に、この第2のリファレンスセル対して直列接続された第4のリファレンスセルが存在し、
上記第4のリファレンスセルで上記第2のリファレンスセルの側に設けられたメモリ機能体は消去状態にあることを特徴とする半導体記憶装置。
【請求項14】
請求項1に記載の半導体記憶装置において、
上記メモリセル及び上記リファレンスセルは、共に、
半導体層と、
この半導体層上に形成されたゲート電極と、
上記半導体層とゲート電極との間に挟まれた第1、第2及び第3の絶縁膜の積層からなる複合ゲート絶縁膜と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域とを備え、
上記複合ゲート絶縁膜の上記第1及び第3の絶縁膜に挟まれた第2の絶縁膜は、上記各拡散領域に対応する端部にそれぞれ電荷または分極を保持する機能を有する一対の記憶領域を備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であることを特徴とする半導体記憶装置。
【請求項15】
請求項1に記載の半導体記憶装置において、
上記メモリセル及びリファレンスセルは、共に、
半導体層と、
この半導体層上に形成されたゲート電極と、
上記半導体層と上記ゲート電極との間に挟まれた第1ゲート絶縁膜、電荷または分極を保持する機能を有するフローティングゲート及び第2ゲート絶縁膜からなる積層と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記チャネル領域の両側に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域とを備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であることを特徴とする半導体記憶装置。
【請求項16】
請求項1に記載の半導体記憶装置において、
上記リファレンスセルアレイの代替として用いられる冗長リファレンスセルアレイを備えることを特徴とする半導体記憶装置。
【請求項17】
請求項1に記載の半導体記憶装置を備えたことを特徴とする電子機器。
【請求項1】
情報を記憶するためのメモリセルが複数配列され、実質的に一方向に並ぶメモリセルが電気的に直列接続されて直列メモリセル群をなしているメモリセルアレイと、
上記メモリセルに記憶された情報を読み出すとき基準となるリファレンスセルが複数配列され、実質的に一方向に並ぶリファレンスセルが電気的に直列接続されて直列リファレンスセル群をなしているリファレンスセルアレイと、
上記メモリセルアレイのメモリセルに記憶された情報を上記リファレンスセルアレイのリファレンスセルを参照して増幅するセンス増幅器とを備え、
上記メモリセルアレイでは上記メモリセル間の接続部分につながるビット線を介して、また、上記リファレンスセルアレイでは上記リファレンスセルセル間の接続部分につながるビット線を介して、それぞれ仮想接地方式で上記センス増幅器へ情報が送られるようになっており、
上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセルの個数が、上記メモリセルアレイで上記直列メモリセル群をなすメモリセルの個数よりも少ないことを特徴とする半導体記憶装置。
【請求項2】
請求項1に記載の半導体記憶装置において、
上記メモリセル及びリファレンスセルは、共に、
半導体層と、
この半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域と、
上記各拡散領域上に上記ゲート電極の対応する側面に接するように設けられ、それぞれ電荷または分極を保持する機能を有する一対のメモリ機能体とを備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であることを特徴とする半導体記憶装置。
【請求項3】
請求項2に記載の半導体記憶装置において、
上記メモリセルアレイで上記直列メモリセル群の両端以外の内部に位置するメモリセルのメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイで上記直列リファレンスセル群の両端以外の内部に位置するリファレンスセルのメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする半導体記憶装置。
【請求項4】
請求項3に記載の半導体記憶装置において、
上記デコード部は、一方の側にN個(ただし、Nは自然数である。)以上のメモリセルが直列接続されている或るメモリセルの他方の側のメモリ機能体に記憶された情報を読み出すとき、一方の側にN個だけリファレンスセルが直列接続されているリファレンスセルの他方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択することを特徴とする半導体記憶装置。
【請求項5】
請求項2に記載の半導体記憶装置において、
上記メモリセルアレイの上記直列メモリセル群で一方の側のみにメモリセルが直列接続されている或るメモリセルの上記一方の側のメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイの上記直列リファレンスセル群で上記一方の側のみにリファレンスセルが直列接続されているリファレンスセルの上記一方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする半導体記憶装置。
【請求項6】
請求項2に記載の半導体記憶装置において、
上記メモリセルアレイの上記直列メモリセル群で一方の側のみにメモリセルが直列接続されている或るメモリセルの他方の側のメモリ機能体に記憶された情報を読み出すとき、上記リファレンスセルアレイの上記直列リファレンスセル群で上記一方の側のみにリファレンスセルが直列接続されているリファレンスセルの他方の側のメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする半導体記憶装置。
【請求項7】
請求項2に記載の半導体記憶装置において、
上記メモリセルアレイで上記メモリセルの一対のメモリ機能体に記憶された情報をそれぞれ読み出すとき、上記リファレンスセルアレイで上記リファレンスセルの一方の側のみのメモリ機能体に記憶された情報を参照するようにビット線を選択するデコード部を備えたことを特徴とする半導体記憶装置。
【請求項8】
請求項2に記載の半導体記憶装置において、
上記各リファレンスセルの上記一対のメモリ機能体が共に、プログラム状態と消去状態との間の中間状態にあることを特徴とする半導体記憶装置。
【請求項9】
請求項2に記載の半導体記憶装置において、
上記リファレンスセルアレイを一対備え、
上記メモリセルアレイのメモリセルに記憶された情報を読み出すとき、一方のリファレンスセルアレイの直列リファレンスセル群に設けられた第1のリファレンスセルの一つのメモリ機能体と、他方のリファレンスセルアレイの直列リファレンスセル群に設けられた第2のリファレンスセルの一つのメモリ機能体とを参照するようにビット線を選択するデコード部を備え、
上記第1のリファレンスセルで参照されるメモリ機能体はプログラム状態にあり、上記第2のリファレンスセルで参照されるメモリ機能体は消去状態にあることを特徴とする半導体記憶装置。
【請求項10】
請求項9に記載の半導体記憶装置において、
上記第1のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体は消去状態にあることを特徴とする半導体記憶装置。
【請求項11】
請求項9に記載の半導体記憶装置において、
上記第2のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体はプログラム状態にあることを特徴とする半導体記憶装置。
【請求項12】
請求項9に記載の半導体記憶装置において、
上記第1のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体の側に、この第1のリファレンスセル対して直列接続された第3のリファレンスセルが存在し、
上記第3のリファレンスセルで上記第1のリファレンスセルの側に設けられたメモリ機能体はプログラム状態にあることを特徴とする半導体記憶装置。
【請求項13】
請求項9に記載の半導体記憶装置において、
上記第2のリファレンスセルで上記参照されるメモリ機能体と対をなす他方のメモリ機能体の側に、この第2のリファレンスセル対して直列接続された第4のリファレンスセルが存在し、
上記第4のリファレンスセルで上記第2のリファレンスセルの側に設けられたメモリ機能体は消去状態にあることを特徴とする半導体記憶装置。
【請求項14】
請求項1に記載の半導体記憶装置において、
上記メモリセル及び上記リファレンスセルは、共に、
半導体層と、
この半導体層上に形成されたゲート電極と、
上記半導体層とゲート電極との間に挟まれた第1、第2及び第3の絶縁膜の積層からなる複合ゲート絶縁膜と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記ゲート電極の両側に相当する領域に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域とを備え、
上記複合ゲート絶縁膜の上記第1及び第3の絶縁膜に挟まれた第2の絶縁膜は、上記各拡散領域に対応する端部にそれぞれ電荷または分極を保持する機能を有する一対の記憶領域を備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であることを特徴とする半導体記憶装置。
【請求項15】
請求項1に記載の半導体記憶装置において、
上記メモリセル及びリファレンスセルは、共に、
半導体層と、
この半導体層上に形成されたゲート電極と、
上記半導体層と上記ゲート電極との間に挟まれた第1ゲート絶縁膜、電荷または分極を保持する機能を有するフローティングゲート及び第2ゲート絶縁膜からなる積層と、
上記半導体層の表面のうち上記ゲート電極の直下に相当する領域に設けられた或る導電型を有するチャネル領域と、
上記半導体層の表面のうち上記チャネル領域の両側に設けられ、それぞれ上記チャネル領域の導電型と逆の導電型を有する一対の拡散領域とを備え、
上記メモリセルアレイで上記直列メモリセル群をなすメモリセル間の接続部分及び上記リファレンスセルアレイで上記直列リファレンスセル群をなすリファレンスセル間の接続部分はそれぞれ対応する上記拡散領域同士の接続部分であることを特徴とする半導体記憶装置。
【請求項16】
請求項1に記載の半導体記憶装置において、
上記リファレンスセルアレイの代替として用いられる冗長リファレンスセルアレイを備えることを特徴とする半導体記憶装置。
【請求項17】
請求項1に記載の半導体記憶装置を備えたことを特徴とする電子機器。
【図1A】
【図1B】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図1B】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2007−58980(P2007−58980A)
【公開日】平成19年3月8日(2007.3.8)
【国際特許分類】
【出願番号】特願2005−242556(P2005−242556)
【出願日】平成17年8月24日(2005.8.24)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
【公開日】平成19年3月8日(2007.3.8)
【国際特許分類】
【出願日】平成17年8月24日(2005.8.24)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
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