【課題】不揮発性半導体記憶装置の高集積化，高耐圧化，高速化，加工容易性を同時に実現する。
【解決手段】トンネル絶縁膜上のフローティングゲート電極層，ゲート間絶縁膜，第１，及び第２コントロールゲート電極層及び金属シリサイド膜を備えるメモリセルトランジスタと、高電圧用ゲート絶縁膜２１上の高電圧用ゲート電極層５１，一部分を開口したゲート間絶縁膜２５，第１，及び第２コントロールゲート電極層４８，４６及び金属シリサイド膜５３を備える高電圧トランジスタと、トンネル絶縁膜２０上のフローティングゲート電極層５０，一部分を開口したゲート間絶縁膜２５，第１，及び第２コントロールゲート電極層４８，４６及び金属シリサイド膜５３を備える低電圧トランジスタと、メモリセルトランジスタ，高電圧トランジスタ及び低電圧トランジスタのソース・ドレイン領域上に直接、配置されるライナー絶縁膜２７とを備える不揮発性半導体記憶装置。 （もっと読む）

【課題】半導体装置の小型化、信号伝播速度のロスを防止すると共に、オーバーヘッドの増大防止を図った半導体装置を提供すること。
【解決手段】一つの配線チップ１０上に配設される記憶装置チップ２０を点在させることなく、メモリ２２として独立した記憶領域を持つ同一な大きさの複数の小メモリ２３を集合させ、それぞれに独立したメモリ機能を持たせたので、半導体装置の小型化、信号伝播速度をロス防止が効率よく図れる。そして、メモリ２２（メモリ集合体）の各々の小メモリ２３を独立した記憶領域で同一な大きさとしているため、共通して制御することができる制御回路（ＢＩＳＴ回路２４やリタンダシー回路２５）を共通回路として配設することができ、ＳＯＣ（シリコン・オン・チップ）のように個々の記憶容量の異なる小メモリに対して制御回路を設ける場合に比べ、メモリセルアレイに対するオーバーヘッドを少なくすることができる。 （もっと読む）

【課題】小型のアクティブ領域ピッチを有するメモリアレイを提供する。
【解決手段】アクティブ領域210を基板に形成し、隣接するアクティブ領域210の間にトランジスタを形成することで、アクティブ領域210がトランジスタのソースとドレインを形成する。ワード線222はアクティブ領域210と垂直に形成され、トランジスタのゲート220に電気的に接続される。アクティブ領域210上にビット線ＢＬ−１〜ＢＬ−４を形成し、ソースとドレインの領域と電気的に接続する。一実施例において、トランジスタ上に形成した誘電体層の上部にある多結晶シリコンで、ワード線222を形成してもよい。この実施例では、ビット線ＢＬ−１〜ＢＬ−４が金属層上に形成され、ワード線222と誘電体層は、平坦または非平坦な表面を有する。 （もっと読む）

【課題】ホットエレクトロンの注入効率を向上させると共に、電荷干渉の小さな複数ビット動作を実現することができる不揮発性半導体装置およびその製造方法を提供する。
【解決手段】不揮発性半導体装置は、ｐ型半導体基板１０１の表面に形成された、基板裏面側を基準位置として第１の高さを有する第１表面領域１１１と、第１表面領域１１１を挟むように半導体基板の表面に形成された、第１の高さよりも低い第２の高さを有する一対の第２表面領域１１２と、これら領域１１１・１１２を連結するように半導体基板の表面に形成された段差表面領域１１３と、少なくともその一部が基板裏面側を基準位置として第１表面領域１１１と同じ高さに存在するように、第１表面領域１１１、第２表面領域１１２および段差表面領域１１３のうちの少なくとも１つの領域の上方に、ゲート電極１０８を挟むようにして形成された一対の電荷保持部１０４ａ・１０４ｂとを備える。 （もっと読む）

【課題】巨大電気抵抗メモリ機能を有するマンガン酸化物メモリ素子であって、従来の１１３型結晶構造ではない結晶構造をもつマンガン酸化物で構成することができる巨大電気抵抗メモリ素子を提供する。
【解決手段】巨大電気抵抗メモリ機能を有するマンガン酸化物メモリ素子において、Ｅｕ_0.5 Ｃａ_1.5 ＭｎＯ₄ のような２１４型結晶構造をもつマンガン酸化物、もしくはＰｒＣａ₂ Ｍｎ₂ Ｏ₇ のような３２７型結晶構造をもつマンガン酸化物を用いる。 （もっと読む）

【課題】スピン注入磁化反転型記憶素子を記憶セルに使用しつつ情報の確実な読み出し動作を確保する。
【解決手段】ビット線２ａ，２ｂと、ワードデコード線Ｘｍと、ビット線２ａ，２ｂのうちの対応する一つに一端側がそれぞれ接続された一対の記憶素子３ａ，３ｂを有する記憶セル１と、記憶素子３ａ，３ｂの各他端側とワードデコード線Ｘｍとの間に配設されたトランジスタ４とを備え、トランジスタ４は、情報の書き込み時には、各記憶素子３ａ，３ｂを介して各ビット線２ａ，２ｂを互いに接続することによってビット線２ａ，２ｂのうちの高電位のビット線から低電位のビット線への書込電流Ｉｄの流入を許容し、情報の読み出し時には、記憶素子３ａ，３ｂを介してワードデコード線Ｘｍと各ビット線２ａ，２ｂとを接続することによってワードデコード線Ｘｍからビット線２ａ，２ｂへの電流Ｉａ１，Ｉａ２の流入を許容する。 （もっと読む）

【課題】第１の１つの導電型基板に形成される１つの不揮発性メモリを提供する。
【解決手段】１つの不揮発性メモリは、１つのゲート、第２の１つの導電型ドレイン領域、１つの電荷蓄積層、及び第２の導電型の第１の１つの希薄ドープ領域を含む。１つのゲートは、第１の１つの導電型基板に形成される。第２の１つの導電型ドレイン領域は、第１の１つの導電型基板の１つのゲートの第１の１つの側部に形成される。１つの電荷蓄積層は、第１の１つの導電型基板の１つのゲートの第１の１つの側部に且つ第２の１つの導電型ドレイン領域と１つのゲートとの間に形成される。第２の導電型の第１の１つの希薄ドープ領域は、第１の１つの導電型基板の１つのゲートの第２の１つの側部に形成される。第２の１つの側部は第１の１つの側部の反対側である。 （もっと読む）

メモリセルは、ｐ-ドープされた基板と、チャネルの周りにソースとドレインを形成する基板上に一組の隔置されたｎ-ドープされた領域とを備える。チャネル上のスタックの層は、順に、（ｉ）トンネル酸化物層と、（ｉｉ）フローティングゲートと、（ｉｉｉ）ゲート層間誘電体と、（ｉｖ）制御ゲートとを備える。多結晶シリコン層は、ソースとドレイン上にある。スタックの層を覆うカバー層は、スペーサ層とプレメタル堆積層とを備える。所望により、コンタクトは、ソース、ドレイン、シリサイド層のそれぞれに接触するように用いられ、それぞれさられた部分を持つ。浅い分離トレンチは、ｎ-ドープされた領域の周りに設けられ、トレンチは引張応力が少なくとも約２００ＭＰａの応力を加えられた酸化シリコン層を備える。応力を加えられた層は、メモリセルの動作の間、フローティングゲート内に保持される電荷の漏れを減少させる。 （もっと読む）

【課題】高性能化したトレンチゲート型トランジスタを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１３に、ＳＴＩ領域によって囲まれた活性領域１１と、活性領域１１を横切るように一方向に形成されたゲートトレンチ１２と、ゲートトレンチ１２の側面１２ｓ上に形成されたゲート絶縁膜と、ゲートトレンチ１２の底部に形成されたゲート絶縁膜１２よりも厚い絶縁膜と、少なくとも一部がゲートトレンチ１２内に形成されたゲート電極とを有し、活性領域１１内に存在する半導体基板１３のうち、ゲートトレンチ１２の延在方向に対して両側に位置する部分がソース領域１４及びドレイン領域１５として機能し、活性領域１１の側面１１ｓ（ＳＴＩ領域の側面）とゲートトレンチの側面１２ｓとの間に位置する部分１３ｃがチャネル領域として機能する。 （もっと読む）

【課題】不揮発性メモリ等にも利用でき、簡単な製造工程で微細化が可能な高容量でかつ安定した電圧印加ができるフィン型キャパシタの構造を有する半導体装置およびその半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に、第１絶縁膜２と第１電極３と第２絶縁膜４と第２電極５と第３絶縁膜７および第３電極９を順次形成する。上記第１電極３と第２電極５とを第２絶縁膜４により絶縁し、第２電極５と第３電極とが第３絶縁膜７により絶縁する。上記第３電極９が半導体基板１側に向かって延びる側端部９aを有する。そして、上記第３電極９の側端部９aと第１電極３の表面の一部とを直に接合する。 （もっと読む）

【課題】
デコーダ部の両側にそれぞれのワード線に対応したドライバを設けることは困難となってきていた。
【解決手段】
半導体記憶装置は、行デコーダ部と、前記行デコーダ部の一方に配置された第１のセルアレイと、前記行デコーダ部の他方に配置された第２のセルアレイと、前記行デコーダ部上に配置され、前記第１のセルアレイの所定の行アドレスに対応するワード線と前記第２のセルアレイの前記所定の行アドレスに対応するワード線を短絡する配線層とを有する。 （もっと読む）

【課題】 選択トランジスタと不揮発性記憶素子とを備えたプレート電圧固定型の不揮発性半導体記憶装置において、複雑な回路設計と、レイアウト面積の増大を招くことなく、妨害電圧の発生を防止する、または影響のないレベルまで妨害電圧の発生を低減すること。
【解決手段】 選択トランジスタと不揮発性記憶素子との接続ノードと、共通プレート線との間に、リセットトランジスタを備える。かつ、電源投入時、および電源遮断時の共通プレート線の電圧遷移が、電源電圧の遷移タイミングと同時であり、共通プレート線の電圧遷移期間に、リセットトランジスタのオン・オフにより、不揮発性記憶素子の第１の電極ノードの電圧がフローティングになる期間と、電圧が固定される期間とが、存在し、しかも、上記共通プレート線の電圧遷移期間内でリセットトランジスタＱｎ２がオンしている期間が長くなるよう共通プレート線ＣＰの電位を変化させるようにする。 （もっと読む）

【課題】 周期性パターンに加えてランダムなパターンを有する種々の微細ホールパターンに対しても、側壁加工プロセスを有効に利用してリソグラフィの限界以下のパターンを形成する。
【解決手段】 側壁加工プロセスを利用した半導体装置の製造方法であって、被加工膜１１上に、所望する犠牲膜パターンの２倍の周期を有し、且つライン部がスペース部に比して細いラインアンドスペースの第１の犠牲膜を形成し、次いで第１の犠牲膜の側面部に第２の犠牲膜１５を形成した後に、第１の犠牲膜を除去し、次いで、被加工膜１１上及び第２の犠牲膜１５上に被加工膜用レジストパターン１６を形成し、しかる後にレジストパターン１６及び第２の犠牲膜１５をマスクに被加工膜１１を選択的にエッチングしてホールパターンを形成する。 （もっと読む）

【課題】工程増や製造プロセスの煩雑化を招くことなく、絶縁物の厚みの異なる各ＳＴＩ素子分離構造下の所望部位にチャネルストップ領域を形成し、半導体メモリにおける更なる集積度の向上を容易且つ確実に実現する。
【解決手段】ＳＴＩ１０１の直下にチャネルストップ領域１０３を形成した後、活性領域の上層部分に不純物が導入されると同時に、ＳＴＩ１０２の直下にも当該不純物が導入される緒条件でイオン注入を行い、活性領域の上層部分にはチャネルドーズ領域１０５、ＳＴＩ１０２の直下にはチャネルストップ領域１０６を形成する。 （もっと読む）

【課題】メモリ領域の拡大を図ることができる。
【解決手段】半導体記憶装置１は、同一のプレート線に接続されるメモリセルブロック２の個数が等しい実メモリ領域３と、実メモリ領域３に隣接し、実メモリ領域３に比べて同一のプレート線に接続されるメモリセルブロック２の個数が欠損した欠損部４を備える基部５と欠損部４の欠損したメモリセルブロック２の個数と等しい個数のメモリセルブロック２を備える頂部６とを有する突出領域７とを備えている。また、半導体記憶装置１は、欠損部４に対するメモリアクセス要求があった場合、頂部６に設けられたメモリセルブロック２に対してメモリアクセスを行うようにアクセス先のアドレスを変換し、欠損部４の、同一のプレート線に接続されるメモリセルブロックの個数を仮想的に等しくする変換手段を有している。 （もっと読む）

【課題】垂直トレンチ半導体・酸化物・窒化物・酸化物・半導体（ＳＯＮＯＳ）記憶セルがセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板に作られた半導体メモリ素子を提供すること。
【解決手段】この記憶セルは、埋込み絶縁層で互いに隔てられた上部半導体層と下部半導体層を含むセミコンダクタ・オン・インシュレータ基板と、前記セミコンダクタ・オン・インシュレータ基板の中に位置する少なくとも１つの垂直トレンチＳＯＮＯＳ記憶セルと、を備え、前記少なくとも１つの垂直トレンチＳＯＮＯＳ記憶セルは、前記垂直トレンチの下に位置するソース拡散と、前記垂直トレンチの一方の側に位置する選択ゲート・チャネルと、前記選択ゲート・チャネルの上に接触して位置している外方拡散／Ｓｉ含有ブリッジと、前記ブリッジの上部に近接しかつ接触して位置しているシリサイド化ドープ領域とを含み、前記ブリッジは、前記上部半導体層、前記埋込み絶縁層および前記下部半導体層の中に存在している。 （もっと読む）

【課題】スルーホールを用いることなく上部電極とビット線とを接続しつつ、ビット線への放熱が抑制された不揮発性メモリ素子を提供する。
【解決手段】下部電極１２と、上部電極１５と、下部電極１２と上部電極１５との間に設けられ、相変化材料を含む記録層１４と、上部電極１５上に直接設けられたビット線１６とを備える。ビット線１６は、記録層１４に対してオフセットして形成されている。これにより、上部電極１５とビット線１６との間に層間絶縁膜を設けなくても、記録層１４と上部電極１５との接触面積や、上部電極１５とビット線１６との接触面積を減らすことができることから、スルーホールを用いることなく上部電極１５とビット線１６とを接続しつつ、ビット線１６への放熱が抑制することが可能となる。 （もっと読む）

電子回路は、メモリセル(16)の行及び列を含むメモリマトリクス(60)を備える。各行に対して、第１行導体(10,12)を設ける。隣接する行の連続的にオーバーラップする対に対して、第２行導体(12)を設ける。各列に対して、列導体(14)を設ける。メモリセル(16)のそれぞれは、アクセストランジスタ(160)と、ノード(166)と、第１及び第２の抵抗メモリ素子(162,164)とを含む。アクセストランジスタ(160)は、好適には、メモリセル(16)の行の第１行導体(10)に結合される制御電極と、メモリセル(16)の列に対する列導体(14)とノード(166)との間を結合する主電流チャネルとを有する。第１及び第２の抵抗メモリ素子(162,164)は、ノード(166)と、メモリセルが属する行の対に対する第２行導体(12)との間を結合する。
（もっと読む）

【課題】メモリセルの微細化を実現することが可能な不揮発性半導体記憶装置及びその製造方法を提供することができる。
【解決手段】本発明にかかる不揮発性半導体記憶装置の一態様は、半導体基板１０１上に形成されたドレイン１０２と、半導体基板１０１に設けられた溝１０３と、溝１０３底面に形成されたソース１０４と、半導体基板１０１のドレイン１０２の側端部と溝１０３の側面との間の領域上に、第１のゲート絶縁膜１０５を介して設けられた浮遊ゲート１０６と、浮遊ゲート１０６上に、第２のゲート絶縁膜１０７を介して設けられた制御ゲート１０８とを有する複数のメモリセルを備える不揮発性半導体記憶装置であって、溝１０３は、隣接するメモリセル間で共有され、溝１０３の側面は、浮遊ゲート１０６の側端部と略一致して形成され、溝１０３には酸化膜１１０が充填されているものである。 （もっと読む）

【課題】本発明は集積度を向上させた不揮発性メモリ素子を提供する。
【解決手段】本発明の不揮発性メモリ素子は、一対のメモリトランジスタと一つの選択トランジスタで構成されたメモリセルユニットで構成される。選択トランジスタは半導体基板内の活性領域に形成された一対のメモリトランジスタの間に配置される。互いに異なる２つのビットラインが一対のメモリトランジスタにそれぞれ連結される。 （もっと読む）