【課題】メモリセルの占有面積を小さくした不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板と、半導体基板上に行列状に配列された複数の半導体柱と、半導体柱の間の半導体基板上に列方向に帯状に形成され、ワード線として機能する複数の第１の導電領域と、半導体柱の頂部に夫々形成された複数の第２の導電領域と、第２の導電領域を行方向に接続する複数のビット線と、半導体柱の第１と第２の導電領域との間に夫々形成され、第１と第２の導電領域に接する複数のチャネル領域と、半導体柱の間の列方向に、半導体基板上部で且つチャネル領域と対峙して絶縁的に且つ連続的に形成され、制御ゲートとして機能する複数の第３の導電領域と、第３の導電領域よりも高い位置でチャネル領域の上部に、夫々絶縁的に形成された複数の電荷蓄積領域とを具備する。 （もっと読む）

【課題】高い集積度と信頼性を有する不揮発性半導体メモリ装置及びその駆動方法を提供する。
【解決手段】３つのしきい電圧レベルに制御できる３−レベルのメモリセルとこれらを制御するページバッファを含む。３−レベルのメモリセルは、２つが一組を成して、３ビットのデータをマッピングすることができる。本発明の不揮発性半導体メモリ装置によれば、高い集積度と信頼性が獲得される。また、不揮発性半導体メモリ装置では、一組を成す第１及び第２メモリセルは、第１偶数ストリングと第２偶数ストリングとの対、及び第１奇数ストリングと第２奇数ストリングとの対に分散して配置される。 （もっと読む）

【課題】不揮発性半導体記憶装置において正または負の高電圧が供給されるサブデコーダ回路（ワード線駆動回路）における寄生ＭＯＳによるリークを抑制する。
【解決手段】ワード線それぞれに対応して設けられるサブデコーダ素子を同一導電型のＭＯＳトランジスタ（Ｎ１、Ｎ２）で構成する。サブデコーダ素子を複数列に配置し、サブデコーダ素子が形成される活性領域（ＡＲＲ）を、Ｙ方向においてそのレイアウトを反転させかつ１サブデコーダ素子分Ｘ方向にずらせて配置する。Ｙ方向において隣接するゲート電極間（ＴＧ０−ＴＧ３）においてともに高電圧が印加されないように、サブデコーダ素子の配置を調整する。また、サブデコーダ素子群がが形成されるウェル領域のウェル電圧（ＷＥＬＬ）は、そのサブデコーダ素子のトランジスタのソース-基板間が、深い逆バイアス状態となるような電圧レベルに設定する。 （もっと読む）

【課題】周辺回路トランジスタの高密度化を可能とする半導体記憶装置の提供。
【解決手段】メモリセル領域に形成された、電荷蓄積層を有するゲート部を備えたメモリセルの直列回路を備えたＮＡＮＤセルアレイと、半導体基板上の周辺回路領域に形成されゲート電極を備えた周辺トランジスタとを備える。メモリセルのゲート部の側面上には、第１のシリコン酸化膜２１ａが形成される。第２のシリコン酸化膜２１ｂは、第１のシリコン酸化膜が形成されたメモリセルのゲート部間を埋めると共に周辺トランジスタのゲート電極側面上に形成される。第１のシリコン窒化膜は、ＮＡＮＤセルユニットのゲート部上並びにＮＡＮＤセルユニットのゲート部間に埋め込まれた第１及び第２のシリコン酸化膜上に形成されると共に、配線コンタクト部の側面上に形成され、且つ、周辺トランジスタのゲート電極側面の第２のシリコン酸化膜上にコンタクトのための所定のギャップを確保する。 （もっと読む）

【課題】電荷保持膜端部の構造安定性を向上してメモリ特性劣化を軽減し更なる微細化を可能とするとともに、電荷保持膜への工程中チャージングの蓄積を抑制する。
【解決手段】半導体基板100中に形成されたソースまたはドレインとして機能する一対の拡散層と、一対の拡散層間における半導体基板上に形成された電荷捕獲機能を有するゲート絶縁膜104と、ゲート絶縁膜上に形成されたゲート電極とで構成されたメモリセルからなる不揮発性半導体記憶装置である。メモリセルのゲート絶縁膜は端部まで全体が平坦に形成されており、隣接するメモリセルの各ゲート絶縁膜の端面の下端まで接するように、隣接するメモリセル間にビット線絶縁膜111が形成されている。このビット線絶縁膜は、各ゲート絶縁膜に接する端部が厚く、中央部が薄く形成されている。 （もっと読む）

【課題】高い集積度と信頼性を有し且つレイアウト面積を低減させる不揮発性半導体メモリ装置を提供する。
【解決手段】下部ビット線と上部ビット線が電圧制御ブロックを共有する３−レベル不揮発性半導体メモリ装置を開示する。本発明の不揮発性半導体メモリ装置は、３つのしきい電圧レベルに制御できる３−レベルのメモリセルと、これらを制御するページバッファとを含む。３−レベルのメモリセルは、２つが一組をなして３ビットのデータをマッピングする。本発明によれば、高い集積度と信頼性が獲得される。本発明において、偶数ビット線と奇数ビット線との電気的接続を制御するスイッチが独立の制御信号によって制御される。したがって、本発明の不揮発性半導体メモリ装置では、上部のビット線と下部のビット線が電圧制御ブロックを共有することにより、レイアウトの面で比較例より著しく有利になる。 （もっと読む）

【課題】不揮発性半導体記憶装置のメモリセルを微細化する。
【解決手段】不揮発性半導体記憶装置を構成する半導体基板１の主面上には第１ゲート絶縁膜４を介して複数の浮遊ゲート７が形成されている。各浮遊ゲート７の一方の隣接側には、半導体基板１の主面上に第３ゲート絶縁膜６を介して形成された補助ゲート９が形成されている。また、各浮遊ゲート７の他方の隣接側には、溝Ｔｒ１が形成されており、その底部側にはｎ型拡散層３が形成されている。この不揮発性半導体記憶装置のデータ線は、補助ゲート９に所望の電圧を印加した際にその補助ゲート９が対向する半導体基板１の主面部分に形成される反転層と、上記ｎ型拡散層３とで構成される。 （もっと読む）

【課題】電気ヒューズを切断するための切断用トランジスタの占める面積の増加及びスタンバイ電流の増加を抑制することができる半導体装置を提供する。
【解決手段】半導体基板の上に、電流を流すことにより切断される電気ヒューズが形成されている。半導体基板の第１導電型の第１の表層部に、チャネル領域を挟むように配置されたソース及びドレイン領域と、ソース及びドレイン領域の間の導通状態を制御するゲート電極とを含む切断用トランジスタが形成されている。切断用トランジスタのドレイン領域が、電気ヒューズの一端に接続されている。電気ヒューズの他端に、電気ヒューズに切断用電流を供給する切断用パッドが接続されている。バックバイアス用パッドが、第１の表層部に、電源電圧及び接地電位のいずれからも独立して固定電圧を印加する。ヒューズ情報読出回路が、電気ヒューズの切断／非切断の状態を読み出す。 （もっと読む）

【課題】 従来の強誘電体メモリは不揮発性を利用する強誘電体薄膜がメモリセル毎に孤立している。したがって、不揮発性メモリとして集積度を高める際には強誘電体薄膜も小さな形状に裁断されることとなり、その結果、充分な特性や信頼性が得られず、微細化、高集積化には限界が生ずるという課題があった。
【解決手段】 強誘電体薄膜を複数個の電極で挟み、強誘電体薄膜の中で分極信号を転送する分極転送デバイスをメモリセルアレイとして集積し、強誘電体薄膜を連続、一体化した構成をとることにより、強誘電体特性を確保し、微細化、高集積化に適した強誘電体メモリを得る。 （もっと読む）

【課題】 従来の強誘電体メモリは不揮発性を利用する強誘電体薄膜がメモリセル毎に孤立している。したがって、不揮発性メモリとして集積度を高める際には強誘電体薄膜も小さな形状に裁断されることとなり、その結果、充分な特性や信頼性が得られず、微細化、高集積化には限界が生ずるという課題があった。
【解決手段】 強誘電体薄膜を連続、一体化した構成をとり、かつ複数個の電極で挟み、強誘電体薄膜の中で分極信号を転送する分極転送デバイスと転送方向を選択する分極転送方向選択デバイスを強誘電体メモリのメモリセル群として用いることにより、強誘電体特性を確保し、微細化、高集積化に適した強誘電体メモリを得る。 （もっと読む）

【課題】プレーナ型トランジスタとフィンの２つの側面にチャネルが形成されるフィン型トランジスタとフィンの２つの側面と上面の合計３面にチャネルが形成されるトライゲート型トランジスタを基板上に搭載した半導体装置の個々の半導体素子の特性を変化させて所望の特性をもつ半導体装置を提供することである。
【解決手段】半導体基板と、半導体基板内に形成された素子分離層と、半導体基板表面に対して略平行な方向に電流が流れるプレーナ型トランジスタからなるプレーナ型トランジスタ領域と、半導体基板表面に対して略垂直に形成されたフィンの側面上を半導体基板表面に対して略平行な方向に電流が流れるフィン型トランジスタからなるフィン型トランジスタ領域とを備え、素子分離層の高さは、プレーナ型トランジスタ領域の方がフィン型トランジスタ領域よりも大きく、かつ、フィン型トランジスタ領域は複数の素子分離層の高さを有するものとする。 （もっと読む）

【課題】低電圧回路領域のトランジスタの高機能化，高電圧回路領域のトランジスタの高耐圧化・高集積化を同時に実現する。
【解決手段】金属サリサイド膜によって形成されたワード線を備えるセルアレイ領域１２０と、周辺部に配置され，金属サリサイド膜と一部分において電気的に接触するか若しくは絶縁された主電極及び制御電極を備えるトランジスタを含む高電圧回路領域９０と、セルアレイ領域及び高電圧回路領域の周辺部に配置され，金属サリサイド膜によって形成された主電極及び制御電極を備えるトランジスタを含む低電圧回路領域８０とを備える不揮発性半導体記憶装置であり、メモリセルトランジスタは、スタックゲート型構造を備え、高電圧回路領域及び低電圧回路領域内のトランジスタは単一層からなるゲート構造若しくはスタックゲート型構造を備え、金属サリサイド膜と電気的に接触した配線領域と、電気的に絶縁された抵抗素子領域とを備える。 （もっと読む）

【課題】磁気抵抗効果セルのサイズがさらに小型化されても、隣接する磁気抵抗効果セルへの誤書き込みや誤消去が起こりにくくなるようにする。
【解決手段】磁気メモリ素子１０１は、固定磁性層４、絶縁層５、自由磁性層６の順に積層されてなる磁気抵抗効果セル７と、圧電層１１と、金属層１２とを含んでいる。金属層１２及び圧電層１１には、自由磁化層６の層面方向に関する長さよりも小さい幅を有する孔１４が設けられている。圧電層１１の厚みは電界が加えられると小さくなる。孔１４へ光を照射したときに発生する近接場光は、圧電層１１に電界が加えられているときのみ自由磁性層６に達してこれを昇温させる。隣接する磁気メモリ素子１０１に光が照射されても、所望の磁気メモリ素子１０１に係る圧電層１１にだけ電界を加えることができるので、誤書き込みされることがない。 （もっと読む）

【課題】ＤＲＡＭ部とロジック部とが並設されている構造で生産性を向上させることができる集積回路装置を提供する。
【解決手段】複数の容量素子１３０の上部電極１１８を従来から必須の上部容量配線１２２ａで接続することにより、複数の容量素子１３０の上部電極１１８を接続するために専用の製造工程や専用の製造設備が必要ないので生産性を向上させることができる。 （もっと読む）

【課題】 従来の強誘電体メモリは不揮発性を利用する強誘電体薄膜がメモリセル毎に孤立している。したがって、不揮発性メモリとして集積度を高める際には強誘電体薄膜も小さな形状に裁断されることとなり、その結果、充分な特性や信頼性が得られず、微細化、高集積化には限界が生ずるという課題があった。
【解決手段】 強誘電体薄膜を複数個の電極で挟み、強誘電体薄膜の中で分極信号を転送する分極転送部と、ゲート部に強誘電体薄膜を有する電界効果型トランジスタを分極検出部とをメモリの構成要素として組み合わせ、かつ強誘電体薄膜を連続、一体化した構成をとることにより、強誘電体特性を確保し、微細化、高集積化に適した強誘電体メモリを得る。 （もっと読む）

【課題】 従来の強誘電体メモリは不揮発性を利用する強誘電体薄膜がメモリセル毎に孤立している。したがって、不揮発性メモリとして集積度を高める際には強誘電体薄膜も小さな形状に裁断されることとなり、その結果、充分な特性や信頼性が得られず、微細化、高集積化には限界が生ずるという課題があった。
【解決手段】 強誘電体薄膜を複数個の電極で挟み、強誘電体薄膜を連続、一体化した構成をとり、強誘電体薄膜の中で分極信号を転送する分極転送デバイス構造を強誘電体メモリのメモリセル群として用いることにより、強誘電体特性を確保し、微細化、高集積化に適した強誘電体メモリが得られる。 （もっと読む）

【課題】単純なトランジスタ構造のメモリセルにより、ダイナミック記憶を可能とした半導体メモリ装置を提供する。
【解決手段】１ビットのメモリセルＭＣがフローティングのシリコン層１２に形成された一つのＭＩＳトランジスタにより構成される。ＭＩＳトランジスタのソース１５、ドレイン１４間に配置されたチャネル形成のための第１のゲート１３とは別に、シリコン層１２の電位を容量結合により制御するための電位固定された第２のゲート２０が設けられる。ＭＩＳトランジスタは、ドレイン接合近傍でインパクトイオン化を起こしてシリコン層１２を第１の電位に設定した第１データ状態と、ドレイン接合に順方向電流を流してシリコン層１２を第２の電位に設定した第２データ状態とをダイナミックに記憶する。 （もっと読む）

【課題】微細化・高集積化及び蓄積電荷量の増加を実現し、信頼性の高いメモリ構造を得る。
【解決手段】各メモリセル毎に１つの強誘電体キャパシタ構造と１つの選択トランジスタとを有する１トランジスタ１キャパシタ（１Ｔ１Ｃ）構造を採用し、各キャパシタ構造３０，５０を、半導体基板１０の表面からの高さが相異なる２層の層間絶縁膜４９，７４のいずれか１層内にそれぞれ配する。 （もっと読む）

【課題】製造プロセスを簡単にする。
【解決手段】基板４上に下部電極３が形成され、下部電極３上に状態変化材料２が形成され、状態変化材料２上に上部電極１が形成される。電源５は、上部電極１および下部電極３間に所定の電圧を印加する。状態変化材料２は、順方向には電流が流れやすいが逆方向には電流が流れにくい特性（ダイオード特性）と、所定のパルス電圧が印加されることによって抵抗値が増加／減少する特性（可変抵抗特性）とを示す。 （もっと読む）

【課題】ストレージノードに非晶質固体電解質層を備える抵抗性メモリ素子を提供する。
【解決手段】スイッチング素子及びこれに連結されたストレージノードを備えるメモリ素子において、ストレージノードは、２価以上の金属で形成された上部及び下部電極を備え、上部電極と下部電極との間に非晶質固体電解質層及び１価金属で形成されたイオンソース層を備えることを特徴とするメモリ素子である。 （もっと読む）