マイクロ電子工学装置用の電子部品および電子部品の製造方法。こうした方法にかかる特定の実施形態のひとつには、下地層を工作物の上に堆積するステップと、導電層をその下地層の上に形成するステップと、が含まれる。この方法ではさらに続けて、誘電層を導電層の上に堆積するステップを行ってもよい。この下地層の材料は、誘電層の誘電率を、その下地層が導電層の下に無い場合に較べて高めるようなものである。例えば下地層は、誘電層を導電層の上に堆積した後にあらためて高温焼き鈍し工程にかけなくとも、別の方法で非晶質誘電層を結晶化させる構造もしくはそのほかの特性を薄膜積層に与え得る。本方法の実施例のいくつかでは、あらためての高温焼き鈍し工程を使わないようにできるので、高誘電率を持つ誘電層をつくるにあたって非常に役立つであろう。
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【課題】アスペクト比が１：２のパッケージに高い有効比率で収容できる２^２Ｎ＋１ビットの半導体記憶装置を提供する。
【解決手段】アスペクト比が１：２の半導体基板２の主表面を３行３列の９個の領域に等分割し、中央領域以外の各領域にアスペクト比が１：２で２^２Ｎ−２ビットのサブアレイ部３を配置する。中央領域には制御回路４およびパッド５群を設ける。アスペクト比が１：２のメモリチップを形成することができ、従来と同様のアスペクト比が１：２のパッケージに高い有効比率で収容できる。 （もっと読む）

【課題】データ線に対して面積ペナルティの少ない取り出し構造を提供する。
【解決手段】グローバルデータ線となる配線１２とｐ型ウェル領域３内に形成されるローカルデータ線とを選択トランジスタＳＴ１を介して接続する。選択トランジスタＳＴ１のゲート電極１３ａ上に２本の選択線１６および選択線１７を形成する。一方の選択線１６は、選択トランジスタＳＴ１のゲート電極１３ａと電気的に接続されるが、もう一方の選択線１７は、選択トランジスタＳＴ１とは接続されない。すなわち、選択線１７とゲート電極１３ａの間には絶縁膜１４が形成されている。このように１つの選択トランジスタＳＴ１上にゲート長よりも短い２本の選択線１６、１７を設ける。選択線１７は、別の選択トランジスタと接続されるようになっている。 （もっと読む）

【課題】 ある程度の小さいメモリセルを実現しつつ、プレート線を共有化でき、且つメモリセルの直列接続による遅延を無くして高速動作が可能な半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置は、それぞれが、ゲート端子をワード線と接続されたセルトランジスタＱ０〜Ｑ３と、セルトランジスタのソース端子に一端を接続された強誘電体キャパシタＣ０〜Ｃ３と、を具備する複数の第１メモリセルを具備する。複数の第１メモリセルのそれぞれのセルトランジスタのドレイン端子を第１ローカルビット線ＬＢＬとし且つそれぞれの強誘電体キャパシタの他端を第１プレート線ＰＬとして、第１リセットトランジスタは、ソース端子を第１プレート線と接続され、且つドレイン端子を第１ローカルビット線と接続される。第１ブロック選択トランジスタＱＳは、ソース端子を第１ローカルビット線と接続され、且つドレイン端子を第１ビット線と接続される。 （もっと読む）

【課題】給電セルのレイアウト面積を縮小することによりメモリアレイ全体のレイアウト面積をさらに縮小することが可能な半導体記憶装置を提供する。
【解決手段】第１の金属配線層に、Ｎウェル電圧ＶＤＤＢを供給するメタル３１２を設ける。メタル３１２は、共有コンタクト２１６および２１９によりＮウェル領域に設けられた活性層３００と電気的に結合され、Ｎウェル領域に対してＮウェル電圧ＶＤＤＢが供給される。第３の金属配線層にＰウェル電圧ＶＳＳＢを供給するメタル３３２，３３３を設ける。Ｎウェル電圧ＶＤＤＢを供給するメタル３１２は、第１の金属配線層のメタルを用いた構成としているため下層へのくい打ち領域を必要とせず、Ｐウェル電圧ＶＳＳＢのメタル３３２，３３３の下層へのくい打ち領域のみ確保すればよい。したがって、給電セルＰＭＣのＹ方向の長さを縮小して、給電セルのレイアウト面積を縮小することができる。 （もっと読む）

【課題】立体的なキャパシタ構造を有するとともに、ゲート電極の角部付近において電界集中やリーク電流が生じ難く、かつ、微細化が図られた半導体装置を提供する。
【解決手段】半導体装置１９を、ゲート絶縁膜２、第１のゲート電極３、電極間絶縁膜８、および第２のゲート電極９などから構成する。ゲート絶縁膜２は半導体基板１の表面上に設けられている。第１のゲート電極３はゲート絶縁膜２上に設けられている。電極間絶縁膜８は第１のゲート電極３の表面を覆って設けられている。また、電極間絶縁膜８は、第１のゲート電極３が有する角部３ｃ，３ｄのうちゲート絶縁膜２と接触していない角部３ｃ以外を覆っている部分の少なくとも一部の膜厚が、角部３ｃを覆っている部分の少なくとも一部の膜厚よりも薄く形成されている。第２のゲート電極９は電極間絶縁膜８の表面を覆って設けられている。 （もっと読む）

【課題】ＮＡＮＤセルユニット内のセレクトゲート電極の低抵抗化を図る。
【解決手段】本発明の例に係る不揮発性半導体メモリは、ＮＡＮＤセルユニットのドレイン拡散層又はソース拡散層を挟んでカラム方向に隣接し、ロウ方向に伸びる第１及び第２セレクトゲート電極ＳＧＤが、それぞれ、ロウ方向に規則的に複数のコンタクト領域を有し、第１セレクトゲート電極のコンタクト領域と第２セレクトゲート電極のコンタクト領域が互いに対向しないように配置され、第１セレクトゲート電極のコンタクト領域には、第１セレクトゲート電極よりも上層に形成される配線ＳＤＬが接続され、配線ＳＤＬは、第１セレクトゲート電極側のＮＡＮＤセルユニット内のメモリセル上に配置される。 （もっと読む）

【課題】フローティングゲート間の電気容量を抑制できる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、直線状の第１のコントロールゲートと、第１のコントロールゲートと隣り合って並走する直線状の第２のコントロールゲートと、第１および第２のコントロールゲートと交差するアシストゲートと、それぞれが第１のコントロールゲートと半導体基板との間に配置されアシストゲートを挟んで互いに隣り合うように配置された第１および第２のフローティングゲートと、第２のコントロールゲートと半導体基板との間に配置された第３のフローティングゲートとを有している。第１のコントロールゲートの直線状に延びる方向に直交する方向を直交方向としたとき、第１および第２のフローティングゲートに挟まれる領域の直交方向に位置する領域に第３のフローティングゲートが配置されている。 （もっと読む）

相変化メモリ素子、および、それを形成する方法。このメモリ素子は、第１の電極を支持する基板を含む。絶縁材料構成要素は、第１の電極の上に配置され、また、相変化材料層は、相変化材料層が、第１の電極と電気的につながる（通信する）下表面を有するように、第１の電極の上に絶縁材料構成要素を取り囲んで形成される。メモリ素子は、また、相変化材料層の上表面と電気的につながる第２の電極も有する。
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【課題】ＳＯＩ構造であり、且つ一括消去可能な新規なＮＡＮＤ型セル構造を提供すること目的とする。また、ＳＯＩ技術の素子分離技術を適用し、ＮＡＮＤ型メモリセルの大容量化、高集積化を目的とする。
【解決手段】浮遊ゲートと制御ゲートを有するメモリ素子が複数直列接続されたＮＡＮＤセルと、複数のメモリ素子の制御ゲートがそれぞれ接続されているワード線と、消去線と、を有し、複数のメモリ素子の端子は、それぞれ、消去線とダイオード接続されている半導体装置である。ダイオード接続により、複数のメモリ素子の端子を消去線に電気的に接続することにより、消去動作を可能とする。 （もっと読む）

マイクロエレクトロニクス・トランジスタおよび製作方法の性能および製造可能性を強化するための新たな技術を提供する。
【課題】
【解決手段】トランジスタ装置およびそれを形成する方法であって、基板と、基板上の第１のゲート電極と、基板上の第２のゲート電極と、第２のゲート電極に重なり合うフランジ付き端部の対を備えるランディング・パッドとを備え、第２のゲート電極の構造は、ランディング・パッドの構造と不連続である。 （もっと読む）

ＳＯＩベースのＣＭＯＳ回路の、センシティブなＲＡＭ領域にバルク状のトランジスタ（１５１Ｂ）を形成することによって、ＲＡＭ領域はバルクトランジスタ構造に基づいて形成されているので、トランジスタの幅を増加させることにより、あるいはボディ接続をすることによって典型的に考慮されうるヒステリシス効果が削減されることから、有効チップ領域を非常に節約することができる。よって、高速スイッチング速度の恩恵は、ＣＰＵコアなどの速度クリティカル回路に維持されると同時に、ＲＡＭ回路は非常に空間効率的な方法で形成されうる。
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本発明は、第１表面（１０６）を有する第１電極（１０４）と前記第１表面から第１の方向（１１０）に延在するピラーとを備える電気素子を含む電気デバイスに関し、前記ピラーは前記第１表面から前記第１の方向に平行に測った長さを有し、前記第１の方向に直角の断面（１１６）を有し且つ前記第１の方向に広がり前記ピラーを覆う側壁表面（１２０）を有している電気デバイスにおいて、前記ピラーに向上した機械的安定性を与えるために、前記ピラーは前記ピラーの長さの少なくとも一部分に沿って延在するへこみ部（１２０）及び突部（１２２）の何れか一つを備えることを特徴とする。この電極によればキャパシタ、エッチング蓄積デバイス又はダイオードのような電気素子を改善された特性で費用効果的に形成することができる。
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【課題】熱による記憶素子へのダメージの発生を抑えて、繰り返し動作を安定して行うことを可能にする記憶素子を提供する。
【解決手段】２つの電極３，６間に記憶層４が配置され、この記憶層４に接して、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素が含まれたイオン源層５が設けられ、記憶層４が、金、銀、イリジウム、ルテニウム、レニウム、白金、パラジウム、ロジウム、オスミウムから選ばれる少なくとも一種以上の元素即ち貴金属元素を含有する酸化物から成る記憶素子１０を構成する。 （もっと読む）

【課題】低い動作電流、高集積化及び高速度化を提供できる不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】半導体基板を備え、複数の抵抗層は、半導体基板の表面付近にそれぞれ形成され、可変抵抗状態を保存するとき、複数の埋め込み電極は、複数の抵抗層下の半導体基板部分にそれぞれ形成され、複数の抵抗層とそれぞれ連結され、複数のチャネル領域は、隣接する複数の抵抗層間を連結し、隣接する複数の下部電極を連結しないように、半導体基板の表面付近に形成され、ゲート絶縁膜は、半導体基板のチャネル領域上に提供され、ゲート電極は、ゲート絶縁膜上に形成され、複数の抵抗層上を横切って伸張している不揮発性メモリ素子である。 （もっと読む）

炭素、フッ素などの原子種（１１１Ｂ）をドレイン及びソース領域（１１５、２０６）とボディ領域（１０７、２０７）とに導入することで、ＳＯＩトランジスタ（１１０、２１０Ｍ）の接合部のリークが著しく増加し、これにより、蓄積した少数電荷キャリアに対してリークパス（１１９、２１９Ａ）が強化される。これにより、ボディポテンシャルの変動が著しく減り、その結果、最新のＳＯＩデバイス（１００）の全体のパフォーマンスが向上する。具体的な実施形態では、このメカニズムは、スタティックＲＡＭ領域（２５０Ｍ）などのしきい値電圧にセンシティブなデバイス領域に選択的に適用することができる。
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【課題】セル間干渉効果による閾値変動なく、カップリング比を向上させる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、フローティングゲートＦＧ１，ＦＧ２とコントロールゲートＣＧとを持つスタックゲート構造の第１及び第２メモリセルを備え、第１及び第２のメモリセルのフローティングゲートＦＧ１，ＦＧ２は、それぞれ、第１部分ＦＧ１と、第１部分ＦＧ１上に配置され、コントロールゲートＣＧが延びる方向における幅が第１部分ＦＧ１のそれよりも狭い第２部分ＦＧ２とから構成され、第１及び第２メモリセルの第１部分ＦＧ１の間の第１スペースには、１種類の絶縁体が満たされ、第１及び第２メモリセルの第２部分の間の第２スペースには、その１種類の絶縁体の誘電率よりも高い誘電率を持つ誘電体を介してコントロールゲートＣＧが配置される。 （もっと読む）

【課題】６Ｆ^２セルレイアウトを有する半導体記憶装置において、ストレージキャパシタを最密状態でレイアウトし、しかもＨＳＧ閉塞マージンを十分に確保する。
【解決手段】複数の活性領域１３は、ワード線１４と直交するＸ方向と約１８度をなす直線上に整列しているとともに、ワード線１４に平行なＹ方向に整列している。各活性領域１３の両端部及び中央部にはセルコンタクト１８が形成される。ストレージノードコンタクト２４は活性領域１３の両端部に形成されたセルコンタクト１８の上方に形成され、その中心位置はセルコンタクト１８の中心位置からオフセットされて、ストレージノードコンタクト２４は等間隔な千鳥状にレイアウトされる。その後、ストレージノードコンタクトパッド２６の中心位置はストレージノードコンタクト２４の中心位置からさらにオフセットされて、ストレージノードコンタクトパッド２６は等間隔な千鳥状にレイアウトされる。 （もっと読む）

【課題】キャパシタとトランジスタで構成される不揮発性記憶素子は、微細化や高速化が難しい。今後の微細化や高速化に適した不揮発性記憶素子の素子構造が望まれる。
【解決手段】半導体プロセスと親和性のあるプロセスを用いて、下部電極２５上に形成された可変抵抗膜２６と、可変抵抗膜２６上に形成されて可変抵抗膜２６の側面を含む全面を覆い、かつ外側に拡大して形成された上部電極２７とから記憶部が構成される。さらに、上部電極２７の外側に拡大された拡大電極部２８に接し、拡大電極部２８の下に形成された接続電極２９と、下部電極２５と接続電極２９との側面を埋めて形成される第２の層間絶縁膜３０とは記憶部の下部を覆っている。また、記憶部の上部には電極引き出し部および記憶部を覆い、かつ第２の層間絶縁膜３０上に形成された第３の層間絶縁膜３１が形成されている。 （もっと読む）

【課題】寄生バイポーラとしての動作を防止でき、かつ高集積化に適した不揮発性半導体記憶装置を提供する。
【解決手段】支持基板１と埋め込み絶縁層２と半導体層３とからＳＯＩ基板が構成されている。１ｐｏｌｙ型メモリセル１０は、１対のソース／ドレイン領域１１と、フローティングゲート電極層１３と、コントロールゲート用不純物拡散領域１４とを有している。分離絶縁層６は、半導体層３の表面から埋め込み絶縁層２に達しながらコントロールゲート用不純物拡散領域１４の周囲を取り囲むことで、ソース／ドレイン領域１１が形成された領域とコントロールゲート用不純物拡散領域１４とを分け隔てている。 （もっと読む）