【課題】 複数のメモリ・セルの各々の中のデータ・ビットにアクセスするために、メモリ・セルごとに複数のポートを有するメモリを含む集積回路を提供すること。
【解決手段】 このようなメモリは、各々のメモリ・セルが、単一の静電容量源として互いに接続された複数のキャパシタ（１０２）を含む、メモリ・セルのアレイを含む。第１のアクセス・トランジスタ（１０４）が、複数のキャパシタの第１のキャパシタと第１のビット線との間に結合され、第２のアクセス・トランジスタ（１０６）が、複数のキャパシタの第２のキャパシタと第２のビット線との間に結合される。各々のメモリ・セルにおいて、第１のアクセス・トランジスタのゲートが、第１のワード線に接続され、第２のアクセス・トランジスタのゲートが、第２のワード線に接続される。 （もっと読む）

【課題】電流駆動能力が向上した相変化メモリ装置を提供すること
【解決手段】 複数のビットラインと第１のワードラインとの間にそれぞれ接続された複数の相変化メモリセルを含む第１のメモリブロックと、複数のビットラインと第２のワードラインとの間にそれぞれ接続された複数の相変化メモリセルを含む第２のメモリブロックと、第１及び第２のワードラインの電圧レベルをそれぞれプルダウンさせ、１つのノードを共有する第１及び第２のプルダウントランジスタを含む相変化メモリセルアレイ、及び第１及び第２のワードラインの電圧レベルをそれぞれプルアップさせる第１及び第２のプルアップトランジスタを備えるロードライバーを含む。 （もっと読む）

【課題】本発明は、駆動能力がより向上したＳＲＡＭ構造を提供する。
【解決手段】本発明のＳＲＡＭ素子は、ＭＯＳトランジスタから構成された第１及び第２のアクセストランジスタと、ＭＯＳトランジスタから構成された第１及び第２のドライブトランジスタと、フルアップ素子として使われる第１及び第２のＰチャンネル薄膜トランジスタとを含むＳＲＡＭ素子であって、第１及び第２のドライブトランジスタの共通ソースとしてされ、半導体基板内にドーパントが注入されて形成された基底電位層と、第１及び第２のＰチャンネル薄膜トランジスタ各々のソースが接続される電源電位層と、基板の上に形成され、かつ、基底電位層及び電源電位層の間に配置された絶縁膜とを含むすることを特徴とする。 （もっと読む）

【課題】センスアンプ領域及びワードラインドライバー領域の幅を減少させ、全体的なレイアウト面積を減少させることができる半導体メモリ装置を提供すること。
【解決手段】センスアンプ及びワードラインドライバー領域のための面積を最小化するレイアウトを有する半導体メモリ装置であって、デコーディングドライバーがセンスアンプ領域に配置され、デコーディングドライバーからサブワードラインドライバー側に伝送される信号のための配線が隣接サブアレイ上に配置される。また、デコーディングドライバーに提供されるプレデコーディング信号を伝送するための配線も隣接サブアレイ上に配置される。 （もっと読む）

４５〜５５ｎｍ以下のチャネル長さを持つメモリ素子を有する不揮発性メモリデバイスを、既存のリソグラフィ技法を用いて製造する。１つの手法では、同一のフォトレジスト層に対して第１フォトマスク及び第２フォトマスクのパターンを転写する。この第１フォトマスクは、たとえば、特徴寸法Ｆの間隔を置いて互いに分離された所与の特徴寸法Ｆを持つ開口部を有することが可能である。第２フォトマスクは、３Ｆまたは５Ｆなどの所望の選択ゲート間間隙を作るような寸法の開口部を有している。第３フォトマスクを用いて、選択ゲート構造体上の第２フォトレジスト層に保護部分を設ける。最終的な構造体は、距離５Ｆだけ間隔を置いて互いに分離された幅Ｆのメモリ素子と、３Ｆまたは５Ｆの間隔を置いて互いに分離された幅３Ｆの選択ゲートとを有する。別の手法では、３つのフォトマスクのパターンをそれぞれのフォトレジスト層に転写して、類似した最終的な構造体を作成する。 （もっと読む）

【課題】 可変抵抗体の電気的に寄与する領域の面積が上部電極若しくは下部電極等で規定される面積よりも微細な面積である構造の可変抵抗素子及びその製造方法を提供する。
【解決手段】 下地基板５上に配置される下部電極１の上部には、突起電極物２が形成される。突起電極物２は、下部電極１の接触面と異なる面に可変抵抗体３と接触されており、この可変抵抗体３が突起電極物２との接触面と異なる面において上部電極４と接触している。これによって突起電極物２（可変抵抗体３）と上部電極４とのクロスポイント部分可変抵抗体の電気的に寄与している領域になるため、従来の可変抵抗素子における領域よりも、その面積が縮小される。 （もっと読む）

【課題】ソースの抵抗を低減して、各メモリセルのしきい値電圧のばらつきを抑制すると共に、不揮発性半導体記憶装置の微細化を図ることができる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明に係る不揮発性半導体記憶装置１０は、半導体基板と、半導体基板１００の主表面上に第１絶縁膜１０１を介して形成され、半導体基板１００に反転層を形成可能なアシストゲートＡＧと、アシストゲートＡＧの側面上に形成された第２絶縁膜１０６と、半導体基板の主表面上に第３絶縁膜１０５を介して形成され、第２絶縁膜１０６上に延在するフローティングゲートＦＧと、フローティングゲートＦＧ上に第４絶縁膜１１２を介して形成されたコントロールゲートＣＧと、フローティングゲートＦＧに対して、アシストゲートＡＧと反対側に位置する半導体基板１００の主表面に形成された不純物拡散層ＳＲと、不純物拡散層ＳＲ上に形成され、該不純物拡散層ＳＲの表面から上方に突出した導電性の突出部ＳＲａとを備える。 （もっと読む）

【課題】スタックキャパシタの容量の増大及びパフォーマンスの向上が可能な半導体装置を提供する。
【解決手段】半導体装置は、陥凹ゲートとディープトレンチキャパシタ装置１０２とを有し、陥凹ゲートの突出部１２０とディープトレンチキャパシタ装置１０２の上部とが露出している基板と、上部の側壁と突出部１２０の側壁とに形成されるスペーサと、導電材料から形成され、スペーサ間の空間に形成され、埋設ビットラインコンタクト１３４ａとキャパシタ埋設表面ストラップ１３４ｂとを有する埋設部分と、陥凹ゲートを横切って形成されるワードライン１４０と、埋設ビットラインコンタクト１３４ａ上に位置する上ビットラインコンタクトと、上ビットラインコンタクトに接続され、キャパシタ埋設表面ストラップ１３４ｂを覆わないビットライン１５０と、キャパシタ埋設表面ストラップ１３４ｂと接続し、プラグを有するスタックキャパシタと、を備える。 （もっと読む）

【課題】高集積ＳＲＡＭに好適な積層メモリセルを提供する。
【解決手段】高集積ＳＲＡＭに好適な積層メモリセルにおいて、第１層に形成された第１，２プルダウントランジスタと、前記第１層の上部に位置した第２層に形成され、前記第１，２プルダウントランジスタとそれぞれ連結されてインバータラッチを形成する第１，２プルアップトランジスタと、前記第２プルダウントランジスタのゲートとビットラインとの間に接続され、前記第１層または第２層の上部に位置した第３層に形成されるパストランジスタと、を備える。 （もっと読む）

【課題】直列に接続された複数のメモリセルの選択／非選択を行う選択ゲートトランジスタを微細化する。
【解決手段】メモリセルアレイ１１、選択ゲートトランジスタＳＧＤ、ＳＧＳ、制御ゲート駆動回路１２、選択ゲート駆動回路１３、ソース線駆動回路１４を備える。メモリセルアレイ１１は、メモリセルが複数個直列に接続されたメモリセル群を有する。選択トランジスタＳＧＤはメモリセル群の一端とビット線ＢＬ間に接続される。選択トランジスタＳＧＳはメモリセル群の他端とソース線ＳＬ間に接続され、選択トランジスタＳＧＤのゲート長より短いゲート長を有する。制御ゲート駆動回路１２はメモリセル群の制御ゲートを駆動し、選択ゲート駆動回路１３は選択トランジスタＳＧＤ、ＳＧＳのゲートを駆動する。ソース線駆動回路１４はソース線ＳＬを駆動し、ビット線制御回路１６はビット線ＢＬを介してメモリセルへビット線電位を与える。 （もっと読む）

【課題】原子・分子スケールの安定したビットを形成して、記録密度を大幅に向上すること。
【解決手段】奇数個の電子を持つ原子（イオン）では、全スピン量子数Ｓは必ず半奇数であり、スピンハミルトニアンは、磁場のないとき、クラマースの二重項が残り、±Ｓは同じエネルギー状態にある。ハミルトニアンの時間反転対称性から磁場とスピン磁気モーメントを同時に反転すればエネルギーは変わらないため、極低温でスピンの最低エネルギー準位にクラマースの二重項が残る常磁性物質では、最低エネルギー準位のスピンを磁場で反転することにより±Ｓの選択が可能となり、磁場のない状態で記録を行うことができる。本技術は、このようなクラマース二重項を持つ孤立スピンを利用して、情報（信号）を記録する。 （もっと読む）

【課題】半導体装置の面積の縮小化を可能とし、データの読み出しを正確に行い、データの差し替えを簡略化した半導体装置を課題とする。
【解決手段】半導体装置は、リセット信号によりメモリセルとデータ線を制御することで、確実なデータ出力が可能となる。またデータ保持手段の要素を有し、データの保持手段は複数のメモリセルを有する。このようなメモリセルによって、面積縮小化を図ることができる。メモリセルにおいて、トランジスタをＧＮＤと非接続にすることにより、データの書き替えを簡略化することができる。 （もっと読む）

【課題】ＮＡＮＤ構造のマルチビット不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】ボディーから上方に突出し、その間に第１絶縁膜が埋め込まれた少なくとも一対のフィンを有する半導体基板を備える不揮発性メモリ素子である。複数の制御ゲート電極は、第１絶縁膜及び一対のフィンを横切って伸張し、一対のフィンの外側の少なくとも上部を覆い、半導体基板と絶縁されうる。複数のストレージノードは、複数の制御ゲート電極と一対のフィンとの間にそれぞれ介在され、半導体基板と絶縁される。複数の制御ゲート電極は、順次に２個ずつ対をなし、同じ対の制御ゲート電極は、第１離隔距離を有し、隣接した互いに異なる対の隣接した制御ゲート電極は、第１離隔距離より大きい第２離隔距離を有する。 （もっと読む）

【課題】メモリセルトランジスタのショートチャネル効果を低減可能な不揮発性半導体記憶装置を提供する。
【解決手段】複数のメモリセルトランジスタＭＴ₁₁〜ＭＴ_1nがマトリクス状に配置された不揮発性半導体記憶装置であって、第１導電型（ｐ⁺型）の第１の半導体層（半導体基板）１と、第１の半導体層１上に配置され、第１の半導体層１からの上方への不純物の拡散を抑制する第２の半導体層２と、第２の半導体層２上に配置され、複数のメモリセルトランジスタＭＴ₁₁〜ＭＴ_1nのそれぞれの第２導電型（ｎ⁺型）のソース領域４２１〜４２ｎ、第２導電型（ｎ⁺型）のドレイン領域４２２〜４２（ｎ＋１）、及び第２導電型（ｎ^-型）のチャネル領域４１１〜４１ｎを周期的に配置した第３の半導体層３と備える。 （もっと読む）

【課題】チップの内で大きな面積を占めるメモリ領域の低コスト化を図ることにより、チップ全体の製造コストを抑えることを課題とする。
【解決手段】薄膜からなる無線チップが有するメモリ領域において、有線の接続で入力された信号によりデータの書き込みを行い、無線による信号により読み出しを行う。有線の接続による信号に基づき生成されたアドレスを指定する信号により、有機メモリを構成するビット線及びワード線がそれぞれ選択され、選択されたメモリセルに電圧が印加される。このようにして書き込みが行われる。また読み出しは、無線の信号により生成されたクロック信号等により行われる。 （もっと読む）

【課題】選択ゲートトランジスタにおける選択ゲート電位のノイズを低減し安定性を高めることができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルとこのメモリセルを選択する選択ゲートトランジスタとを有するセルユニットが複数配列されたメモリセルアレイと、選択ゲートトランジスタの制御ゲートである選択ゲート線ＳＧＳＬの上層に形成された上部配線ＵＬと、選択ゲート線ＳＧＳＬ上に形成され、選択ゲート線ＳＧＳＬと上部配線ＵＬとを電気的に接続するコンタクト材ＣＰ１とを備える。選択ゲート線ＳＧＳＬは、第１ゲート電極、ゲート間絶縁膜、第２ゲート電極の順序で積層され、ゲート間絶縁膜は第１ゲート電極と第２ゲート電極とを接触させるためのＥＩパターンを有する。さらに、コンタクト材ＣＰ１は、ＥＩパターンが配置されていない選択ゲート線ＳＧＳＬ上に配置されている。 （もっと読む）

【課題】一つのメモリセルに少なくとも２ビットのマルチビット情報を格納することができるマルチビットフラッシュメモリセルの製造方法を提供する。
【解決手段】半導体基板上にチャンネル領域の一部に該当する第１領域を開放するイオン注入マスクを形成する段階と、前記イオン注入マスクにより開放された前記領域に選択的にイオン注入し、前記チャンネル領域のしきい値電圧を部分的にコード化してチャンネル領域を第１しきい値電圧(Ｖｔ)領域とイオン注入された領域である第２しきい値電圧領域に二元化する段階と、チャンネル領域上にトンネル誘電層を形成する段階と、トンネル誘電層上にフローティングゲート及びコントロールゲートを形成する段階とを含む。 （もっと読む）

【課題】不揮発性半導体記憶装置の高集積化，高耐圧化，高速化，加工容易性を同時に実現する。
【解決手段】トンネル絶縁膜上のフローティングゲート電極層，ゲート間絶縁膜，第１，及び第２コントロールゲート電極層及び金属シリサイド膜を備えるメモリセルトランジスタと、高電圧用ゲート絶縁膜２１上の高電圧用ゲート電極層５１，一部分を開口したゲート間絶縁膜２５，第１，及び第２コントロールゲート電極層４８，４６及び金属シリサイド膜５３を備える高電圧トランジスタと、トンネル絶縁膜２０上のフローティングゲート電極層５０，一部分を開口したゲート間絶縁膜２５，第１，及び第２コントロールゲート電極層４８，４６及び金属シリサイド膜５３を備える低電圧トランジスタと、メモリセルトランジスタ，高電圧トランジスタ及び低電圧トランジスタのソース・ドレイン領域上に直接、配置されるライナー絶縁膜２７とを備える不揮発性半導体記憶装置。 （もっと読む）

【課題】開放形ビットライン構造を有するマルチレベル動的メモリ装置を提供する。
【解決手段】マルチレベル動的メモリ装置は、複数のワードライン、開放形の複数のビットライン、複数のメモリセルであって、前記複数のメモリセルの各メモリセルが、各ワードラインと各ビットラインと接続され、少なくとも２ビット以上のデータを保存する複数のメモリセル、及び複数のセンスアンプ部であって、前記複数のセンスアンプ部の各センスアンプ部が、両側に位置した前記ビットライン間の電圧差を増幅する複数のセンスアンプ部を備える。 （もっと読む）

【課題】複数のストリップ状ゲート電極をマスクとしてドーパント元素の表面濃度と接合深さが等しい拡散層を形成することが可能な半導体装置。
【解決手段】ゲート絶縁膜表面に少なくとも１つのストリップ状ゲート電極の第１群および複数のストリップ状ゲート電極の第２群を形成し、ゲート絶縁膜表面と接する第１面、第１面の長側端から垂直に延びる第２面、第１、第２の面の他端を結ぶ湾曲した第３面を有し、第１群のゲート電極および第２群のゲート電極は第１群の少なくとも１つのゲート電極の湾曲した第３面が第１方向に向くように、かつ第２群の各ゲート電極の湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列され、互いに隣接する第１、第２の群の各ゲート電極の第３面間の間隙が互いに隣接する第１、第２の群の各ゲート電極の第２面間の間隙より狭くし、ゲート電極間の間隙を通して不純物導入し拡散層を形成する。 （もっと読む）