【課題】セル面積を縮小してもデータ保持特性の優れた半導体記憶装置を提供することである。
【解決手段】本発明の１態様による半導体装置は、半導体基板中に設けられたソース、ドレイン及びチャネル領域と、該チャネル領域の半導体基板表面にゲート絶縁膜を介して設けられたゲート電極とを含むトランジスタと、前記チャネル領域に接続されたキャパシタと、前記ゲート電極に電気的に接続された第１の配線と、前記ドレインに電気的に接続された第２の配線とを具備する。 （もっと読む）

【課題】製造プロセスを簡単にする。
【解決手段】基板４上に下部電極３が形成され、下部電極３上に状態変化材料２が形成され、状態変化材料２上に上部電極１が形成される。電源５は、上部電極１および下部電極３間に所定の電圧を印加する。状態変化材料２は、順方向には電流が流れやすいが逆方向には電流が流れにくい特性（ダイオード特性）と、所定のパルス電圧が印加されることによって抵抗値が増加／減少する特性（可変抵抗特性）とを示す。 （もっと読む）

【課題】ストレージノードに非晶質固体電解質層を備える抵抗性メモリ素子を提供する。
【解決手段】スイッチング素子及びこれに連結されたストレージノードを備えるメモリ素子において、ストレージノードは、２価以上の金属で形成された上部及び下部電極を備え、上部電極と下部電極との間に非晶質固体電解質層及び１価金属で形成されたイオンソース層を備えることを特徴とするメモリ素子である。 （もっと読む）

【課題】露光光波長が短くなってもレジストの傾斜・うねり・倒壊等を防止でき、半導体記憶装置の微細化・高集積化に対応できる半導体装置を提供する。
【解決手段】ライン状の繰り返しパターンからなる主パターン１００が集積された記憶素子形成領域を有する半導体記憶装置であって、主パターン１００の長手方向に沿った記憶素子形成領域の長辺側外縁部に、記憶素子形成領域とは反対側に突起部１１０ａを有するライン状のダミーパターン１１０が、主パターン１００と平行に形成されている。すなわち、微細化された多数の繰り返しパターンが並列する密集した記憶素子アレイ（メモリセルアレイ）の外縁部に、記憶素子部の占有面積の増加を抑制しつつ、レジストの傾斜・うねり・倒壊等を防止するダミーパターンを配置することが可能となり、半導体記憶装置の高集積化をスムーズに促進することができる。 （もっと読む）

ＤＲＡＭメモリーデバイスのようなメモリーデバイスは、メモリーデバイスの下部ゲート領域と接触するＤＲＡＭメモリーの局所的配線の上方に１つかまたはそれ以上の金属層を含んでもよい。半導体コンポーネントのサイズが減少し、かつ、回路密度が増大するにつれて、これらの上部金属層における金属ルーティングの密度は、次第に、加工するのが難しくなる。上部金属層に結合されてもよい付加的金属ルーティングを下部ゲート領域に提供することによって、上部金属層の間隔要件が、緩和され、それと同時に、半導体デバイスのサイズを維持することができる。さらに、メモリーデバイスのゲート領域に形成された付加的金属ルーティングは、ストラッピング構造において、その他の金属コンタクトに平行に配置されてもよく、それによって、ＤＲＡＭメモリーセルの埋め込みデジット線のような金属コンタクトの抵抗を減少させる。 （もっと読む）

【課題】相変化メモリ装置のメモリセルの層構造を最小化し、相変化メモリ装置の小型化、構造の簡素化、製造工数の削減を図ること。
【解決手段】複合型プラグ１０４を形成し、一つのコンタクトホール内に、ヒータ電極として機能する第１のプラグ（ＴｉＮ）１０６と、コンタクトプラグとして機能する第２のプラグ（Ｗ）１０８と、を併存させる。これにより、コンタクトプラグ上にヒータ電極を積み重ねる必要がなくなる。複合型プラグ１０４において、第１／第２のプラグの比抵抗Ｒ１１，Ｒ１２は、Ｒ１１>Ｒ１２である。 （もっと読む）

【課題】製造プロセスの複雑化を抑制し、かつデータを蓄積するためのキャパシタの容量を大きくした半導体装置を提供する。
【解決手段】周辺回路部に設けられた複数の配線層を備え、メモリセルは、プレート電極と、プレート電極の開口の側壁に形成された容量絶縁膜と、容量絶縁膜が側壁に形成された開口内に埋め込まれた蓄積電極とが複数の配線層に対応して設けられ、蓄積電極同士が接続されたキャパシタを有する構成である。 （もっと読む）

【課題】 占有面積が小さく、蓄積信号量が大きなキャパシタを有する半導体記憶装置及びその製造方法を提供することである。
【解決手段】 本発明の１態様による半導体記憶装置は、半導体基板上に形成されたトランジスタと、前記トランジスタの上方に形成され、下部電極、誘電体膜、及び上部電極を含むキャパシタと、前記上部電極の側面に形成され、この上部電極を改質した半絶縁層と、前記キャパシタを覆って形成された絶縁膜と、前記上部電極に接続する配線とを具備する。 （もっと読む）

【課題】蓄積した電荷を検出可能なレベルまで増幅することで、より微細化したＤＲＡＭにおける情報の保持時間をより長くする。
【解決手段】ＳＯＩ層１２２において、所定方向に延在する線条の書き込みビットライン１０６が形成され、この上部に絶縁層１２３を挟んで、書き込みビットラインとは異なる方向に延在する線条の書き込みワードライン１０８が形成されている。また、書き込みビットライン１０６の一部領域を覆うように、絶縁層１２３及び絶縁層１２４を介して読み出しワードライン１１０が形成されている。読み出しワードライン１１０は、書き込みワードライン１０８を跨ぐように形成されている。また、読み出しワードライン１１０の領域より上方に延在している書き込みビットライン１０６の部分に、ｎ型不純物が導入されたｎ⁺拡散領域１０６ａが形成されている。 （もっと読む）

【課題】メモリの集積度を向上させた半導体記憶装置を提供する。
【解決手段】データを蓄積するための記憶素子に接続されたトランジスタを含むメモリセルが複数設けられ、複数のメモリセルから１つを特定するためのビット線およびワード線を有しており、上記トランジスタは活性領域をソース電極およびドレイン電極で挟む構造が基板面に対して垂直方向に形成され、所定の方向に隣接して形成された２つのメモリセルに同一のビット線が接続され、これら２つのメモリセルの一方を含み、所定の方向に隣接して形成された２つのメモリセルのトランジスタにゲート電極として同一のワード線が設けられた構成である。 （もっと読む）

【課題】ＣＰＰ構造を有する磁気抵抗効果素子の中間層の一部にナノサイズの微小磁性領域を再現性並びに制御性よく形成する。
【解決手段】磁気抵抗効果素子１は、磁化固着層５と、磁化自由層７と、これらの間に介在され、磁性領域１１とそれより電気抵抗が高い非磁性領域１２とを有する中間層６とを備える磁気抵抗効果膜２を具備する。磁気抵抗効果膜２にはその膜面に対して略垂直方向にセンス電流が通電される。中間層６の磁性領域１１は、非磁性領域１２を局部的に貫通して膜面垂直方向に延伸している。このような中間層６の非磁性領域１２は、磁性領域１１に含まれる磁性金属元素より表面エネルギーが大きい非磁性金属元素を含んでいる。 （もっと読む）

【課題】情報の記録及び読み出し及び書き込みにおける閾値電圧等の特性のばらつきを抑制することができ、適正な特性を有する記憶素子を提供する。
【解決手段】第１の電極１及び第２の電極４の間に記憶層５が挟まれて構成され、この記憶層５が酸化物層２とＣｕを含有するイオン化層３とを積層して成り、酸化物層２が希土類元素酸化物から成り、イオン化層３がＳ，Ｓｅ，Ｔｅから選ばれる１種以上の元素を含有する記憶素子１０を構成する。 （もっと読む）

【課題】電界効果型トランジスタとキャパシタとをナノワイヤを用いて構成した新規な回路装置を提供する。
【解決手段】電界効果型トランジスタとキャパシタとを有する回路装置であって、
前記電界効果型トランジスタは、第１のナノワイヤからなるチャネルを有し、
前記キャパシタは、導電性を有する第２のナノワイヤからなる第１の電極と、前記第１の電極の外周を部分的に被覆する誘電体層と、前記誘電体層の外周を被覆する第２の電極とを含み構成され、
前記電界効果型トランジスタのゲート電極、ソース電極及びドレイン電極の少なくとも一つに、前記キャパシタの前記第１又は第２の電極が接続されている。 （もっと読む）

【課題】 複数のメモリ・セルの各々の中のデータ・ビットにアクセスするために、メモリ・セルごとに複数のポートを有するメモリを含む集積回路を提供すること。
【解決手段】 このようなメモリは、各々のメモリ・セルが、単一の静電容量源として互いに接続された複数のキャパシタ（１０２）を含む、メモリ・セルのアレイを含む。第１のアクセス・トランジスタ（１０４）が、複数のキャパシタの第１のキャパシタと第１のビット線との間に結合され、第２のアクセス・トランジスタ（１０６）が、複数のキャパシタの第２のキャパシタと第２のビット線との間に結合される。各々のメモリ・セルにおいて、第１のアクセス・トランジスタのゲートが、第１のワード線に接続され、第２のアクセス・トランジスタのゲートが、第２のワード線に接続される。 （もっと読む）

【課題】半導体装置の高集積化を達成する。
【解決手段】第１導電型の半導体基板上に第１ゲート絶縁膜４を介して形成された浮遊ゲート７と、前記半導体基板上に第２絶縁膜を介して形成された第２電荷保持領域と、第1方向に延在し、前記第１電荷保持領域の上に第２ゲート絶縁膜５を介して形成された制御ゲート８と、前記第１方向に延在し、前記第２電荷保持領域の上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、第２方向に延在し、前記第1及び第２ゲート電極と交差するように前記半導体基板上に形成された半導体層１０とを具備し、前記半導体層は、第２導電型のｎ型導電領域３が形成される。 （もっと読む）

【課題】微細な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、制御ゲート絶縁膜４を介して制御ゲート電極５を形成する第１電極形成工程と、半導体基板１の表面に、記憶ノード絶縁膜６を形成する工程とを含む。記憶ノード絶縁膜６の表面にメモリゲート電極を形成する第２電極形成工程を含む。第２電極形成工程は、記憶ノード絶縁膜６の表面にメモリゲート電極層７ａを形成する工程と、メモリゲート電極層７ａの表面に、メモリゲート電極層７ａよりもエッチング速度が遅い補助膜８を形成する工程と、メモリゲート電極層７ａおよび補助膜に対して異方性エッチングを行なう工程とを含む。 （もっと読む）

【課題】フラーレン層を具備した相変化メモリ素子の製造方法を提供する。
【解決手段】基板上にスイッチング素子、及びスイッチング素子と連結された下部電極を設け、下部電極を覆う層間絶縁膜を形成し、層間絶縁膜に下部電極の一部を露出させる下部電極コンタクトホールを形成する段階と、コンタクトホールにプラグ材料を充填して下部電極コンタクトプラグを形成する段階と、少なくとも下部電極コンタクトプラグの上部を含む領域にフラーレン層を形成する段階と、フラーレン層上に相変化層及び上部電極を順に積層する段階とを含む相変化メモリの製造方法である。 （もっと読む）

【課題】相変化メモリにおいて、相変化物質と下部電極との接触面積を画期的に減らして、低電力で動作可能であり、かつ、集積度をさらに向上させることができる炭素ナノチューブを利用した相変化メモリ及びその製造方法を提供すること。
【解決方法】相変化を誘導するのに必要な外部電流を供給する電流源電極と、電流源電極と側方向に対向する相変化物質層と、電流源電極と相変化物質層との間に複数配列した炭素ナノチューブ電極と、炭素ナノチューブ電極の外側に形成されて炭素ナノチューブ電極から生成される熱が外部に伝達されるのを抑制する絶縁体とを含む。 （もっと読む）

２次電子注入（ＳＥＩ）は、ＮＲＯＭセルなどのＯＮＯ層内に別個の電荷蓄積領域を有するＮＶＭセルをプログラムするために使用される。低ワード線電圧（Ｖｗｌ）、負基板電圧（Ｖｂ）、更に狭い及び深いインプラントの種々の組合せによりプロセスが促進される。第２ビット問題を制御することができ、保存及びパンチスルーを改善することができる。より低いＳＥＩプログラミング電流が、ビット線抵抗、必要な接点の数、及び電源要件に関する制約の緩和をもたらすことができる。 （もっと読む）

【課題】ナノワイヤを用いた新規なキャパシタを提供する。
【解決手段】導電性のナノワイヤからなる第１の電極１と、第１の電極の外周を部分的に被覆する誘電体層２と、誘電体層の外周を被覆する第２の電極３と、を有するキャパシタ。導電性のナノワイヤからなり、第１の端部と第２の端部とを有する第１の電極と、第１の端部における外周を被覆し、第１の端部から前記第２の端部側に向かって、第１の電極の外周を被覆し、且つ前記第２の端部を被覆していない誘電体層と、誘電体層の外周を被覆する第２の電極と、を有するキャパシタ。 （もっと読む）