キャパシタおよびそれを用いた回路装置
【課題】ナノワイヤを用いた新規なキャパシタを提供する。
【解決手段】導電性のナノワイヤからなる第１の電極１と、第１の電極の外周を部分的に被覆する誘電体層２と、誘電体層の外周を被覆する第２の電極３と、を有するキャパシタ。導電性のナノワイヤからなり、第１の端部と第２の端部とを有する第１の電極と、第１の端部における外周を被覆し、第１の端部から前記第２の端部側に向かって、第１の電極の外周を被覆し、且つ前記第２の端部を被覆していない誘電体層と、誘電体層の外周を被覆する第２の電極と、を有するキャパシタ。
【解決手段】導電性のナノワイヤからなる第１の電極１と、第１の電極の外周を部分的に被覆する誘電体層２と、誘電体層の外周を被覆する第２の電極３と、を有するキャパシタ。導電性のナノワイヤからなり、第１の端部と第２の端部とを有する第１の電極と、第１の端部における外周を被覆し、第１の端部から前記第２の端部側に向かって、第１の電極の外周を被覆し、且つ前記第２の端部を被覆していない誘電体層と、誘電体層の外周を被覆する第２の電極と、を有するキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はキャパシタ及びそれを用いた回路装置に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩの微細加工技術の進歩に伴い、ＣＰＵの演算処理速度の向上や、半導体メモリーの容量増加および、各種電気機器の小型化が急速な勢いで進んでいる。しかしながら、上記ＬＳＩは、露光技術を始めとするトップダウン法を用いてパターンニングが行われており、その加工精度は数十ナノメートルが限界である。また、数ナノメートルの構造を作製する手法として、走査トンネル顕微鏡（ＳＴＭ）や原子間力顕微鏡（ＡＦＭ）などを挙げることができるがこれらの手法では大面積化することは容易ではない。その為、更なる電子回路の集積化を行うためには新規技術の創出が必要となってくる。
【０００３】
そこで、上記課題を解決する手法の一つとしてナノワイヤを用いた電子回路が提案されている。上記ナノワイヤは主にボトムアップ法で作製されるため、現在のトップダウン法よりも一桁以上高い密度の回路を提供できる可能性を秘めている。また、そのサイズが数ナノメートルとなることで量子効果など新たな効果を期待することができるため、例えば量子効果の非線形光学特性を用いた超高速光スイッチング素子など、従来にはない新規デバイスを提供できる可能性も有している。
【０００４】
なお、トップダウン法とは、大きなものから小さな物を生み出す微細加工技術の総称であり、ボトムアップ法とは、ナノワイヤのように小さな物質を生成して拡大していく微細組立方法のことである。
【０００５】
上記ナノワイヤの研究例としては、例えば半導体ナノワイヤを用いたFET技術を挙げることができる。半導体ナノワイヤFET(Field-Effect-Transistor)は、数百〜数千cm2/Vsという高移動度を有した半導体ナノワイヤを導電チャネルとして用いたもので、回路微細化のための有望な技術として考えられている（例えば特許文献１）。
【０００６】
更に、上記半導体ナノワイヤFETは溶液に半導体ナノワイヤを分散させ、上記溶液を基板上に塗布することにより形成することも可能である（例えば非特許文献１）。上記手法を用いれば、所望の基板上にTFT(Thin-Film-Transistor)を形成することが可能であり、高性能で大面積のTFTを低コストで形成することができる。更に上記半導体ナノワイヤFETはプラスチック基板上にもTFTが作製可能となるためフレキシブルで高性能TFTを提供することができる。その結果、ＲＦ−ＩＤ(Radio Frequency Identification)やフレキシブルディスプレイやシートコンピューターへの応用も可能となる。
【０００７】
また、特許文献１では、図２０に示す様に半導体ナノワイヤ１００に誘電体層１０１とゲート電極１０２を被覆したナノワイヤを用いたFETも例示されている。上記構成の半導体ナノワイヤをFETに用いれば、ゲート電極を別途設ける必要もなく尚且つナノワイヤが重なることによる閾値性の低下も防ぐことが可能となる。そのため、ゲート電極を別途設ける場合と比較してより高性能な半導体ナノワイヤトランジスタを簡便な方法で提供することが可能となる。
【特許文献１】米国特許公開2004/0112964号明細書
【非特許文献１】X. Duan et al., Nature, 425 (2003) 274.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ナノワイヤを用いてＦＥＴを構成する場合にも、当該ＦＥＴを含む回路装置内には、実際にはキャパシタが必要となる場合がある。そして、本発明者らは、斯かる場合には、回路の微細化は、キャパシタのサイズに制限されてしまうという認識に至った。
【０００９】
勿論、露光と現像を行う、いわゆるフォトリソグラフィー法により、ナノメータースケールのキャパシタが仮に形成できたとしても、従来のような平板電極に誘電体を挟み込む構成であるとコンデンサの容量も小さくなってしまう。
【００１０】
そこで、本発明者らは、キャパシタ自体を、ナノワイヤを用いて実現しようという認識に初めて至った。
【課題を解決するための手段】
【００１１】
第1の本発明に係るキャパシタは、導電性のナノワイヤからなる第１の電極と、
前記第１の電極の外周を部分的に被覆する誘電体層と、
前記誘電体層の外周を被覆する第２の電極と、
を有することを特徴とする。
【００１２】
第２の本発明に係るキャパシタは、導電性のナノワイヤからなり、第１の端部と第２の端部とを有する第１の電極と、
前記第１の端部における外周を被覆し、該第１の端部から前記第２の端部側に向かって、前記第１の電極の外周を被覆し、且つ前記第２の端部を被覆していない誘電体層と、
前記誘電体層の外周を被覆する第２の電極と、
を有することを特徴とする。
【００１３】
また、第３の本発明に係る回路装置は、前記第１の本発明に記載のキャパシタを用いた回路装置であって、複数の前記キャパシタが、該回路装置を構成する基板に対して略垂直に、あるいは略平行に配置されていることを特徴とする。
【００１４】
また、第４の本発明に係るキャパシタの製造方法は、
基板の面内方向に略垂直に伸びている導電性のナノワイヤを、該基板上に形成する工程、
前記ナノワイヤの外周を誘電体層で被覆する工程、
前記誘電体層を電極層で被覆する工程、及び
前記ナノワイヤの先端部が露出するように前記誘電体層を除去する工程、
を有することを特徴とする。
【００１５】
また、第５の本発明に係るキャパシタの製造方法は、
基板と、
該基板上に設けられており且つ該基板の面内方向に垂直な方向に孔を有する多孔質層と、
該多孔質層の孔内から伸びており、且つ該多孔質層の厚さより長い長さを有する導電性のナノワイヤとを有する部材を用意する工程、
前記ナノワイヤを誘電体層で被覆する工程、
前記誘電体層を電極層で被覆する工程、及び
前記多孔質層を除去する工程、
を有することを特徴とする。
【００１６】
なお本発明におけるキャパシタの第１の電極としての「ナノワイヤ」は、ナノチューブを含むものである。
【発明の効果】
【００１７】
本発明によれば、ナノワイヤを用いた新規なキャパシタ、及び該キャパシタの製造方法を提供することができる。
【００１８】
本発明によるキャパシタは、その形状が柱状、針状等の立体形状であることから静電容量を平行板キャパシタに比べ大きくすることが可能となるため、キャパシタの微細化に伴う静電容量の低下を防ぐことも同時に可能となる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
以下、図面を参照しながら、本発明の実施の形態を詳細に説明する。なお、以下、ナノワイヤを用いたキャパシタをナノワイヤキャパシタともいう。
【００２０】
図１に本発明の実施形態の一例を示す。図１に示すナノワイヤキャパシタはナノワイヤからなるコア電極１（第１の電極）、誘電体層２、表面電極３（第２の電極）から成る。
【００２１】
図１（ａ）は斜視図であり、図１（ｂ）は断面図である。図１（ｂ）における１０１０は、第１の端部であり、１０２０は第２の端部である。
【００２２】
図からも明らかなように、本実施形態に係るナノワイヤキャパシタにおいては、誘電体層２は、第１の端部１０１０における外周を被覆し、且つ第１の端部１０１０から第２の端部１０２０側に向かって、コア電極（第１の電極）１の外周を被覆している。なお、誘電体層２は、第２の端部１０２０自体は被覆していない。
【００２３】
このように、コア電極（第１の電極）１の一方の端部１０１０における外周を被覆しておく。
【００２４】
なお、図１においては、第１の端部１０１０におけるナノワイヤの端面は、誘電体層２で被覆されているが、例えば、図８のように必ずしも、端面は、誘電体層２で被覆されている必要はない。また、コア電極１の第２の端部側１０２０が誘電体層２では被覆されずに露出している場合にも、当該コア電極１と表面電極（第２の電極）３との電気的な分離が確保されるのであれば、当該露出部が、何らかの材料で被覆されていてもよい。
【００２５】
ここで、本実施形態に係るキャパシタにおいて、コア電極（第１電極）の周囲を被覆する誘電体層には少なくとも以下の状態が含まれる。すなわち、図１（ｂ）、図９、図１０等に示すように、第１電極となるコア電極１の露出部を除く側面と、コア電極１の露出部と反対側の端面とを覆うことが含まれる。また、図５及び図８に示すように、第１電極となるコア電極１の露出部を除く側面を覆い、コア電極１の露出部と反対側の端面は覆わない場合が含まれる。
【００２６】
上記構成のナノワイヤキャパシタは、導電性を有するナノワイヤ上に誘電体層を被覆し、さらにその周囲を電極で被覆する構成のため、ボトムアップ手法を用いることで形成が可能となる。そのため、従来のように露光によるパターンニングを用いなくともナノメーターサイズのキャパシタを回路上に形成することが可能となるため、電子回路の微細化が容易となる。また、該ナノワイヤキャパシタの形状は柱状又は針状であるため、同一面積上に平面キャパシタを設ける場合と比較して、より高容量のものを提供することが可能となる。
【００２７】
具体的に円筒形のキャパシタを例にとって容量を大きくする条件について以下説明する。なお、ここでは説明の簡易化のために、円筒形のキャパシタの場合について説明するが、本実施形態におけるナノワイヤキャパシタは特に円筒形キャパシタに限定されない。ナノワイヤの形状は製法や材質により多角柱形状や針状形状等となる場合があるが、かかるナノワイヤを用いたキャパシタも平板状のキャパタよりも容量を増大させることができる。
【００２８】
平行板コンデンサの静電容量（C平）を表す式は誘電体層の誘電率をε、電極の面積をＳ、電極間の距離をｄとする場合、以下に示す式（1）で表すことができる。
【００２９】
【数１】
【００３０】
一方、円筒形コンデンサの静電容量（C円）は、コア電極の半径がa、中心から表面電極までの距離がｂ、誘電体層の誘電率がε、長さがLである場合、以下に示す式（２）で表すことができる。
【００３１】
【数２】
【００３２】
C比＝（C円/ C平＞１）は、
【００３３】
【数３】
【００３４】
で表すことができる。円筒形のナノワイヤキャパシタと平行板キャパシタの誘電体層が同じ厚さ（b-a）＝ｄであり、基板に対する占有面積が同じ（長径：Ｌ、短径：ｂ）になる場合、上記式（３）は以下のように変形することができる。
【００３５】
【数４】
【００３６】
ここで、上記式（４）を横軸を（b/a）としてプロットすると、図２の様になる。本実施形態のナノワイヤキャパシタを円筒形としたときのb/aの比はおおよそ1.5〜3程度となるため、平板型のキャパシタに比べて少なくとも4倍以上の静電容量を得ることが出来る。
【００３７】
また、本実施形態のナノワイヤキャパシタにおいて、導電性ナノワイヤからなる第１電極と第２電極間に電圧を印加するために、第１電極を一部剥き出しにして外部とコンタクトをとることが求められる。より高容量のナノワイヤキャパシタを提供するには第１電極を剥き出しする体積を出来るだけ少なくして電荷の蓄積部分の体積を増加させることが好ましい。本実施形態のナノワイヤキャパシタでは、導電性ナノワイヤの端部を露出する構成が望ましく、この構成により電荷を蓄積する面積を大きくすることができ、効率良く電荷を蓄積できる。また誘電体層をナノワイヤキャパシタの長さ方向に分割するように設けることで、少なくとも一方の電極が共通接続されたキャパシタを一本のナノワイヤキャパシタを用いて構成することができる。
【００３８】
また、本実施形態のナノワイヤキャパシタは、以下の構成を有することで、高容量化を実現できる。
【００３９】
具体的には、導電性のナノワイヤからなる第１電極と、第１電極の一部分を露出させ、それ以外の第１電極の周囲に一層づつ又は交互に二層以上積層された第１誘電体層及び第２電極と、第２電極の周囲に第２誘電体層を介して設けられた第３の電極とで構成する。
【００４０】
すなわち、例えば図９や図１０に示すように、積層型キャパシタの構成にすることにより、単一ナノワイヤキャパシタ上に複数の並列接続されたキャパシタを形成することが可能となる。そのため、静電容量が増加し、より多くの電荷を蓄積させることができるため、ナノワイヤキャパシタの高容量化を図ることが可能となる。さらに、図２２や図２３に示すように、第１電極と第３電極とを接続することにより電極面積を増大させ、高容量のナノワイヤキャパシタを提供することができる。
【００４１】
更に、本実施形態のナノワイヤキャパシタを基板に対して略垂直又は略平行（略とは、垂直又は平行と実質的にみなせる程度に傾いたものも含む意である）に配置することで回路装置を構成することができる。特に、ナノワイヤキャパシタを基板に対して略平行に配置する構成にすることにより、本実施形態のナノワイヤキャパシタを溶媒に分散し、基板上に該ナノワイヤキャパシタを塗布し、配列させることで電子回路上にキャパシタを容易に形成することも可能となる。本実施形態のナノワイヤキャパシタは電子回路の基板とは異なる基板上で製造を行うことができ、別途熱処理を加えることにより緻密な誘電体層を形成することが可能となるため高品質なキャパシタを作製することができる。そのため、この様な手法を用いれば真空プロセスを用いることなく所望の基板上にキャパシタを形成することが可能となるため、素子の低コスト化や大面積化が可能となる。また、プラスチック基板へも素子の形成が可能となり、素子のフレキシブル化が可能となる。
【００４２】
（コア電極（第１の電極））
コア電極１は、金属や高ドープの半導体ナノワイヤ、導電性酸化物など導電性を有するナノワイヤもしくはナノチューブであれば何でも良い。好ましくは、シリコンウィスカなどである。シリコンウィスカの導電性を挙げる為には、適宜、リンやボロンなどをドープする。
【００４３】
また、上記ナノワイヤのサイズは、直径が数ナノメートル〜数百ナノメートルであることが好ましい。具体的には、例えば、ナノワイヤの直径は、２ｎｍ以上５００ｎｍ以下、好適には５ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下である。
【００４４】
また、そのアスペクト比は用途に応じてロッド状のものからワイヤ状のものまで適宜変化させたものを用いることができ、具体的な長さとしては、数十ナノメートル〜数百マイクロメートルが好ましい。具体的には、例えば、ナノワイヤの長さは、１０ｎｍ以上５００μｍ以下である。
【００４５】
尚、上記ナノワイヤの製造方法については、製造後に誘電体層２や表面電極３を被覆しやすいように、基板に対して垂直にナノワイヤが成長するような製造方法を用いる方が好ましい。具体的には、CVD（Chemical-Vapor-Deposition）法やVLS（Vapor-Liquid-Solid）法等の気相法や電界析出法などの電気化学的手法を用いる方が好ましい。
【００４６】
（誘電体層）
誘電体層２については、絶縁性を有していれば何でもよいが、誘電率が高く、導電率が低いものが好ましい。誘電体層２の材料の例としては、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化チタン、酸化タンタルなどの無機酸化物や窒化物が挙げられる。また、ポリアクリレート、ポリメタクリレート、ポリエチレンテレフタレート、ポリイミド、ポリエーテル、シロキサン含有ポリマー等の有機高分子が挙げられる。誘電体層２の形成方法は、特に制限はされず例えば蒸着法やスパッタ法などの気相法を用いて形成しても良いし、液相法を用いてコア電極の周囲に形成しても良い。また、上記誘電体層２の膜厚は特に制限はされないが、１ナノメートル程度〜数十ナノメートルである方が好ましい。
【００４７】
（表面電極（第２の電極））
表面電極３は、導電性を有する材料を用いていれば何でも良く、金属や高ドープの半導体、導電性酸化物などを用いることができる。表面電極３の形成方法は、特に制限はされず例えば蒸着法やスパッタ法などの気相法を用いて形成しても良いし、液相法を用いてコア電極の周囲に形成しても良い。また、上記表面電極３の膜厚は特に制限はされないが、１ナノメートル程度〜数十ナノメートルである方が好ましい。
【００４８】
本実施形態においては、コア電極（第１の電極）１あるいは表面電極（第２の電極）３の電気抵抗率（Ωｍ）が、１０−４以下、好ましくは１０−５以下、更に好ましくは１０−６以下であるのがよい。
【００４９】
なお、前述の特許文献１で開示されている半導体ナノワイヤは、TFTに使用されるものであるため、チャネル領域として機能するコア部分１００（図２０）には、キャリア濃度の高い高導電性の材料を用いることができない。そのため、コア部分でのキャリア濃度が低いことから、電極として用いることができず、キャパシタとして用いようとしても、その静電容量が小さくなってしまう。
【００５０】
更に、上記半導体ナノワイヤはソース・ドレイン電極との電気的接触をとる必要があるため、その両端のコア部分１００は剥き出しの構成となる。そのため、キャパシタとして用いようとしても、上記構成の場合、電荷を蓄積させる部分が減少してしまったり、電極を３つ設ける必要が生じてしまったりする課題がある。
【００５１】
尚、上記実施形態では、ナノワイヤキャパシタの一端部分でコア電極が剥き出しになった構成であるが、本実施形態はそれ以外にも図５に示すようにナノワイヤキャパシタの中央部がコア電極１が剥き出しである構成であってもよい。すなわち、本発明に係るキャパシタは、導電性のナノワイヤからなる第１の電極と、前記第１の電極の外周を部分的に被覆する誘電体層と、前記誘電体層の外周を被覆する第２の電極とから構成される。第1の電極が誘電体層で被覆されていない領域は、第1の電極の一方の端部でも、図５のように、長さ方向の途中の一部であってもよい。被覆されていない領域が長さ方向の途中の一部である場合は、誘電体層は第１の電極の外周に複数に分割されて被覆され、分割された誘電体層間で第1の電極が露出しており、第２の電極は分割された該誘電体層の外周を被覆する。この場合、図５に示すように誘電体層を２分割しても、３分割以上としてもよい。かかる構成により、複数のキャパシタの一方の電極が共通に接続された構成を実現できる。第２の電極を共通接続すれば、並列接続された複数のキャパシタを構成することもできる。
【００５２】
また、コア電極が剥き出しになっている部分の形状については、図１に例示した構成以外にも、例えば図６や図７に示すようにコア電極１が剥き出しになっている側の端面が段差になっている構成が可能である。図６では誘電体層２が露出し、図７では誘電体層が引っ込み露出していない構成となっている。また、図８示すようにコア電極１が剥き出しになっていない側の端面のコア電極１が表面に出ている構成等を例示することができる。
【００５３】
また、図９や図１０に示す様にナノワイヤキャパシタに内部電極５を設けることで積層型にすることも可能であり、上記構成にすることによって、より高容量のナノワイヤキャパシタを提供することが可能となる。図９及び図１０では誘電体層と内部電極を１層づつ設けた例を示しているが、内部電極と誘電体層とを交互に２層以上設けても良い。なお、図９及び図１０の構成では内部電極５をキャパシタの一方の電極とし、コア電極１と表面電極３とを外部で接続し、他方の電極とすることで高容量化を実現できる。また、図２２及び図２３に示すように、内部電極５をキャパシタの一方の電極とし、コア電極１と表面電極３とを接続してキャパシタの他方の電極とすることも可能である。さらに、内部電極と誘電体層とを交互に２層以上積層させ、奇数層の内部電極を共通接続してキャパシタの一方の電極とし、コア電極と偶数層の内部電極と表面電極とを共通接続してキャパシタの他方の電極とし、より高容量のキャパシタを作製することもできる。このとき、共通接続は図９及び図１０にように外部で行っても、図２２及び図２３に示すように素子内で行っても良い。
【００５４】
本実施形態に代表される本発明のナノワイヤキャパシタを基板に配線が設けられた回路装置に用いる場合、図１１に示す様にナノワイヤキャパシタ６が基板７に対して垂直方向に配向した状態で使用することができる。また、図１２に示すように基板７に平行に配列させて電極８で挟み込む状態で使用したりすることができる。特に図１２に示すような使用方法では、ナノワイヤキャパシタを溶媒に分散させてその溶液を基板上に塗布することによりナノワイヤキャパシタを回路内に配置させることができる。その為、簡便なプロセスでナノメータースケールのキャパシタを回路上に形成することができる。特に上記手法ではキャパシタ形成のための熱処理が不必要であることから、所望の基板上に回路の形成が可能となる。例えば基板としてプラスチック基板を用いることで、フレキシブルな回路装置を提供することが可能となり、フレキシブルな表示装置やシートコンピューターなど今までにない形状の回路装置を提供することができる。
【００５５】
特に本実施形態に代表される本発明のナノワイヤキャパシタを、半導体ナノワイヤトランジスタを有する回路装置に用いる場合、半導体ナノワイヤトランジスタが有する高移動度とナノワイヤキャパシタが有する高容量の機能を同一電子回路内に形成できる。そのため、従来の露光技術では達成困難な高密度な電子回路を提供することが可能となり、また、所望の基板上に高性能な電子回路を形成することも可能となる、そのため、本発明は産業上非常に有効な技術であると言える。
【００５６】
上記ナノワイヤキャパシタと半導体ナノワイヤトランジスタを有する回路装置の一例としては、アクティブマトリクス駆動を行う表示装置やDRAM（Dynamic-Random Access-Memory）などを例示することができる。
【００５７】
本実施形態に代表される本発明のナノワイヤキャパシタを例えば上記表示装置へ用いる場合、本発明のナノワイヤキャパシタを半導体ナノワイヤトランジスタと組み合わせれば、所望の基板上に高性能なTFT回路を形成することが可能となる。そのため、表示装置のフレキシブル化や大面積化さらには低コスト化が容易となる。特に、半導体ナノワイヤトランジスタは高移動度であるため、有機EL表示素子へ適用する場合にその威力が発揮され、本発明を用いれば大画面の有機EL表示装置を提供することが可能となる。そのためシート状の大面積ディスプレイなど現在の技術では困難である表示装置を提供することが可能となる。
【００５８】
また、本実施形態に代表される本発明のナノワイヤキャパシタをDRAMへ適用する場合、その回路は従来の露光プロセスによる手法よりも高密度に電子回路を形成することが可能となり、容量の高容量化が可能となる。更に本発明ナノワイヤキャパシタを用いた電子回路は所望の基板上へ形成することが可能となるため、シート状の大面積DRAMを低コストで作製することも可能となる。つまり、本発明のナノワイヤキャパシタを備えた電子回路を用いれば素子の高密度化と大面積化の相乗効果により、より大容量のDRAMを提供することができる。
【００５９】
また、本実施形態のナノワイヤキャパシタは図２１にその一例を示すように同一ナノワイヤ上にトランジスタとキャパシタが形成されている構成であっても良い。この様な構成にすることにより一括でトランジスタとキャパシタを素子上に形成することが可能になるため、より簡便なプロセスでより簡単な構成の電気素子を提供することが可能となる。この際、該ナノワイヤはトランジスタ部分とキャパシタ部分の組成が異なっていても良く、キャパシタのコア電極になる部位の方がトランジスタのチャネルとなる部位よりも導電性を高くする。具体的な一例としては、半導体ナノワイヤを上記ナノワイヤに用いる場合、トランジスタ部位には低ドープな半導体を用いて、キャパシタ部位には高ドープな半導体を用いることを例示することができる。
【００６０】
以下本実施形態に代表される本発明のナノワイヤキャパシタをアクティブマトリクス駆動を行う表示装置用に用いる場合について詳細に説明する。
【００６１】
（１）電流駆動型表示装置への適用例
有機ELや無機LEDなど、電流駆動型の表示装置の場合、電流駆動型は１フレーム期間の間、画素に電流を流し続けることが求められ、スイッチング用トランジスタとキャパシタを用いて駆動用トランジスタをオン状態に保つことが求められる。その為、電流駆動型の場合一つの画素にキャパシタに電流を書き込むためのスイッチング用トランジスタと、有機ELや無機LED等の表示素子に電流を供給する駆動用トランジスタとの、少なくとも２つのトランジスタを設ける。そして、キャパシタとして、本実施形態に代表される本発明のナノワイヤキャパシタを設ける。
【００６２】
図１３、図１４は本実施形態のナノワイヤキャパシタを有する電子回路を電流駆動型表示装置用に用いた場合の一例である。図１３は表示装置の１画素を拡大した図であり、図１４は素子が複数並ぶことで表示素子を形成している状態を示したものである。図１４において各画素は簡易化のためブロックで示されている。
【００６３】
上記電流駆動型表示装置は少なくともスイッチング用ナノワイヤトランジスタ２０、駆動用ナノワイヤトランジスタ２１、ナノワイヤキャパシタ２２、データ線２３、電源供給線２４、走査線２５、表示部２６、駆動回路２８からなる。表示部２６はＥＬ素子である。駆動用ナノワイヤトランジスタ２１とスイッチング用ナノワイヤトランジスタ２０は複数の半導体ナノワイヤ２７を有する。
【００６４】
スイッチング用ナノワイヤトランジスタ２０及び駆動用ナノワイヤトランジスタ２１は半導体ナノワイヤをチャネルとして用いる電界効果型トランジスタであり、図１５にその構成の一例を示す。基板３０上にゲート電極３１が形成されており、その上にゲート絶縁層３２が形成されている。そして、ゲート絶縁層３２上に半導体ナノワイヤ３３が配列しており、その両端にソース電極３４、ドレイン電極３５が接続されている。また、それ以外にも半導体ナノワイヤにゲート絶縁層を被覆したナノワイヤを用いて、その上にゲート電極３１を設けて、図１６に示す様にゲート絶縁層を別途設けなくても良い構成のトランジスタを用いることも可能である。この場合、半導体ナノワイヤに絶縁層を形成した後にワイヤを配置し、端部以外をマスクでカバーして端部の絶縁層を除去した後にソース電極、ドレイン電極を設ける。また図３と図４との製造方法を組み合わせて半導体ナノワイヤの両端を露出させるようにしてもよい。更に、図２０に示すようにゲート電極もナノワイヤ上に設けたナノワイヤを用いれば、複数のナノワイヤを導電チャネルとして用いる場合、それぞれに印加されるゲート電圧が一定になるため閾値性が向上したナノワイヤトランジスタを提供することもできる。
【００６５】
ここで、上記半導体ナノワイヤ２７はＩＩ−ＶＩ族化合物半導体、ＩＩＩ−Ｖ族化合物半導体、Ｉ−Ｖ族化合物半導体、Ｉ−ＶＩ族化合物半導体、Ｉ−ＶＩＩ族化合物半導体、ＩＩ−Ｖ族化合物半導体、ＩＩ−ＶＩＩ族化合物半導体を挙げることができる。更に、ＩＩＩ−ＶＩ族化合物半導体、ＩＶ−ＩＶ族化合物半導体などの化合物半導体、またはＶＩ族半導体などが挙げることができる。
【００６６】
そして、具体的な一例として、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＡｌＧａＡｓ、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＧａＡｓ、ＧａＮ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＮ、ＩｎＡｓ、カーボンナノチューブなどを例示することができる。スイッチング用ナノワイヤトランジスタ２０及び駆動用ナノワイヤトランジスタ２１に用いる半導体ナノワイヤの種類については、同じであっても良いし異なる種類であっても良い。また、該半導体ナノワイヤの製造方法としては、特に制限はされないが、CVD法やVLS法で合成されることが好ましく、その中でも特に径分布が狭く、ワイヤの長さが均一になり易いVLS法を用いて合成を行うことが好ましい。
【００６７】
半導体ナノワイヤ２７の本数については、駆動用ナノワイヤトランジスタ２１は表示素子２６に多くの電流を流すことが求められるため、多くの半導体ナノワイヤを配列することが望ましい。そのため、駆動用ナノワイヤトランジスタ２１に配列させる半導体ナノワイヤの本数は、少なくともスイッチング用ナノワイヤトランジスタよりも多い本数である方が好ましい。また、上記半導体トランジスタは半導体ナノワイヤ及びナノワイヤキャパシタが基板から剥離することを防ぐため為、パッシベーションを行う方が好ましい。
【００６８】
上記表示装置の作製プロセスは、半導体ナノワイヤ２７及びナノワイヤキャパシタ２２を溶媒に分散させることにより塗布することが好ましい。このようなプロセスを用いることにより、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能であるため、装置の低コスト化を図ることが可能となる。また、基板として、プラスチック基板を用いればフレキシブルな表示装置を提供することも可能となる。特に本発明のナノワイヤキャパシタと、ナノワイヤトランジスタとを用いることで、高移動度を有した大面積の表示装置の作製が可能となるため、現在困難とされている大面積の有機EL表示装置も可能になる。なお、ここでは、本実施形態のナノワイヤキャパシタとナノワイヤトランジスタとを組み合わせて画素を構成した例について説明したが、本実施形態のナノワイヤキャパシタと通常の薄膜トランジスタとを組み合わせて画素を構成してもよいことは勿論である。
（２）電圧駆動型表示装置への適用例
液晶表示装置や電気泳動型表示装置を始めとする電圧駆動式の表示方法は表示部での電圧のオンオフのみであるので上記電流駆動型の表示装置とは異なり各画素へ形成するトランジスタの数は一つで良い。また、上記電流駆動型表示装置と同様に各画素にメモリー性を持たせるためにキャパシタを設ける。キャパシタとして、本実施形態に代表される本発明のナノワイヤキャパシタを用いる。
【００６９】
図１７に本実施形態のナノワイヤキャパシタを電圧駆動型表示装置へ用いた場合の１画素の構成の一例を示す。上記電圧駆動型表示装置は少なくとも駆動用ナノワイヤトランジスタ４０、ナノワイヤキャパシタ４１、データ線４２、走査線４３、表示部４４からなる。表示部４４は画素電極と対向電極との間に液晶層が挟まれた液晶素子であり、図１７の表示部４４は画素電極を示している。駆動用ナノワイヤトランジスタ４０は、半導体ナノワイヤ４５を有する。
【００７０】
駆動用ナノワイヤトランジスタ４０は半導体ナノワイヤをチャネルとして用いる電界効果型トランジスタであり、上記電流駆動型表示装置のナノワイヤトランジスタと同様な構成を有する。また、図１７は１画素のみの図であるが、図１４と同様に画素を複数並べて駆動回路を接続することにより表示装置を形成することができる。尚、該表示装置についても電流駆動型表示装置と同様に、半導体ナノワイヤ及びナノワイヤキャパシタが基板から剥離することを防ぐ為にパッシベーションを行う方が好ましい。
【００７１】
上記表示装置の作製プロセスについても上記電流駆動型表示装置と同様に真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能であるため、表示装置の低コスト化を図ることが可能となる。また、基板としてプラスチック基板を用いれば、フレキシブルな表示装置を提供することも可能となる。電圧駆動型のTFTは電流駆動型のTFTに対して回路構成がシンプルであるため、電流駆動型のTFTに比べてその形成プロセスは容易となる。
【００７２】
以下、本実施形態に代表される本発明のナノワイヤキャパシタをDRAMに用いた場合について詳細に説明する。DRAMはトランジスタとキャパシタにより電荷を蓄える回路を形成しそれを記憶素子に用いるものである。図１８、図１９に上記DRAMに半導体ナノワイヤトランジスタとナノワイヤキャパシタを用いた一例を示す。図１８はDRAMの１セルを拡大した図であり、図１９は上記セルが複数並んだものである。図１９において各セルは簡易化のためブロックで示されている。
【００７３】
上記DRAMは、半導体ナノワイヤトランジスタ５０、ナノワイヤキャパシタ５１、ワード線５２、ビット線５３、駆動回路５５からなる。半導体ナノワイヤトランジスタ５０は半導体ナノワイヤ５４を有する。駆動方法は、従来のDRAMと同様に、ワード線とビット線により各セルのキャパシタに電荷を蓄積させることによりデータの蓄積を行う。上記半導体ナノワイヤトランジスタ５０は上記表示装置に用いた構成と同様なものを使用することが可能である。
【００７４】
尚、上記DRAMに用いられる半導体ナノワイヤ及びナノワイヤキャパシタは、基板からの剥離を防ぐため、パッシベーションを行う方が好ましい。
【００７５】
上記DRAMに用いる半導体ナノワイヤ及びナノワイヤキャパシタは、直径が数十ナノメートル以下のサイズであるため、従来の露光プロセスにより作製するDRAMと比較して回路の高密度化が可能となりメモリー容量を増加させることができる。また、上記DRAMの作製プロセスに上記塗布法を用いることで、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能となる。そのため、DRAMの低コスト化を図ることが可能となることに加え、素子の大面積化も可能となるため、高密度且つ大面積が低コストで達成することができ、従来にない大容量のDRAMを提供することが可能となる。また、基板としてプラスチック基板を用いればフレキシブルなDRAMを作製することができるため、シートコンピューターなど新たな用途へ用いることが可能となる。
（実施形態２）
上記ナノワイヤを用いたキャパシタの形成方法については、例えば図３（ａ）〜（ｄ）に示すようにコア電極１、誘電体層２、表面電極３を形成したのちに誘電体層２と表面電極３をエッチングする方法が挙げられる。
【００７６】
図３について具体的に説明する。
【００７７】
まず、図３（ａ）に示すように、基板の面内方向に略垂直に伸びている導電性のナノワイヤ１を基板３００１上に形成する。その後、前記ナノワイヤ１の外周を誘電体層２で被覆する（図３（ｂ））。次に、前記誘電体層２を電極層３で被覆する（図３（ｃ））。
【００７８】
その後、前記ナノワイヤの先端部が露出するように前記誘電体層を除去する（図３（ｄ））。
【００７９】
そして、必要に応じて、前記ナノワイヤを基板から除去する。
【００８０】
また、図４に示すようにして、キャパシタを製造することもできる。
【００８１】
具体的には、基板３００１上に設けられており、且つ該基板の面内方向に垂直な方向に孔を有する多孔質層４と、該多孔質層の孔内から伸びており、且つ該多孔質層の厚さより長い長さを有する導電性のナノワイヤ１とからなる部材を用意する（図４（ａ））。
【００８２】
その後、誘電体層２をナノワイヤ１上に形成する（図４（ｂ））。その後、表面電極３を形成し（図４（ｃ））、最後に多孔質材４を除去する（図４（ｄ））。
【００８３】
ここで、多孔質材としては、例えば、陽極酸化アルミナを含み構成される多孔質体（特開2000-031462号公報）や、シリコンあるいは酸化シリコンの多孔質体（特開2004-237430号公報）が利用できる。多孔質底部に金（Ａｕ）などの触媒微粒子を設けて、ＶＬＳ法等を利用してナノワイヤを成長させる。
【００８４】
なお、図において、１はコア電極、２は誘電体層、３は表面電極、４は多孔質膜、５は内部電極、６はナノワイヤキャパシタである。また、７は基板、２０はスイッチング用ナノワイヤトランジスタ、２１は駆動用ナノワイヤトランジスタ、２２はナノワイヤキャパシタ、２３はデータ線、２４は電源供給線、２５は走査線、２６は表示部、２７は半導体ナノワイヤトランジスタである。２８は駆動回路、３０は基板、３１はゲート電極、３２ゲート絶縁層、３３は半導体ナノワイヤ、３４はソース電極、３５はドレイン電極、４０は駆動用ナノワイヤトランジスタ、４１はナノワイヤキャパシタである。
【００８５】
４２はデータ線、４３は走査線、４４は表示部、４５は半導体ナノワイヤ、５０は半導体ナノワイヤトランジスタ、５１はナノワイヤキャパシタ、５２はワード線、５３はビット線、５４は半導体ナノワイヤである。
【００８６】
５５は、駆動回路、６１はキャパシタ部、６２はトランジスタ部、６３はゲート絶縁層、６４はゲート電極、６５はソース電極、６６はドレイン電極、６７はナノワイヤ、６８は表面電極、１００は半導体ナノワイヤ、１０１は誘電体層、１０２はゲート電極である。
【実施例】
【００８７】
<実施例１>
本実施例はナノワイヤキャパシタに関するものであり、コア電極１に高ドープのSiナノワイヤを、誘電体層２にシリカを、表面電極３にＡｕを用いた場合である。上記ＳｉナノワイヤはVLS法で作製され、ドーパントとしてＢをドープする。
【００８８】
上記Siナノワイヤの製造方法は、図３の製造方法が用いられ、Si基板上に粒径15〜20ｎｍの金微粒子を形成しこれをSiH４及びB2H6雰囲気中で450℃で加熱することによりナノワイヤを成長させる。この際のBのドープ量は0.5％molである。上記方法で得られるナノワイヤは直径約１５〜２０ｎｍ、長さ３０〜５０μｍである。その後、上記手法で得られたSiナノワイヤの表面を酸化させることによりシリカ被膜を形成し、その上にAu表面電極を蒸着法を用いてキャパシタを形成する。そして、その後ドライエッチングを行うことによりコア電極を剥き出しにすることで本実施例のナノワイヤキャパシタを作製する。
【００８９】
<実施例２>
本実施例は上記実施例１で作製したナノワイヤキャパシタと半導体ナノワイヤFETを用いた有機EL用表示装置に関するものである。本実施例は実施例１で得られたナノワイヤキャパシタを超音波を用いて基板から剥離させ、エタノール溶媒に分散させる。
【００９０】
一方、半導体ナノワイヤFETに用いる半導体ナノワイヤは上記実施例１のコア電極同様VLS法を用いて作製する。作製するナノワイヤはBが0.01％mol添加されたSiナノワイヤであり、表面を酸化させることによりゲート絶縁層を形成している。そして、該半導体ナノワイヤは上記ナノワイヤキャパシタと同様に超音波を用いて基板から剥離させ、エタノール溶媒中に分散させる。
【００９１】
本実施例の表示装置の構成は図１３、図１４と同様な構成であり、スイッチング用ナノワイヤトランジスタ、駆動用ナノワイヤトランジスタ、ナノワイヤキャパシタ、データ線、電源供給線、走査線、表示素子となる有機ＥＬ素子、駆動回路からなる。
【００９２】
作製方法は、まずガラス基板上にデータ線、電源供給線、走査線などの配線をAuを蒸着することにより形成する。その後、スイッチング用ナノワイヤトランジスタ及び駆動用ナノワイヤトランジスタを形成する半導体ナノワイヤを塗布法により形成し、基板との剥離を防ぐためUV硬化樹脂を用いてパッシベーションを行いトランジスタを形成する。そして、その後上記ナノワイヤキャパシタを上記半導体ナノワイヤと同様に塗布法を用いてTFT上に配列させ、UV硬化樹脂を用いてパッシベーションを行うことによりキャパシタをTFT上に形成する。
【００９３】
有機EL素子の形成は、正極にITOを、正孔輸送層にはPEDOT/PSSを、発光層にはポリ［２−メトキシ−５−（２’−エチル−ヘキシロキシ）−１，４−フェニレン ビニレン（MEH-PPV）を、負極にはCa/Alを用いる。正孔輸送層、発光層はインクジェット法を用いてパターンニングを行い、ITOはスパッタ法により、Ca/Alは蒸着法により形成する。
【００９４】
そして最後に駆動回路を接続し、表示装置を作製する。
【００９５】
上記手法により形成される有機EL素子は高移動度のナノワイヤトランジスタを用いているため、低電圧で大電流を流すことが可能であり素子の高効率化に繋がる。また、キャパシタにナノワイヤキャパシタを用いているため、真空プロセスを用いなくともトランジスタとキャパシタを形成することが可能であり、大画面の有機EL表示装置を低コストで提供することができる。
【００９６】
<実施例３>
本実施例は上記実施例１で作製したナノワイヤキャパシタと、半導体ナノワイヤFETを用いたDRAMに関するものである。本実施例は実施例１で得られたナノワイヤキャパシタを超音波を用いて基板から剥離させ、エタノール溶媒に分散させる。
【００９７】
一方、半導体ナノワイヤFETに用いる半導体ナノワイヤは上記実施例１のコア電極と同様VLS法を用いて作製する。作製するナノワイヤはBが0.01％mol添加されたSiナノワイヤであり、表面を酸化させることによりゲート絶縁層を形成している。そして、該半導体ナノワイヤは上記ナノワイヤキャパシタと同様に超音波を用いて基板から剥離させ、エタノール溶媒中に分散させる。
【００９８】
本実施例のDRAMの構成は図１８、図１９と同様な構成であり、半導体ナノワイヤトランジスタ、ナノワイヤキャパシタ、ワード線、ビット線、駆動回路からなる。作製方法は、まずガラス基板上にワード線、ビット線などの配線をAuを蒸着することにより形成する。その後、半導体ナノワイヤトランジスタに用いる半導体ナノワイヤを塗布法により形成し、基板との剥離を防ぐためUV硬化樹脂を用いてパッシベーションを行いトランジスタを形成する。そして、その後ナノワイヤキャパシタを上記半導体ナノワイヤと同様に塗布法を用いてTFT上に配列させ、UV硬化樹脂を用いてパッシベーションを行うことによりキャパシタをTFT上に形成する。そして最後に駆動回路を接続し、DRAMを作製する。
【００９９】
本実施例のDRAMは半導体ナノワイヤ及びナノワイヤキャパシタの直径が数十ナノメートル以下のサイズであるため、従来の露光プロセスにより作製するDRAMと比較して回路の高密度化が可能となりメモリー容量を増加させることが可能となる。
【０１００】
また、上記DRAMの作製プロセスに上記塗布法を用いることで、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板（本実施例ではガラス基板）上に形成することが可能となる。そのため、DRAMの低コスト化を図ることが可能となることに加え、素子の大面積化も可能となるため、高密度且つ大面積が低コストで達成することができ、従来にない大容量のDRAMを提供することが可能となる。
【産業上の利用可能性】
【０１０１】
本発明のキャパシタ及びそれを用いた回路装置は、各種キャパシタを有する電気回路及びそれを用いた回路装置に用いることができ、例えばアクティブマトリクス駆動表示装置用のTFT基板や、DRAMなどの記録装置へ利用することができる。
【図面の簡単な説明】
【０１０２】
【図１】（ａ）は本発明のナノワイヤキャパシタの一例の斜視図、（ｂ）はその断面図である。
【図２】キャパシタの長径と短径の比と円筒形キャパシタと平板キャパシタの静電容量の比の関係を表したグラフである。
【図３】本発明のナノワイヤキャパシタの製造方法の一例である。
【図４】本発明のナノワイヤキャパシタの製造方法の一例である。
【図５】本発明のナノワイヤキャパシタの一例の斜視図である。
【図６】本発明のナノワイヤキャパシタの一例の断面図である。
【図７】本発明のナノワイヤキャパシタの一例の断面図である。
【図８】本発明のナノワイヤキャパシタの一例の断面図である。
【図９】本発明のナノワイヤキャパシタの一例の断面図である。
【図１０】本発明のナノワイヤキャパシタの一例の断面図である。
【図１１】本発明のナノワイヤキャパシタを用いた回路装置の一例である。
【図１２】本発明のナノワイヤキャパシタを用いた回路装置の一例である。
【図１３】本発明のナノワイヤキャパシタを電流駆動型表示装置へ用いた場合の一例である。
【図１４】本発明のナノワイヤキャパシタを電流駆動型表示装置へ用いた場合の一例である。
【図１５】半導体ナノワイヤトランジスタの一例の断面図である。
【図１６】半導体ナノワイヤトランジスタの一例の断面図である。
【図１７】本発明のナノワイヤキャパシタを電圧駆動型表示装置へ用いた場合の一例である。
【図１８】本発明のナノワイヤキャパシタをDRAMへ用いた場合の一例である。
【図１９】本発明のナノワイヤキャパシタをDRAMへ用いた場合の一例である。
【図２０】半導体ナノワイヤへ用いられる半導体ナノワイヤの構成の一例である。
【図２１】本発明のナノワイヤキャパシタを用いた電気素子の一例である。
【図２２】本発明のナノワイヤキャパシタの一例の断面図である。
【図２３】本発明のナノワイヤキャパシタの一例の断面図である。
【符号の説明】
【０１０３】
１ コア電極（第１の電極）
２ 誘電体層
３ 表面電極（第２の電極）
５ 内部電極
６ ナノワイヤキャパシタ
７ 基板
８ 電極
１０１０ 第１の端部
１０２０ 第２の端部
【技術分野】
【０００１】
本発明はキャパシタ及びそれを用いた回路装置に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩの微細加工技術の進歩に伴い、ＣＰＵの演算処理速度の向上や、半導体メモリーの容量増加および、各種電気機器の小型化が急速な勢いで進んでいる。しかしながら、上記ＬＳＩは、露光技術を始めとするトップダウン法を用いてパターンニングが行われており、その加工精度は数十ナノメートルが限界である。また、数ナノメートルの構造を作製する手法として、走査トンネル顕微鏡（ＳＴＭ）や原子間力顕微鏡（ＡＦＭ）などを挙げることができるがこれらの手法では大面積化することは容易ではない。その為、更なる電子回路の集積化を行うためには新規技術の創出が必要となってくる。
【０００３】
そこで、上記課題を解決する手法の一つとしてナノワイヤを用いた電子回路が提案されている。上記ナノワイヤは主にボトムアップ法で作製されるため、現在のトップダウン法よりも一桁以上高い密度の回路を提供できる可能性を秘めている。また、そのサイズが数ナノメートルとなることで量子効果など新たな効果を期待することができるため、例えば量子効果の非線形光学特性を用いた超高速光スイッチング素子など、従来にはない新規デバイスを提供できる可能性も有している。
【０００４】
なお、トップダウン法とは、大きなものから小さな物を生み出す微細加工技術の総称であり、ボトムアップ法とは、ナノワイヤのように小さな物質を生成して拡大していく微細組立方法のことである。
【０００５】
上記ナノワイヤの研究例としては、例えば半導体ナノワイヤを用いたFET技術を挙げることができる。半導体ナノワイヤFET(Field-Effect-Transistor)は、数百〜数千cm2/Vsという高移動度を有した半導体ナノワイヤを導電チャネルとして用いたもので、回路微細化のための有望な技術として考えられている（例えば特許文献１）。
【０００６】
更に、上記半導体ナノワイヤFETは溶液に半導体ナノワイヤを分散させ、上記溶液を基板上に塗布することにより形成することも可能である（例えば非特許文献１）。上記手法を用いれば、所望の基板上にTFT(Thin-Film-Transistor)を形成することが可能であり、高性能で大面積のTFTを低コストで形成することができる。更に上記半導体ナノワイヤFETはプラスチック基板上にもTFTが作製可能となるためフレキシブルで高性能TFTを提供することができる。その結果、ＲＦ−ＩＤ(Radio Frequency Identification)やフレキシブルディスプレイやシートコンピューターへの応用も可能となる。
【０００７】
また、特許文献１では、図２０に示す様に半導体ナノワイヤ１００に誘電体層１０１とゲート電極１０２を被覆したナノワイヤを用いたFETも例示されている。上記構成の半導体ナノワイヤをFETに用いれば、ゲート電極を別途設ける必要もなく尚且つナノワイヤが重なることによる閾値性の低下も防ぐことが可能となる。そのため、ゲート電極を別途設ける場合と比較してより高性能な半導体ナノワイヤトランジスタを簡便な方法で提供することが可能となる。
【特許文献１】米国特許公開2004/0112964号明細書
【非特許文献１】X. Duan et al., Nature, 425 (2003) 274.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ナノワイヤを用いてＦＥＴを構成する場合にも、当該ＦＥＴを含む回路装置内には、実際にはキャパシタが必要となる場合がある。そして、本発明者らは、斯かる場合には、回路の微細化は、キャパシタのサイズに制限されてしまうという認識に至った。
【０００９】
勿論、露光と現像を行う、いわゆるフォトリソグラフィー法により、ナノメータースケールのキャパシタが仮に形成できたとしても、従来のような平板電極に誘電体を挟み込む構成であるとコンデンサの容量も小さくなってしまう。
【００１０】
そこで、本発明者らは、キャパシタ自体を、ナノワイヤを用いて実現しようという認識に初めて至った。
【課題を解決するための手段】
【００１１】
第1の本発明に係るキャパシタは、導電性のナノワイヤからなる第１の電極と、
前記第１の電極の外周を部分的に被覆する誘電体層と、
前記誘電体層の外周を被覆する第２の電極と、
を有することを特徴とする。
【００１２】
第２の本発明に係るキャパシタは、導電性のナノワイヤからなり、第１の端部と第２の端部とを有する第１の電極と、
前記第１の端部における外周を被覆し、該第１の端部から前記第２の端部側に向かって、前記第１の電極の外周を被覆し、且つ前記第２の端部を被覆していない誘電体層と、
前記誘電体層の外周を被覆する第２の電極と、
を有することを特徴とする。
【００１３】
また、第３の本発明に係る回路装置は、前記第１の本発明に記載のキャパシタを用いた回路装置であって、複数の前記キャパシタが、該回路装置を構成する基板に対して略垂直に、あるいは略平行に配置されていることを特徴とする。
【００１４】
また、第４の本発明に係るキャパシタの製造方法は、
基板の面内方向に略垂直に伸びている導電性のナノワイヤを、該基板上に形成する工程、
前記ナノワイヤの外周を誘電体層で被覆する工程、
前記誘電体層を電極層で被覆する工程、及び
前記ナノワイヤの先端部が露出するように前記誘電体層を除去する工程、
を有することを特徴とする。
【００１５】
また、第５の本発明に係るキャパシタの製造方法は、
基板と、
該基板上に設けられており且つ該基板の面内方向に垂直な方向に孔を有する多孔質層と、
該多孔質層の孔内から伸びており、且つ該多孔質層の厚さより長い長さを有する導電性のナノワイヤとを有する部材を用意する工程、
前記ナノワイヤを誘電体層で被覆する工程、
前記誘電体層を電極層で被覆する工程、及び
前記多孔質層を除去する工程、
を有することを特徴とする。
【００１６】
なお本発明におけるキャパシタの第１の電極としての「ナノワイヤ」は、ナノチューブを含むものである。
【発明の効果】
【００１７】
本発明によれば、ナノワイヤを用いた新規なキャパシタ、及び該キャパシタの製造方法を提供することができる。
【００１８】
本発明によるキャパシタは、その形状が柱状、針状等の立体形状であることから静電容量を平行板キャパシタに比べ大きくすることが可能となるため、キャパシタの微細化に伴う静電容量の低下を防ぐことも同時に可能となる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
以下、図面を参照しながら、本発明の実施の形態を詳細に説明する。なお、以下、ナノワイヤを用いたキャパシタをナノワイヤキャパシタともいう。
【００２０】
図１に本発明の実施形態の一例を示す。図１に示すナノワイヤキャパシタはナノワイヤからなるコア電極１（第１の電極）、誘電体層２、表面電極３（第２の電極）から成る。
【００２１】
図１（ａ）は斜視図であり、図１（ｂ）は断面図である。図１（ｂ）における１０１０は、第１の端部であり、１０２０は第２の端部である。
【００２２】
図からも明らかなように、本実施形態に係るナノワイヤキャパシタにおいては、誘電体層２は、第１の端部１０１０における外周を被覆し、且つ第１の端部１０１０から第２の端部１０２０側に向かって、コア電極（第１の電極）１の外周を被覆している。なお、誘電体層２は、第２の端部１０２０自体は被覆していない。
【００２３】
このように、コア電極（第１の電極）１の一方の端部１０１０における外周を被覆しておく。
【００２４】
なお、図１においては、第１の端部１０１０におけるナノワイヤの端面は、誘電体層２で被覆されているが、例えば、図８のように必ずしも、端面は、誘電体層２で被覆されている必要はない。また、コア電極１の第２の端部側１０２０が誘電体層２では被覆されずに露出している場合にも、当該コア電極１と表面電極（第２の電極）３との電気的な分離が確保されるのであれば、当該露出部が、何らかの材料で被覆されていてもよい。
【００２５】
ここで、本実施形態に係るキャパシタにおいて、コア電極（第１電極）の周囲を被覆する誘電体層には少なくとも以下の状態が含まれる。すなわち、図１（ｂ）、図９、図１０等に示すように、第１電極となるコア電極１の露出部を除く側面と、コア電極１の露出部と反対側の端面とを覆うことが含まれる。また、図５及び図８に示すように、第１電極となるコア電極１の露出部を除く側面を覆い、コア電極１の露出部と反対側の端面は覆わない場合が含まれる。
【００２６】
上記構成のナノワイヤキャパシタは、導電性を有するナノワイヤ上に誘電体層を被覆し、さらにその周囲を電極で被覆する構成のため、ボトムアップ手法を用いることで形成が可能となる。そのため、従来のように露光によるパターンニングを用いなくともナノメーターサイズのキャパシタを回路上に形成することが可能となるため、電子回路の微細化が容易となる。また、該ナノワイヤキャパシタの形状は柱状又は針状であるため、同一面積上に平面キャパシタを設ける場合と比較して、より高容量のものを提供することが可能となる。
【００２７】
具体的に円筒形のキャパシタを例にとって容量を大きくする条件について以下説明する。なお、ここでは説明の簡易化のために、円筒形のキャパシタの場合について説明するが、本実施形態におけるナノワイヤキャパシタは特に円筒形キャパシタに限定されない。ナノワイヤの形状は製法や材質により多角柱形状や針状形状等となる場合があるが、かかるナノワイヤを用いたキャパシタも平板状のキャパタよりも容量を増大させることができる。
【００２８】
平行板コンデンサの静電容量（C平）を表す式は誘電体層の誘電率をε、電極の面積をＳ、電極間の距離をｄとする場合、以下に示す式（1）で表すことができる。
【００２９】
【数１】
【００３０】
一方、円筒形コンデンサの静電容量（C円）は、コア電極の半径がa、中心から表面電極までの距離がｂ、誘電体層の誘電率がε、長さがLである場合、以下に示す式（２）で表すことができる。
【００３１】
【数２】
【００３２】
C比＝（C円/ C平＞１）は、
【００３３】
【数３】
【００３４】
で表すことができる。円筒形のナノワイヤキャパシタと平行板キャパシタの誘電体層が同じ厚さ（b-a）＝ｄであり、基板に対する占有面積が同じ（長径：Ｌ、短径：ｂ）になる場合、上記式（３）は以下のように変形することができる。
【００３５】
【数４】
【００３６】
ここで、上記式（４）を横軸を（b/a）としてプロットすると、図２の様になる。本実施形態のナノワイヤキャパシタを円筒形としたときのb/aの比はおおよそ1.5〜3程度となるため、平板型のキャパシタに比べて少なくとも4倍以上の静電容量を得ることが出来る。
【００３７】
また、本実施形態のナノワイヤキャパシタにおいて、導電性ナノワイヤからなる第１電極と第２電極間に電圧を印加するために、第１電極を一部剥き出しにして外部とコンタクトをとることが求められる。より高容量のナノワイヤキャパシタを提供するには第１電極を剥き出しする体積を出来るだけ少なくして電荷の蓄積部分の体積を増加させることが好ましい。本実施形態のナノワイヤキャパシタでは、導電性ナノワイヤの端部を露出する構成が望ましく、この構成により電荷を蓄積する面積を大きくすることができ、効率良く電荷を蓄積できる。また誘電体層をナノワイヤキャパシタの長さ方向に分割するように設けることで、少なくとも一方の電極が共通接続されたキャパシタを一本のナノワイヤキャパシタを用いて構成することができる。
【００３８】
また、本実施形態のナノワイヤキャパシタは、以下の構成を有することで、高容量化を実現できる。
【００３９】
具体的には、導電性のナノワイヤからなる第１電極と、第１電極の一部分を露出させ、それ以外の第１電極の周囲に一層づつ又は交互に二層以上積層された第１誘電体層及び第２電極と、第２電極の周囲に第２誘電体層を介して設けられた第３の電極とで構成する。
【００４０】
すなわち、例えば図９や図１０に示すように、積層型キャパシタの構成にすることにより、単一ナノワイヤキャパシタ上に複数の並列接続されたキャパシタを形成することが可能となる。そのため、静電容量が増加し、より多くの電荷を蓄積させることができるため、ナノワイヤキャパシタの高容量化を図ることが可能となる。さらに、図２２や図２３に示すように、第１電極と第３電極とを接続することにより電極面積を増大させ、高容量のナノワイヤキャパシタを提供することができる。
【００４１】
更に、本実施形態のナノワイヤキャパシタを基板に対して略垂直又は略平行（略とは、垂直又は平行と実質的にみなせる程度に傾いたものも含む意である）に配置することで回路装置を構成することができる。特に、ナノワイヤキャパシタを基板に対して略平行に配置する構成にすることにより、本実施形態のナノワイヤキャパシタを溶媒に分散し、基板上に該ナノワイヤキャパシタを塗布し、配列させることで電子回路上にキャパシタを容易に形成することも可能となる。本実施形態のナノワイヤキャパシタは電子回路の基板とは異なる基板上で製造を行うことができ、別途熱処理を加えることにより緻密な誘電体層を形成することが可能となるため高品質なキャパシタを作製することができる。そのため、この様な手法を用いれば真空プロセスを用いることなく所望の基板上にキャパシタを形成することが可能となるため、素子の低コスト化や大面積化が可能となる。また、プラスチック基板へも素子の形成が可能となり、素子のフレキシブル化が可能となる。
【００４２】
（コア電極（第１の電極））
コア電極１は、金属や高ドープの半導体ナノワイヤ、導電性酸化物など導電性を有するナノワイヤもしくはナノチューブであれば何でも良い。好ましくは、シリコンウィスカなどである。シリコンウィスカの導電性を挙げる為には、適宜、リンやボロンなどをドープする。
【００４３】
また、上記ナノワイヤのサイズは、直径が数ナノメートル〜数百ナノメートルであることが好ましい。具体的には、例えば、ナノワイヤの直径は、２ｎｍ以上５００ｎｍ以下、好適には５ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下である。
【００４４】
また、そのアスペクト比は用途に応じてロッド状のものからワイヤ状のものまで適宜変化させたものを用いることができ、具体的な長さとしては、数十ナノメートル〜数百マイクロメートルが好ましい。具体的には、例えば、ナノワイヤの長さは、１０ｎｍ以上５００μｍ以下である。
【００４５】
尚、上記ナノワイヤの製造方法については、製造後に誘電体層２や表面電極３を被覆しやすいように、基板に対して垂直にナノワイヤが成長するような製造方法を用いる方が好ましい。具体的には、CVD（Chemical-Vapor-Deposition）法やVLS（Vapor-Liquid-Solid）法等の気相法や電界析出法などの電気化学的手法を用いる方が好ましい。
【００４６】
（誘電体層）
誘電体層２については、絶縁性を有していれば何でもよいが、誘電率が高く、導電率が低いものが好ましい。誘電体層２の材料の例としては、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化チタン、酸化タンタルなどの無機酸化物や窒化物が挙げられる。また、ポリアクリレート、ポリメタクリレート、ポリエチレンテレフタレート、ポリイミド、ポリエーテル、シロキサン含有ポリマー等の有機高分子が挙げられる。誘電体層２の形成方法は、特に制限はされず例えば蒸着法やスパッタ法などの気相法を用いて形成しても良いし、液相法を用いてコア電極の周囲に形成しても良い。また、上記誘電体層２の膜厚は特に制限はされないが、１ナノメートル程度〜数十ナノメートルである方が好ましい。
【００４７】
（表面電極（第２の電極））
表面電極３は、導電性を有する材料を用いていれば何でも良く、金属や高ドープの半導体、導電性酸化物などを用いることができる。表面電極３の形成方法は、特に制限はされず例えば蒸着法やスパッタ法などの気相法を用いて形成しても良いし、液相法を用いてコア電極の周囲に形成しても良い。また、上記表面電極３の膜厚は特に制限はされないが、１ナノメートル程度〜数十ナノメートルである方が好ましい。
【００４８】
本実施形態においては、コア電極（第１の電極）１あるいは表面電極（第２の電極）３の電気抵抗率（Ωｍ）が、１０−４以下、好ましくは１０−５以下、更に好ましくは１０−６以下であるのがよい。
【００４９】
なお、前述の特許文献１で開示されている半導体ナノワイヤは、TFTに使用されるものであるため、チャネル領域として機能するコア部分１００（図２０）には、キャリア濃度の高い高導電性の材料を用いることができない。そのため、コア部分でのキャリア濃度が低いことから、電極として用いることができず、キャパシタとして用いようとしても、その静電容量が小さくなってしまう。
【００５０】
更に、上記半導体ナノワイヤはソース・ドレイン電極との電気的接触をとる必要があるため、その両端のコア部分１００は剥き出しの構成となる。そのため、キャパシタとして用いようとしても、上記構成の場合、電荷を蓄積させる部分が減少してしまったり、電極を３つ設ける必要が生じてしまったりする課題がある。
【００５１】
尚、上記実施形態では、ナノワイヤキャパシタの一端部分でコア電極が剥き出しになった構成であるが、本実施形態はそれ以外にも図５に示すようにナノワイヤキャパシタの中央部がコア電極１が剥き出しである構成であってもよい。すなわち、本発明に係るキャパシタは、導電性のナノワイヤからなる第１の電極と、前記第１の電極の外周を部分的に被覆する誘電体層と、前記誘電体層の外周を被覆する第２の電極とから構成される。第1の電極が誘電体層で被覆されていない領域は、第1の電極の一方の端部でも、図５のように、長さ方向の途中の一部であってもよい。被覆されていない領域が長さ方向の途中の一部である場合は、誘電体層は第１の電極の外周に複数に分割されて被覆され、分割された誘電体層間で第1の電極が露出しており、第２の電極は分割された該誘電体層の外周を被覆する。この場合、図５に示すように誘電体層を２分割しても、３分割以上としてもよい。かかる構成により、複数のキャパシタの一方の電極が共通に接続された構成を実現できる。第２の電極を共通接続すれば、並列接続された複数のキャパシタを構成することもできる。
【００５２】
また、コア電極が剥き出しになっている部分の形状については、図１に例示した構成以外にも、例えば図６や図７に示すようにコア電極１が剥き出しになっている側の端面が段差になっている構成が可能である。図６では誘電体層２が露出し、図７では誘電体層が引っ込み露出していない構成となっている。また、図８示すようにコア電極１が剥き出しになっていない側の端面のコア電極１が表面に出ている構成等を例示することができる。
【００５３】
また、図９や図１０に示す様にナノワイヤキャパシタに内部電極５を設けることで積層型にすることも可能であり、上記構成にすることによって、より高容量のナノワイヤキャパシタを提供することが可能となる。図９及び図１０では誘電体層と内部電極を１層づつ設けた例を示しているが、内部電極と誘電体層とを交互に２層以上設けても良い。なお、図９及び図１０の構成では内部電極５をキャパシタの一方の電極とし、コア電極１と表面電極３とを外部で接続し、他方の電極とすることで高容量化を実現できる。また、図２２及び図２３に示すように、内部電極５をキャパシタの一方の電極とし、コア電極１と表面電極３とを接続してキャパシタの他方の電極とすることも可能である。さらに、内部電極と誘電体層とを交互に２層以上積層させ、奇数層の内部電極を共通接続してキャパシタの一方の電極とし、コア電極と偶数層の内部電極と表面電極とを共通接続してキャパシタの他方の電極とし、より高容量のキャパシタを作製することもできる。このとき、共通接続は図９及び図１０にように外部で行っても、図２２及び図２３に示すように素子内で行っても良い。
【００５４】
本実施形態に代表される本発明のナノワイヤキャパシタを基板に配線が設けられた回路装置に用いる場合、図１１に示す様にナノワイヤキャパシタ６が基板７に対して垂直方向に配向した状態で使用することができる。また、図１２に示すように基板７に平行に配列させて電極８で挟み込む状態で使用したりすることができる。特に図１２に示すような使用方法では、ナノワイヤキャパシタを溶媒に分散させてその溶液を基板上に塗布することによりナノワイヤキャパシタを回路内に配置させることができる。その為、簡便なプロセスでナノメータースケールのキャパシタを回路上に形成することができる。特に上記手法ではキャパシタ形成のための熱処理が不必要であることから、所望の基板上に回路の形成が可能となる。例えば基板としてプラスチック基板を用いることで、フレキシブルな回路装置を提供することが可能となり、フレキシブルな表示装置やシートコンピューターなど今までにない形状の回路装置を提供することができる。
【００５５】
特に本実施形態に代表される本発明のナノワイヤキャパシタを、半導体ナノワイヤトランジスタを有する回路装置に用いる場合、半導体ナノワイヤトランジスタが有する高移動度とナノワイヤキャパシタが有する高容量の機能を同一電子回路内に形成できる。そのため、従来の露光技術では達成困難な高密度な電子回路を提供することが可能となり、また、所望の基板上に高性能な電子回路を形成することも可能となる、そのため、本発明は産業上非常に有効な技術であると言える。
【００５６】
上記ナノワイヤキャパシタと半導体ナノワイヤトランジスタを有する回路装置の一例としては、アクティブマトリクス駆動を行う表示装置やDRAM（Dynamic-Random Access-Memory）などを例示することができる。
【００５７】
本実施形態に代表される本発明のナノワイヤキャパシタを例えば上記表示装置へ用いる場合、本発明のナノワイヤキャパシタを半導体ナノワイヤトランジスタと組み合わせれば、所望の基板上に高性能なTFT回路を形成することが可能となる。そのため、表示装置のフレキシブル化や大面積化さらには低コスト化が容易となる。特に、半導体ナノワイヤトランジスタは高移動度であるため、有機EL表示素子へ適用する場合にその威力が発揮され、本発明を用いれば大画面の有機EL表示装置を提供することが可能となる。そのためシート状の大面積ディスプレイなど現在の技術では困難である表示装置を提供することが可能となる。
【００５８】
また、本実施形態に代表される本発明のナノワイヤキャパシタをDRAMへ適用する場合、その回路は従来の露光プロセスによる手法よりも高密度に電子回路を形成することが可能となり、容量の高容量化が可能となる。更に本発明ナノワイヤキャパシタを用いた電子回路は所望の基板上へ形成することが可能となるため、シート状の大面積DRAMを低コストで作製することも可能となる。つまり、本発明のナノワイヤキャパシタを備えた電子回路を用いれば素子の高密度化と大面積化の相乗効果により、より大容量のDRAMを提供することができる。
【００５９】
また、本実施形態のナノワイヤキャパシタは図２１にその一例を示すように同一ナノワイヤ上にトランジスタとキャパシタが形成されている構成であっても良い。この様な構成にすることにより一括でトランジスタとキャパシタを素子上に形成することが可能になるため、より簡便なプロセスでより簡単な構成の電気素子を提供することが可能となる。この際、該ナノワイヤはトランジスタ部分とキャパシタ部分の組成が異なっていても良く、キャパシタのコア電極になる部位の方がトランジスタのチャネルとなる部位よりも導電性を高くする。具体的な一例としては、半導体ナノワイヤを上記ナノワイヤに用いる場合、トランジスタ部位には低ドープな半導体を用いて、キャパシタ部位には高ドープな半導体を用いることを例示することができる。
【００６０】
以下本実施形態に代表される本発明のナノワイヤキャパシタをアクティブマトリクス駆動を行う表示装置用に用いる場合について詳細に説明する。
【００６１】
（１）電流駆動型表示装置への適用例
有機ELや無機LEDなど、電流駆動型の表示装置の場合、電流駆動型は１フレーム期間の間、画素に電流を流し続けることが求められ、スイッチング用トランジスタとキャパシタを用いて駆動用トランジスタをオン状態に保つことが求められる。その為、電流駆動型の場合一つの画素にキャパシタに電流を書き込むためのスイッチング用トランジスタと、有機ELや無機LED等の表示素子に電流を供給する駆動用トランジスタとの、少なくとも２つのトランジスタを設ける。そして、キャパシタとして、本実施形態に代表される本発明のナノワイヤキャパシタを設ける。
【００６２】
図１３、図１４は本実施形態のナノワイヤキャパシタを有する電子回路を電流駆動型表示装置用に用いた場合の一例である。図１３は表示装置の１画素を拡大した図であり、図１４は素子が複数並ぶことで表示素子を形成している状態を示したものである。図１４において各画素は簡易化のためブロックで示されている。
【００６３】
上記電流駆動型表示装置は少なくともスイッチング用ナノワイヤトランジスタ２０、駆動用ナノワイヤトランジスタ２１、ナノワイヤキャパシタ２２、データ線２３、電源供給線２４、走査線２５、表示部２６、駆動回路２８からなる。表示部２６はＥＬ素子である。駆動用ナノワイヤトランジスタ２１とスイッチング用ナノワイヤトランジスタ２０は複数の半導体ナノワイヤ２７を有する。
【００６４】
スイッチング用ナノワイヤトランジスタ２０及び駆動用ナノワイヤトランジスタ２１は半導体ナノワイヤをチャネルとして用いる電界効果型トランジスタであり、図１５にその構成の一例を示す。基板３０上にゲート電極３１が形成されており、その上にゲート絶縁層３２が形成されている。そして、ゲート絶縁層３２上に半導体ナノワイヤ３３が配列しており、その両端にソース電極３４、ドレイン電極３５が接続されている。また、それ以外にも半導体ナノワイヤにゲート絶縁層を被覆したナノワイヤを用いて、その上にゲート電極３１を設けて、図１６に示す様にゲート絶縁層を別途設けなくても良い構成のトランジスタを用いることも可能である。この場合、半導体ナノワイヤに絶縁層を形成した後にワイヤを配置し、端部以外をマスクでカバーして端部の絶縁層を除去した後にソース電極、ドレイン電極を設ける。また図３と図４との製造方法を組み合わせて半導体ナノワイヤの両端を露出させるようにしてもよい。更に、図２０に示すようにゲート電極もナノワイヤ上に設けたナノワイヤを用いれば、複数のナノワイヤを導電チャネルとして用いる場合、それぞれに印加されるゲート電圧が一定になるため閾値性が向上したナノワイヤトランジスタを提供することもできる。
【００６５】
ここで、上記半導体ナノワイヤ２７はＩＩ−ＶＩ族化合物半導体、ＩＩＩ−Ｖ族化合物半導体、Ｉ−Ｖ族化合物半導体、Ｉ−ＶＩ族化合物半導体、Ｉ−ＶＩＩ族化合物半導体、ＩＩ−Ｖ族化合物半導体、ＩＩ−ＶＩＩ族化合物半導体を挙げることができる。更に、ＩＩＩ−ＶＩ族化合物半導体、ＩＶ−ＩＶ族化合物半導体などの化合物半導体、またはＶＩ族半導体などが挙げることができる。
【００６６】
そして、具体的な一例として、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＡｌＧａＡｓ、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＧａＡｓ、ＧａＮ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＮ、ＩｎＡｓ、カーボンナノチューブなどを例示することができる。スイッチング用ナノワイヤトランジスタ２０及び駆動用ナノワイヤトランジスタ２１に用いる半導体ナノワイヤの種類については、同じであっても良いし異なる種類であっても良い。また、該半導体ナノワイヤの製造方法としては、特に制限はされないが、CVD法やVLS法で合成されることが好ましく、その中でも特に径分布が狭く、ワイヤの長さが均一になり易いVLS法を用いて合成を行うことが好ましい。
【００６７】
半導体ナノワイヤ２７の本数については、駆動用ナノワイヤトランジスタ２１は表示素子２６に多くの電流を流すことが求められるため、多くの半導体ナノワイヤを配列することが望ましい。そのため、駆動用ナノワイヤトランジスタ２１に配列させる半導体ナノワイヤの本数は、少なくともスイッチング用ナノワイヤトランジスタよりも多い本数である方が好ましい。また、上記半導体トランジスタは半導体ナノワイヤ及びナノワイヤキャパシタが基板から剥離することを防ぐため為、パッシベーションを行う方が好ましい。
【００６８】
上記表示装置の作製プロセスは、半導体ナノワイヤ２７及びナノワイヤキャパシタ２２を溶媒に分散させることにより塗布することが好ましい。このようなプロセスを用いることにより、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能であるため、装置の低コスト化を図ることが可能となる。また、基板として、プラスチック基板を用いればフレキシブルな表示装置を提供することも可能となる。特に本発明のナノワイヤキャパシタと、ナノワイヤトランジスタとを用いることで、高移動度を有した大面積の表示装置の作製が可能となるため、現在困難とされている大面積の有機EL表示装置も可能になる。なお、ここでは、本実施形態のナノワイヤキャパシタとナノワイヤトランジスタとを組み合わせて画素を構成した例について説明したが、本実施形態のナノワイヤキャパシタと通常の薄膜トランジスタとを組み合わせて画素を構成してもよいことは勿論である。
（２）電圧駆動型表示装置への適用例
液晶表示装置や電気泳動型表示装置を始めとする電圧駆動式の表示方法は表示部での電圧のオンオフのみであるので上記電流駆動型の表示装置とは異なり各画素へ形成するトランジスタの数は一つで良い。また、上記電流駆動型表示装置と同様に各画素にメモリー性を持たせるためにキャパシタを設ける。キャパシタとして、本実施形態に代表される本発明のナノワイヤキャパシタを用いる。
【００６９】
図１７に本実施形態のナノワイヤキャパシタを電圧駆動型表示装置へ用いた場合の１画素の構成の一例を示す。上記電圧駆動型表示装置は少なくとも駆動用ナノワイヤトランジスタ４０、ナノワイヤキャパシタ４１、データ線４２、走査線４３、表示部４４からなる。表示部４４は画素電極と対向電極との間に液晶層が挟まれた液晶素子であり、図１７の表示部４４は画素電極を示している。駆動用ナノワイヤトランジスタ４０は、半導体ナノワイヤ４５を有する。
【００７０】
駆動用ナノワイヤトランジスタ４０は半導体ナノワイヤをチャネルとして用いる電界効果型トランジスタであり、上記電流駆動型表示装置のナノワイヤトランジスタと同様な構成を有する。また、図１７は１画素のみの図であるが、図１４と同様に画素を複数並べて駆動回路を接続することにより表示装置を形成することができる。尚、該表示装置についても電流駆動型表示装置と同様に、半導体ナノワイヤ及びナノワイヤキャパシタが基板から剥離することを防ぐ為にパッシベーションを行う方が好ましい。
【００７１】
上記表示装置の作製プロセスについても上記電流駆動型表示装置と同様に真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能であるため、表示装置の低コスト化を図ることが可能となる。また、基板としてプラスチック基板を用いれば、フレキシブルな表示装置を提供することも可能となる。電圧駆動型のTFTは電流駆動型のTFTに対して回路構成がシンプルであるため、電流駆動型のTFTに比べてその形成プロセスは容易となる。
【００７２】
以下、本実施形態に代表される本発明のナノワイヤキャパシタをDRAMに用いた場合について詳細に説明する。DRAMはトランジスタとキャパシタにより電荷を蓄える回路を形成しそれを記憶素子に用いるものである。図１８、図１９に上記DRAMに半導体ナノワイヤトランジスタとナノワイヤキャパシタを用いた一例を示す。図１８はDRAMの１セルを拡大した図であり、図１９は上記セルが複数並んだものである。図１９において各セルは簡易化のためブロックで示されている。
【００７３】
上記DRAMは、半導体ナノワイヤトランジスタ５０、ナノワイヤキャパシタ５１、ワード線５２、ビット線５３、駆動回路５５からなる。半導体ナノワイヤトランジスタ５０は半導体ナノワイヤ５４を有する。駆動方法は、従来のDRAMと同様に、ワード線とビット線により各セルのキャパシタに電荷を蓄積させることによりデータの蓄積を行う。上記半導体ナノワイヤトランジスタ５０は上記表示装置に用いた構成と同様なものを使用することが可能である。
【００７４】
尚、上記DRAMに用いられる半導体ナノワイヤ及びナノワイヤキャパシタは、基板からの剥離を防ぐため、パッシベーションを行う方が好ましい。
【００７５】
上記DRAMに用いる半導体ナノワイヤ及びナノワイヤキャパシタは、直径が数十ナノメートル以下のサイズであるため、従来の露光プロセスにより作製するDRAMと比較して回路の高密度化が可能となりメモリー容量を増加させることができる。また、上記DRAMの作製プロセスに上記塗布法を用いることで、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板上に形成することが可能となる。そのため、DRAMの低コスト化を図ることが可能となることに加え、素子の大面積化も可能となるため、高密度且つ大面積が低コストで達成することができ、従来にない大容量のDRAMを提供することが可能となる。また、基板としてプラスチック基板を用いればフレキシブルなDRAMを作製することができるため、シートコンピューターなど新たな用途へ用いることが可能となる。
（実施形態２）
上記ナノワイヤを用いたキャパシタの形成方法については、例えば図３（ａ）〜（ｄ）に示すようにコア電極１、誘電体層２、表面電極３を形成したのちに誘電体層２と表面電極３をエッチングする方法が挙げられる。
【００７６】
図３について具体的に説明する。
【００７７】
まず、図３（ａ）に示すように、基板の面内方向に略垂直に伸びている導電性のナノワイヤ１を基板３００１上に形成する。その後、前記ナノワイヤ１の外周を誘電体層２で被覆する（図３（ｂ））。次に、前記誘電体層２を電極層３で被覆する（図３（ｃ））。
【００７８】
その後、前記ナノワイヤの先端部が露出するように前記誘電体層を除去する（図３（ｄ））。
【００７９】
そして、必要に応じて、前記ナノワイヤを基板から除去する。
【００８０】
また、図４に示すようにして、キャパシタを製造することもできる。
【００８１】
具体的には、基板３００１上に設けられており、且つ該基板の面内方向に垂直な方向に孔を有する多孔質層４と、該多孔質層の孔内から伸びており、且つ該多孔質層の厚さより長い長さを有する導電性のナノワイヤ１とからなる部材を用意する（図４（ａ））。
【００８２】
その後、誘電体層２をナノワイヤ１上に形成する（図４（ｂ））。その後、表面電極３を形成し（図４（ｃ））、最後に多孔質材４を除去する（図４（ｄ））。
【００８３】
ここで、多孔質材としては、例えば、陽極酸化アルミナを含み構成される多孔質体（特開2000-031462号公報）や、シリコンあるいは酸化シリコンの多孔質体（特開2004-237430号公報）が利用できる。多孔質底部に金（Ａｕ）などの触媒微粒子を設けて、ＶＬＳ法等を利用してナノワイヤを成長させる。
【００８４】
なお、図において、１はコア電極、２は誘電体層、３は表面電極、４は多孔質膜、５は内部電極、６はナノワイヤキャパシタである。また、７は基板、２０はスイッチング用ナノワイヤトランジスタ、２１は駆動用ナノワイヤトランジスタ、２２はナノワイヤキャパシタ、２３はデータ線、２４は電源供給線、２５は走査線、２６は表示部、２７は半導体ナノワイヤトランジスタである。２８は駆動回路、３０は基板、３１はゲート電極、３２ゲート絶縁層、３３は半導体ナノワイヤ、３４はソース電極、３５はドレイン電極、４０は駆動用ナノワイヤトランジスタ、４１はナノワイヤキャパシタである。
【００８５】
４２はデータ線、４３は走査線、４４は表示部、４５は半導体ナノワイヤ、５０は半導体ナノワイヤトランジスタ、５１はナノワイヤキャパシタ、５２はワード線、５３はビット線、５４は半導体ナノワイヤである。
【００８６】
５５は、駆動回路、６１はキャパシタ部、６２はトランジスタ部、６３はゲート絶縁層、６４はゲート電極、６５はソース電極、６６はドレイン電極、６７はナノワイヤ、６８は表面電極、１００は半導体ナノワイヤ、１０１は誘電体層、１０２はゲート電極である。
【実施例】
【００８７】
<実施例１>
本実施例はナノワイヤキャパシタに関するものであり、コア電極１に高ドープのSiナノワイヤを、誘電体層２にシリカを、表面電極３にＡｕを用いた場合である。上記ＳｉナノワイヤはVLS法で作製され、ドーパントとしてＢをドープする。
【００８８】
上記Siナノワイヤの製造方法は、図３の製造方法が用いられ、Si基板上に粒径15〜20ｎｍの金微粒子を形成しこれをSiH４及びB2H6雰囲気中で450℃で加熱することによりナノワイヤを成長させる。この際のBのドープ量は0.5％molである。上記方法で得られるナノワイヤは直径約１５〜２０ｎｍ、長さ３０〜５０μｍである。その後、上記手法で得られたSiナノワイヤの表面を酸化させることによりシリカ被膜を形成し、その上にAu表面電極を蒸着法を用いてキャパシタを形成する。そして、その後ドライエッチングを行うことによりコア電極を剥き出しにすることで本実施例のナノワイヤキャパシタを作製する。
【００８９】
<実施例２>
本実施例は上記実施例１で作製したナノワイヤキャパシタと半導体ナノワイヤFETを用いた有機EL用表示装置に関するものである。本実施例は実施例１で得られたナノワイヤキャパシタを超音波を用いて基板から剥離させ、エタノール溶媒に分散させる。
【００９０】
一方、半導体ナノワイヤFETに用いる半導体ナノワイヤは上記実施例１のコア電極同様VLS法を用いて作製する。作製するナノワイヤはBが0.01％mol添加されたSiナノワイヤであり、表面を酸化させることによりゲート絶縁層を形成している。そして、該半導体ナノワイヤは上記ナノワイヤキャパシタと同様に超音波を用いて基板から剥離させ、エタノール溶媒中に分散させる。
【００９１】
本実施例の表示装置の構成は図１３、図１４と同様な構成であり、スイッチング用ナノワイヤトランジスタ、駆動用ナノワイヤトランジスタ、ナノワイヤキャパシタ、データ線、電源供給線、走査線、表示素子となる有機ＥＬ素子、駆動回路からなる。
【００９２】
作製方法は、まずガラス基板上にデータ線、電源供給線、走査線などの配線をAuを蒸着することにより形成する。その後、スイッチング用ナノワイヤトランジスタ及び駆動用ナノワイヤトランジスタを形成する半導体ナノワイヤを塗布法により形成し、基板との剥離を防ぐためUV硬化樹脂を用いてパッシベーションを行いトランジスタを形成する。そして、その後上記ナノワイヤキャパシタを上記半導体ナノワイヤと同様に塗布法を用いてTFT上に配列させ、UV硬化樹脂を用いてパッシベーションを行うことによりキャパシタをTFT上に形成する。
【００９３】
有機EL素子の形成は、正極にITOを、正孔輸送層にはPEDOT/PSSを、発光層にはポリ［２−メトキシ−５−（２’−エチル−ヘキシロキシ）−１，４−フェニレン ビニレン（MEH-PPV）を、負極にはCa/Alを用いる。正孔輸送層、発光層はインクジェット法を用いてパターンニングを行い、ITOはスパッタ法により、Ca/Alは蒸着法により形成する。
【００９４】
そして最後に駆動回路を接続し、表示装置を作製する。
【００９５】
上記手法により形成される有機EL素子は高移動度のナノワイヤトランジスタを用いているため、低電圧で大電流を流すことが可能であり素子の高効率化に繋がる。また、キャパシタにナノワイヤキャパシタを用いているため、真空プロセスを用いなくともトランジスタとキャパシタを形成することが可能であり、大画面の有機EL表示装置を低コストで提供することができる。
【００９６】
<実施例３>
本実施例は上記実施例１で作製したナノワイヤキャパシタと、半導体ナノワイヤFETを用いたDRAMに関するものである。本実施例は実施例１で得られたナノワイヤキャパシタを超音波を用いて基板から剥離させ、エタノール溶媒に分散させる。
【００９７】
一方、半導体ナノワイヤFETに用いる半導体ナノワイヤは上記実施例１のコア電極と同様VLS法を用いて作製する。作製するナノワイヤはBが0.01％mol添加されたSiナノワイヤであり、表面を酸化させることによりゲート絶縁層を形成している。そして、該半導体ナノワイヤは上記ナノワイヤキャパシタと同様に超音波を用いて基板から剥離させ、エタノール溶媒中に分散させる。
【００９８】
本実施例のDRAMの構成は図１８、図１９と同様な構成であり、半導体ナノワイヤトランジスタ、ナノワイヤキャパシタ、ワード線、ビット線、駆動回路からなる。作製方法は、まずガラス基板上にワード線、ビット線などの配線をAuを蒸着することにより形成する。その後、半導体ナノワイヤトランジスタに用いる半導体ナノワイヤを塗布法により形成し、基板との剥離を防ぐためUV硬化樹脂を用いてパッシベーションを行いトランジスタを形成する。そして、その後ナノワイヤキャパシタを上記半導体ナノワイヤと同様に塗布法を用いてTFT上に配列させ、UV硬化樹脂を用いてパッシベーションを行うことによりキャパシタをTFT上に形成する。そして最後に駆動回路を接続し、DRAMを作製する。
【００９９】
本実施例のDRAMは半導体ナノワイヤ及びナノワイヤキャパシタの直径が数十ナノメートル以下のサイズであるため、従来の露光プロセスにより作製するDRAMと比較して回路の高密度化が可能となりメモリー容量を増加させることが可能となる。
【０１００】
また、上記DRAMの作製プロセスに上記塗布法を用いることで、真空プロセスを用いることなくトランジスタとキャパシタを所望の基板（本実施例ではガラス基板）上に形成することが可能となる。そのため、DRAMの低コスト化を図ることが可能となることに加え、素子の大面積化も可能となるため、高密度且つ大面積が低コストで達成することができ、従来にない大容量のDRAMを提供することが可能となる。
【産業上の利用可能性】
【０１０１】
本発明のキャパシタ及びそれを用いた回路装置は、各種キャパシタを有する電気回路及びそれを用いた回路装置に用いることができ、例えばアクティブマトリクス駆動表示装置用のTFT基板や、DRAMなどの記録装置へ利用することができる。
【図面の簡単な説明】
【０１０２】
【図１】（ａ）は本発明のナノワイヤキャパシタの一例の斜視図、（ｂ）はその断面図である。
【図２】キャパシタの長径と短径の比と円筒形キャパシタと平板キャパシタの静電容量の比の関係を表したグラフである。
【図３】本発明のナノワイヤキャパシタの製造方法の一例である。
【図４】本発明のナノワイヤキャパシタの製造方法の一例である。
【図５】本発明のナノワイヤキャパシタの一例の斜視図である。
【図６】本発明のナノワイヤキャパシタの一例の断面図である。
【図７】本発明のナノワイヤキャパシタの一例の断面図である。
【図８】本発明のナノワイヤキャパシタの一例の断面図である。
【図９】本発明のナノワイヤキャパシタの一例の断面図である。
【図１０】本発明のナノワイヤキャパシタの一例の断面図である。
【図１１】本発明のナノワイヤキャパシタを用いた回路装置の一例である。
【図１２】本発明のナノワイヤキャパシタを用いた回路装置の一例である。
【図１３】本発明のナノワイヤキャパシタを電流駆動型表示装置へ用いた場合の一例である。
【図１４】本発明のナノワイヤキャパシタを電流駆動型表示装置へ用いた場合の一例である。
【図１５】半導体ナノワイヤトランジスタの一例の断面図である。
【図１６】半導体ナノワイヤトランジスタの一例の断面図である。
【図１７】本発明のナノワイヤキャパシタを電圧駆動型表示装置へ用いた場合の一例である。
【図１８】本発明のナノワイヤキャパシタをDRAMへ用いた場合の一例である。
【図１９】本発明のナノワイヤキャパシタをDRAMへ用いた場合の一例である。
【図２０】半導体ナノワイヤへ用いられる半導体ナノワイヤの構成の一例である。
【図２１】本発明のナノワイヤキャパシタを用いた電気素子の一例である。
【図２２】本発明のナノワイヤキャパシタの一例の断面図である。
【図２３】本発明のナノワイヤキャパシタの一例の断面図である。
【符号の説明】
【０１０３】
１ コア電極（第１の電極）
２ 誘電体層
３ 表面電極（第２の電極）
５ 内部電極
６ ナノワイヤキャパシタ
７ 基板
８ 電極
１０１０ 第１の端部
１０２０ 第２の端部
【特許請求の範囲】
【請求項１】
導電性のナノワイヤからなる第１の電極と、
前記第１の電極の外周を部分的に被覆する誘電体層と、
前記誘電体層の外周を被覆する第２の電極と、
を有することを特徴とするキャパシタ。
【請求項２】
導電性のナノワイヤからなり、第１の端部と第２の端部とを有する第１の電極と、
前記第１の端部における外周を被覆し、該第１の端部から前記第２の端部側に向かって、前記第１の電極の外周を被覆し、且つ前記第２の端部を被覆していない誘電体層と、
前記誘電体層の外周を被覆する第２の電極と、
を有することを特徴とするキャパシタ。
【請求項３】
前記第１電極の外周に、前記誘電体層と前記第２電極とが、一層ずつ、あるいは交互に２層以上積層されていることを特徴とする請求項１に記載のキャパシタ。
【請求項４】
前記第１の電極の端面は、前記誘電体層で被覆されていないことを特徴とする請求項１に記載のキャパシタ。
【請求項５】
前記誘電体層は前記第１の電極の外周に複数に分割されて被覆され、分割された誘電体層間で前記第１の電極が露出しており、
前記第２の電極は分割された該誘電体層の外周を被覆することを特徴とする請求項１に記載のキャパシタ。
【請求項６】
請求項１に記載のキャパシタを用いた回路装置であって、複数の前記キャパシタが、該回路装置を構成する基板に対して略垂直に配置されていることを特徴とする回路装置。
【請求項７】
請求項１に記載のキャパシタを用いた回路装置であって、複数の前記キャパシタが、該回路装置を構成する基板に対して略平行に配置されていることを特徴とする回路装置。
【請求項８】
基板の面内方向に略垂直に伸びている導電性のナノワイヤを該基板上に形成する工程、
前記ナノワイヤの外周を誘電体層で被覆する工程、
前記誘電体層を電極層で被覆する工程、及び
前記ナノワイヤの先端部が露出するように前記誘電体層を除去する工程、
を有することを特徴とするキャパシタの製造方法。
【請求項９】
基板と、
該基板上に設けられており且つ該基板の面内方向に垂直な方向に孔を有する多孔質層と、
該多孔質層の孔内から伸びており、且つ該多孔質層の厚さより長い長さを有する導電性のナノワイヤとを有する部材を用意する工程、
前記ナノワイヤを誘電体層で被覆する工程、
前記誘電体層を電極層で被覆する工程、及び
前記多孔質層を除去する工程、
を有することを特徴とするキャパシタの製造方法。
【請求項１】
導電性のナノワイヤからなる第１の電極と、
前記第１の電極の外周を部分的に被覆する誘電体層と、
前記誘電体層の外周を被覆する第２の電極と、
を有することを特徴とするキャパシタ。
【請求項２】
導電性のナノワイヤからなり、第１の端部と第２の端部とを有する第１の電極と、
前記第１の端部における外周を被覆し、該第１の端部から前記第２の端部側に向かって、前記第１の電極の外周を被覆し、且つ前記第２の端部を被覆していない誘電体層と、
前記誘電体層の外周を被覆する第２の電極と、
を有することを特徴とするキャパシタ。
【請求項３】
前記第１電極の外周に、前記誘電体層と前記第２電極とが、一層ずつ、あるいは交互に２層以上積層されていることを特徴とする請求項１に記載のキャパシタ。
【請求項４】
前記第１の電極の端面は、前記誘電体層で被覆されていないことを特徴とする請求項１に記載のキャパシタ。
【請求項５】
前記誘電体層は前記第１の電極の外周に複数に分割されて被覆され、分割された誘電体層間で前記第１の電極が露出しており、
前記第２の電極は分割された該誘電体層の外周を被覆することを特徴とする請求項１に記載のキャパシタ。
【請求項６】
請求項１に記載のキャパシタを用いた回路装置であって、複数の前記キャパシタが、該回路装置を構成する基板に対して略垂直に配置されていることを特徴とする回路装置。
【請求項７】
請求項１に記載のキャパシタを用いた回路装置であって、複数の前記キャパシタが、該回路装置を構成する基板に対して略平行に配置されていることを特徴とする回路装置。
【請求項８】
基板の面内方向に略垂直に伸びている導電性のナノワイヤを該基板上に形成する工程、
前記ナノワイヤの外周を誘電体層で被覆する工程、
前記誘電体層を電極層で被覆する工程、及び
前記ナノワイヤの先端部が露出するように前記誘電体層を除去する工程、
を有することを特徴とするキャパシタの製造方法。
【請求項９】
基板と、
該基板上に設けられており且つ該基板の面内方向に垂直な方向に孔を有する多孔質層と、
該多孔質層の孔内から伸びており、且つ該多孔質層の厚さより長い長さを有する導電性のナノワイヤとを有する部材を用意する工程、
前記ナノワイヤを誘電体層で被覆する工程、
前記誘電体層を電極層で被覆する工程、及び
前記多孔質層を除去する工程、
を有することを特徴とするキャパシタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２００７−１８４５５４（Ｐ２００７−１８４５５４Ａ）
【公開日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願番号】特願２００６−３１３１７２（Ｐ２００６−３１３１７２）
【出願日】平成１８年１１月２０日（２００６．１１．２０）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願日】平成１８年１１月２０日（２００６．１１．２０）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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