半導体装置およびその製造方法

【課題】優れたトランジスタ特性を有するＤＲＡＭが高い集積度で形成された半導体装置を提供する。
【解決手段】半導体基板（１）に設けられたトレンチと、前記トレンチの内壁下側に設けられたキャパシタ絶縁膜と、前記トレンチの内壁上側に設けられたカラー絶縁膜（９）と前記トレンチ内に埋め込まれたストレージ電極（１０）とを有するトレンチキャパシタ、半導体基板に設けられたＭＯＳトランジスタ、および、前記ＭＯＳトランジスタのソース／ドレイン拡散領域（１８）の一方と前記トレンチキャパシタの前記ストレージ電極とを接続するシリサイド膜（１６）を有する半導体装置である。前記カラー絶縁膜は上部に導電膜（２０）を有し、前記導電膜は、隔離絶縁膜（１９）によって前記半導体基板、前記ストレージ電極、および前記カラー絶縁膜から隔離されていることを特徴とする。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に、ダイナミックランダムアクセス（ＤＲＡＭ）メモリのトレンチキャパシタおよびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭのメモリセルは、キャパシタとトランスファゲート用のＭＯＳトランジスタから構成されている。ＤＲＡＭの集積度を上げるためには、より小さな面積でより大きな容量のキャパシタを形成することが望ましい。その一つの手段として、シリコン基板に設けたトレンチを用いてキャパシタを形成するトレンチキャパシタが挙げられる。
【０００３】
トレンチキャパシタを有するＤＲＡＭセルにおいて、トランジスタのソース／ドレイン拡散領域と蓄積キャパシタのストレージ電極とを、シリサイド等の導電膜により接続することが提案されている（例えば、特許文献１参照）。
【０００４】
深いトレンチ(Deep Trench：ＤＴ)にキャパシタを形成したＤＲＡＭを形成する場合、一般に、ＤＴを形成後にＤＴ内の上部領域を除く領域には、膜厚の薄いキャパシタ絶縁膜が形成され、上部領域には比較的膜厚の厚いカラー絶縁膜が形成される。これらの絶縁膜を介して、ストレージ電極がＤＴ内に埋め込み形成される。蓄積キャパシタのストレージ電極としては、不純物がドープされたポリシリコン膜が一般的に用いられ、こうしたストレージ電極とトランジスタのソース／ドレイン拡散領域とを接続するシリサイド膜等の導電膜は、カラー絶縁膜の上に形成されることとなる。
【０００５】
シリサイド膜等の導電膜は、ストレージ電極とソース／ドレイン拡散領域とを確実に接続することが求められる。また、トランジスタの性能の劣化を避けるためには、このトランジスタが形成された半導体基板中にストレージ電極中の不純物が拡散することは、極力避けることが望まれる。
【特許文献１】特開昭６２−２１３２７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、優れたトランジスタ特性を有するＤＲＡＭが高い集積度で形成された半導体装置、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様にかかる半導体装置は、半導体基板に設けられたトレンチと、前記トレンチの内壁下側に設けられたキャパシタ絶縁膜と、前記トレンチの内壁上側に設けられたカラー絶縁膜と前記トレンチ内に埋め込まれたストレージ電極とを有するトレンチキャパシタ、
半導体基板に設けられたＭＯＳトランジスタ、および
前記ＭＯＳトランジスタのソース／ドレイン拡散領域の一方と前記トレンチキャパシタの前記ストレージ電極とを接続するシリサイド膜を有する半導体装置であって、
前記カラー絶縁膜は上部に導電膜を有し、
前記導電膜は、隔離絶縁膜によって前記半導体基板、前記ストレージ電極、および前記カラー絶縁膜から隔離されていることを特徴。
【０００８】
本発明の一態様にかかる半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、
前記トレンチ側面の所定の高さまでキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜より上のトレンチ側面にカラー絶縁膜を形成する工程と、
前記トレンチ内および前記半導体基板の上に、不純物を含有したポリシリコン膜を形成する工程と、
前記ポリシリコン膜をエッチング除去して前記トレンチ内に残置し、ストレージ電極を形成する工程と、
前記カラー絶縁膜の上部を除去して、前記半導体基板および前記ストレージ電極を側面に露出することにより凹部を形成する工程と、
全面に隔離絶縁膜を介して導電膜を形成する工程と、
前記導電膜、前記隔離絶縁膜、および前記ストレージ電極をエッチングして、前記凹部内に前記隔離絶縁膜を介して前記導電膜を残置する工程と、
前記ストレージ電極上に素子分離層を形成する工程と、
前記半導体基板上にゲート電極配線および側壁酸化膜を含むゲート部を形成する工程と、
前記ゲート部を挟んで前記半導体基板上にソース／ドレイン拡散領域を形成する工程と、
前記ソース／ドレイン拡散領域の一方と前記ストレージ電極とを接続するシリサイド膜を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明の一態様によれば、優れたトランジスタ特性を有するＤＲＡＭが高い集積度で形成された半導体装置、およびその製造方法が提供される。
【発明を実施するための最良の形態】
【００１０】
本発明者らは、トレンチキャパシタを有するＤＲＡＭセルにおいて、トランジスタのソース／ドレイン拡散領域と蓄積キャパシタのストレージ電極とを、シリサイド膜により接続した従来の半導体装置について鋭意検討した結果、次のような知見を得た。
【００１１】
すなわち、こうした構造の半導体装置においては、トランジスタのソース／ドレイン拡散領域と蓄積キャパシタのストレージ電極とを接続するシリサイド膜は、カラー絶縁膜の上に形成されることから、このカラー絶縁膜の膜厚が半導体装置の特性に影響を及ぼす。具体的には、カラー絶縁膜の膜厚が厚い場合には、図１に示されるようにストレージ電極２２とソース／ドレイン拡散領域１８との距離が長くなって、シリサイド膜１６で確実に接続することができない。
【００１２】
なお、図１は従来の構造を示しており、半導体基板１に設けられたトレンチ内には、カラー絶縁膜９を介して、不純物がドープされたポリシリコン膜１０およびポリシリコン膜１１が埋め込まれ、これらポリシリコン膜がストレージ電極２２を構成する。ストレージ電極２２およびカラー絶縁膜９は部分的に除去されて素子分離層１３が設けられ、この上にはゲート電極配線１４が形成される。ゲート電極配線１４の側面には酸化膜１５が設けられ、上面にはシリサイド膜１６が形成される。半導体基板１にはＭＯＳトランジスタが形成され、このトランジスタのソース／ドレイン拡散領域１８は、シリサイド膜１６によって、ストレージ電極２２に接続されなければならない。
【００１３】
カラー絶縁膜９の膜厚を薄くすれば、シリサイド膜１６が不連続になるといった問題を回避することができる。しかしながら、カラー絶縁膜９が存在しない場合には、図２に示すようにポリシリコン膜１１から不純物が半導体基板１に拡散して、不純物拡散領域１７が形成される。この不純物拡散領域１７とトランジスタのソース拡散領域１８とのＳｕｂＶｔｈが低下して、電荷保持特性の低下につながる。
【００１４】
トランジスタのソース／ドレイン拡散領域は、シリサイド膜によってストレージ電極に確実に接続されなければならず、しかも、ストレージ電極中の不純物が半導体基板へ拡散するのは極力回避すべきである。本発明の実施形態は、これを可能としたものである。
【００１５】
図３乃至図１１に、本発明の実施形態にかかる半導体装置の製造方法を表わす断面図を示す。
【００１６】
まず、図３に示すように、半導体基板１上に２ｎｍ程度の酸化膜（図示せず）を形成し、２２０ｎｍ程度のシリコン窒化膜３、および１６００ｎｍ程度の酸化膜４を順次堆積する。続いて、光学的パターニング法および反応性イオンエッチング法を用いて、酸化膜４、シリコン窒化膜３、および酸化膜をパターンニングする。さらに、酸化膜４をマスクとして用いて半導体基板を６μｍ程度の深さまでエッチングすることにより、トレンチパターンを形成する。
【００１７】
ウェットエッチング法を用いて酸化膜４を除去した後、全面に５ｎｍ程度の膜厚のシリコン窒化膜（図示せず）を形成する。このシリコン窒化膜上には、１０ｎｍ程度のシリコン酸化膜６を形成し、続いて砒素を含有したポリシリコン膜７を２００ｎｍ程度の膜厚で形成する。次に、反応性イオンエッチング法を用いて、このポリシリコン膜７を半導体基板１表面から１μｍ程度の深さまでエッチングする。その後、露出しているトレンチ側壁のシリコン酸化膜６およびシリコン窒化膜を、ウェットエッチング法により順次除去して、図４に示す構造を得る。ポリシリコン膜７と半導体基板１との間に設けられたシリコン酸化膜６は、キャパシタ絶縁膜に相当する。
【００１８】
露出したトレンチの側壁およびポリシリコン膜７表面を含む全面に、８ｎｍ程度の膜厚で酸化膜（図示せず）を形成し、さらに５０ｎｍ程度のシリコン酸化膜を形成する。酸化膜を１０００℃の窒素雰囲気中で２０分程度凝縮した後、反応性イオンエッチング法を用いて、これを選択的に除去する。その結果、図５に示すように、トレンチ内面には、シリコン窒化膜３およびポリシリコン膜７が部分的に露出される。トレンチの側面に形成された酸化膜は、カラー絶縁膜９として機能する。
【００１９】
次に、砒素を含有したポリシリコン膜１０を２００ｎｍ程度の膜厚で全面に形成する。得られたポリシリコン膜１０を、反応性イオンエッチング法を用いて、図６に示すように半導体基板１の表面から高さ約３０ｎｍまでエッチングする。このポリシリコン膜１０によって、トレンチキャパシタのストレージ電極が構成される。ストレージ電極は、燐を含有するポリシリコン膜１０により構成してもよい。
【００２０】
エッチング後のポリシリコン膜１０の表面は、半導体基板１の表面よりも上方に位置することが望まれる。これは、後の工程でポリシリコン膜１０上に形成されるシリコン窒化膜１９を除去可能とするためである。半導体基板１の表面からの高さは、０〜１００ｎｍ程度が好ましく、０〜３０ｎｍ程度がより好ましい。
【００２１】
続いて、ウェットエッチング法にてカラー絶縁膜９の上部を除去して、トレンチ側面の半導体基板１を露出する。露出される半導体基板１の深さ、すなわち半導体基板１の表面からエッチング後のカラー絶縁膜９の表面までの距離は、５０〜１００ｎｍ程度であることが好ましく、例えば６０ｎｍ程度とすることができる。このエッチングの結果、半導体基板１、カラー絶縁膜９、およびポリシリコン膜１０により画定された凹部が形成される。この凹部内には、ストレージ電極からの半導体基板への不純物の拡散を防止するとともに、シリサイド膜の形成を確実にするための積層膜が設けられる。露出された半導体基板１の側面の距離が５０ｎｍ未満の場合には、後のリセス工程で凹部が除去されてしまう。一方、１００ｎｍを越えると、トランジスタを構成するために半導体基板に形成されるソース／ドレイン拡散領域より深くなってしまう。この場合には、ストレージノード側の接合面積が広くなることによって接合リークが増加し、電荷保持時間が短くなる。さらに、ストレージ電極から拡散する不純物がＡｓの場合には、接合が急峻になって接合リークが増加し、電荷保持時間が短くなるといった不都合が生じるおそれがある。
【００２２】
次に、図７に示すように、３ｎｍ程度のシリコン窒化膜１９および２００ｎｍ程度のポリシリコン膜２０を順次形成する。シリコン窒化膜１９は、ストレージ電極中の不純物が半導体基板１中に拡散するのを防止する。このため、不純物の種類や濃度等に応じて、その拡散を十分に防止できる膜厚で形成すればよい。例えば、３ｎｍ程度以上の膜厚であれば、不純物がストレージ電極から半導体基板１へ拡散するのを実質的に防止することができる。しかしながら、シリコン窒化膜１９の膜厚が厚すぎる場合には、後の工程でその上にシリサイド膜を形成して、ストレージ電極とトランジスタとを電気的に接続するのが困難となる。これらを考慮して、シリコン窒化膜１９の厚さを決定することが望まれる。少なくとも１ｎｍ程度の膜厚が確保できれば、トランジスタの性能に影響を及ぼさない程度まで、ポリシリコン膜１０からの不純物の拡散を低減することができる。シリコン窒化膜１９は、同程度の膜厚のシリコン酸化膜に置き換えることが可能である。また、シリコン窒化膜１９の不純物拡散防止の機能を損なわない程度であれば、ポリシリコン膜２０には、砒素、燐等の不純物がドープされていてもよい。
【００２３】
その後、反応性イオンエッチング法を用いて、シリコン窒化膜１９およびポリシリコン膜２０を、半導体基板１表面から３０ｎｍ程度の深さまでエッチングする。このエッチングによって、図８に示すように、カラー絶縁膜９上に、シリコン窒化膜１９を介してポリシリコン膜２０が設けられた構造が得られる。すなわち、半導体基板１、カラー絶縁膜９およびポリシリコン膜１０によって画定された凹部内には、シリコン窒化膜１９とポリシリコン膜２０との積層膜が設けられる。シリコン窒化膜１９は、ポリシリコン膜２０と半導体基板１とを隔離するとともに、ポリシリコン膜２０とストレージ電極としてのポリシリコン膜１０とを隔離する。したがって、このシリコン窒化膜１９は、隔離絶縁膜と呼ぶことができる。一方、ポリシリコン膜２０は、シリサイド膜の形成を確実にするといった作用を有する。こうした２つの膜の効果を十分に発揮させるため、シリコン窒化膜１９を介して凹部内にポリシリコン膜２０が残置されるように、エッチングが行なわれる。このエッチング深さは、通常、半導体基板１の表面から１５〜４５ｎｍ程度の範囲内である。
【００２４】
エッチング後には、２５０ｎｍ程度のシリコン酸化膜１２を全面に堆積する。さらに、光学的パターニング法および反応性イオンエッチング法を用いて、図９に示すように半導体基板１表面から深さ約３００ｎｍの素子分離溝を形成する。
【００２５】
ウェットエッチング法によりシリコン酸化膜１２を除去した後、４００ｎｍ程度膜厚で酸化膜を堆積する。シリコン窒化膜３上の酸化膜を平坦化法により除去し、さらに、ウェットエッチング法を用いて、半導体基板表面から高さ約３０ｎｍまで酸化膜をエッチバックする。その後、ウェットエッチング法によりシリコン窒化膜３を除去して、図１０に示すように素子分離層１３を形成する。
【００２６】
半導体基板１上および素子分離層１３上には、常法によりゲート電極配線１４および酸化膜１５を形成する。酸化膜１５および素子分離層１３を反応性イオンエッチング法によりエッチングして、ポリシリコン膜１０、ポリシリコン膜２０および半導体基板１を露出する。半導体基板１には、ゲート電極配線１４および側壁酸化膜１５からなるゲート部を設け、常法により不純物をドープしてソース／ドレイン拡散領域１８を形成する。ソース／ドレイン拡散領域１８が形成された半導体基板１上から、ポリシリコン膜２０上を経由してポリシリコン膜１０上にわたってシリサイド膜１６を形成して、トレンチ内部に形成されたストレージ電極となるポリシリコン膜１０とトランジスタのソース／ドレイン拡散領域１８とを電気的に接続する。図示するように、シリサイド膜１６は、ゲート電極配線１４上にも形成される。
【００２７】
図１１に示されるように、本発明の実施形態にかかる半導体装置においては、トレンチキャパシタのカラー絶縁膜９の上部には、シリコン酸化膜１９により半導体基板１およびストレージ電極から隔離されて、ポリシリコン膜２０が設けられている。トレンチキャパシタのストレージ電極としてのポリシリコン膜１０と、トランジスタのソース／ドレイン拡散領域１８との間に存在する絶縁膜部分の面積は減少し、その代わりに導電膜であるポリシリコン膜２０が設けられたということができる。その結果、ストレージ電極とソース／ドレイン拡散領域とを電気的に接続するためのシリサイド膜を形成できなくなるといった問題は回避される。
【００２８】
シリコン窒化膜１９は、ストレージ電極としてのポリシリコン膜１０とポリシリコン膜２０との間を隔離し、さらに、ポリシリコン膜２０と半導体基板１との間も隔離する。このように、ストレージ電極としてのポリシリコン膜１０と半導体基板１との間には、シリコン窒化膜１９が二重に形成されることとなる。これによって、ストレージ電極から砒素が拡散して半導体基板内に不純物拡散層が発生することは、極力低減することができる。その結果、不純物拡散層とトランジスタのソース／ドレイン拡散領域とのＳｕｂＶｔｈが低下することはなく、電荷保持特性の劣化を防ぐことが可能となる。
【００２９】
同様の構成の半導体装置を従来の方法により製造する場合には、ストレージ電極とトランジスタのソース／ドレイン拡散領域との距離を制御することができないため、図１または図２に示したような不都合が生じる。
図１２乃至図１６を参照して、従来の半導体装置の製造方法の一例を説明する。
上述と同様の手法により図５に示す構造を得た後、砒素を含有したポリシリコン膜１０を２００ｎｍ程度の膜厚で全面に形成する。このポリシリコン膜１２は、反応性イオンエッチング法により、図１２に示すように半導体基板１表面から約６０ｎｍの深さまでエッチングされる。
【００３０】
トレンチの側面のカラー絶縁膜９は、ウェットエッチング法により２０ｎｍ程度エッチングして、膜厚を減少させる。図１３に示すように、半導体基板１表面から６０ｎｍ程度の深さまで、このカラー絶縁膜９の膜厚を１０ｎｍ程度まで薄膜化する。
砒素を含有したポリシリコン膜１１を２００ｎｍ程度の膜厚で全面に形成し、反応性イオンエッチング法を用いて、図１４に示すように、このポリシリコン膜１１を半導体基板１表面から３０ｎｍ程度エッチングする。
【００３１】
エッチング後には、２５０ｎｍ程度の膜厚でシリコン酸化膜１２を全面に堆積する。さらに、光学的パターニング法および反応性イオンエッチング法を用いて、図１５に示すように半導体基板表面から深さ約３００ｎｍの素子分離溝を形成する。この素子分離溝内には、上述と同様の手法によりシリコン酸化膜１３を埋め込んで、図１６に示すように素子分離層１３を形成する。
【００３２】
その後は、上述と同様にしてゲート電極配線および絶縁膜が形成され、半導体基板にはソース／ドレイン拡散領域が設けられる。さらに、同様の加工を行なって、ソース／ドレイン拡散領域１８が形成された半導体基板１上、ポリシリコン膜２０上、およびポリシリコン膜１０上には、シリサイド膜１６を形成し、ゲート電極配線１４上にもシリサイド膜１６を形成する。
【００３３】
従来の手法では、カラー絶縁膜９を、ウェットエッチング法を用いて半導体基板表面から６０ｎｍ程度の深さまで薄膜化する際に、エッチング量を制御して所望の膜厚を確保することが難しい。エッチング量が少ない場合には、図１に示したようにトレンチ上部のカラー絶縁膜９が厚くなる。その結果、ポリシリコン膜１１と半導体基板１間距離が長くなってコンタクトが取れず、電気的に接続することができない。一方、エッチング量が多い場合には、図２に示したようにトレンチ上部のカラー絶縁膜９が完全に除去されてしまい、ポリシリコン膜１１から砒素が拡散して不純物拡散領域１７が形成される。この不純物拡散領域とトランジスタのソース／ドレイン拡散領域１８とのＳｕｂＶｔｈが低下して、電荷保持時間が短くなる。
【００３４】
本発明の実施形態にかかる半導体装置は、こうした不都合を回避することが可能となった。
【図面の簡単な説明】
【００３５】
【図１】従来の半導体装置を表わす断面図。
【図２】従来の半導体装置を表わす断面図。
【図３】本発明の一実施形態にかかる半導体装置の製造方法を表わす工程断面図。
【図４】図３に続く工程を表わす断面図。
【図５】図４に続く工程を表わす断面図。
【図６】図５に続く工程を表わす断面図。
【図７】図６に続く工程を表わす断面図。
【図８】図７に続く工程を表わす断面図。
【図９】図８に続く工程を表わす断面図。
【図１０】図９に続く工程を表わす断面図。
【図１１】図１０に続く工程を表わす断面図。
【図１２】従来の半導体装置の製造方法を表わす工程断面図。
【図１３】図１２に続く工程を表わす断面図。
【図１４】図１３に続く工程を表わす断面図。
【図１５】図１４に続く工程を表わす断面図。
【図１６】図１５に続く工程を表わす断面図。
【符号の説明】
【００３６】
１…半導体基板；３，１５，１９…シリコン窒化膜
４，６，１２，１３…シリコン酸化膜
７，１０，１１…砒素を含有するポリシリコン膜；９…カラー絶縁膜
１４…ゲート電極配線；１６…シリサイド膜；１７…不純物拡散領域
１８…ソース／ドレイン拡散領域；２０…ポリシリコン膜。

【特許請求の範囲】
【請求項１】
半導体基板に設けられたトレンチと、前記トレンチの内壁下側に設けられたキャパシタ絶縁膜と、前記トレンチの内壁上側に設けられたカラー絶縁膜と前記トレンチ内に埋め込まれたストレージ電極とを有するトレンチキャパシタ、
半導体基板に設けられたＭＯＳトランジスタ、および
前記ＭＯＳトランジスタのソース／ドレイン拡散領域の一方と前記トレンチキャパシタの前記ストレージ電極とを接続するシリサイド膜を有する半導体装置であって、
前記カラー絶縁膜は上部に導電膜を有し、
前記導電膜は、隔離絶縁膜によって前記半導体基板、前記ストレージ電極、および前記カラー絶縁膜から隔離されていることを特徴とする半導体装置。
【請求項２】
前記ストレージ電極は、砒素または燐を含有するポリシリコン膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記隔離絶縁膜は、シリコン窒化膜またはシリコン酸化膜からなることを特徴とする請求項１または２に記載する半導体装置。
【請求項４】
前記導電膜は、砒素または燐を含有するポリシリコン膜、または不純物を含有しないポリシリコン膜からなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板にトレンチを形成する工程と、
前記トレンチ側面の所定の高さまでキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜より上のトレンチ側面にカラー絶縁膜を形成する工程と、
前記トレンチ内および前記半導体基板の上に、不純物を含有したポリシリコン膜を形成する工程と、
前記ポリシリコン膜をエッチング除去して前記トレンチ内に残置し、ストレージ電極を形成する工程と、
前記カラー絶縁膜の上部を除去して、前記半導体基板および前記ストレージ電極を側面に露出することにより凹部を形成する工程と、
全面に隔離絶縁膜を介して導電膜を形成する工程と、
前記導電膜、前記隔離絶縁膜、および前記ストレージ電極をエッチングして、前記凹部内に前記隔離絶縁膜を介して前記導電膜を残置する工程と、
前記ストレージ電極上に素子分離層を形成する工程と、
前記半導体基板上にゲート電極配線および側壁酸化膜を含むゲート部を形成する工程と、
前記ゲート部を挟んで前記半導体基板上にソース／ドレイン拡散領域を形成する工程と、
前記ソース／ドレイン拡散領域の一方と前記ストレージ電極とを接続するシリサイド膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法。

【図１】