半導体装置の製造方法
【課題】 二重露光を用いて微細化を図れる半導体装置の製造方法を提供すること。
【解決手段】 第1のパターンを含むメモリセル領域と、第2のパターンを含む周辺回路領域を備えた半導体装置を製造する際に、メモリセル領域と周辺回路領域を含む基板の領域上にレジスト膜を形成し、メモリセル領域上のレジスト膜中に第1のパターンに対応した潜像を形成するための第1の露光と、周辺回路領域上のレジスト膜中に第2のパターンに対応した潜像を形成するための第2の露光を含む多重露光により、レジスト膜を露光する際に、レジスト膜上における第1の露光と第2の露光の境界領域12を、ガードリング5,7間の素子分離領域10’上に設定し、レジスト膜を現像してレジストパターンを形成し、レジストパターンをマスクにして被加工基板をエッチングする。
【解決手段】 第1のパターンを含むメモリセル領域と、第2のパターンを含む周辺回路領域を備えた半導体装置を製造する際に、メモリセル領域と周辺回路領域を含む基板の領域上にレジスト膜を形成し、メモリセル領域上のレジスト膜中に第1のパターンに対応した潜像を形成するための第1の露光と、周辺回路領域上のレジスト膜中に第2のパターンに対応した潜像を形成するための第2の露光を含む多重露光により、レジスト膜を露光する際に、レジスト膜上における第1の露光と第2の露光の境界領域12を、ガードリング5,7間の素子分離領域10’上に設定し、レジスト膜を現像してレジストパターンを形成し、レジストパターンをマスクにして被加工基板をエッチングする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、多重露光を用いた半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体記憶装置の一つとして、不揮発性半導体メモリがある。近年、不揮発性半導体メモリは、データ格納用のデバイスとしての需要が高くなってきている。代表的な不揮発性半導体メモリとして、NOR型フラッシュメモリやNAND型フラッシュメモリが知られている。
【0003】
これらのフラッシュメモリの記憶容量を増大させるために、素子の微細化が進行している。特に、NAND型フラッシュメモリは微細化に有利であるため、その大容量化が進んでいる。
【0004】
NAND型フラッシュメモリは、メモリセル部とその周辺に設けられた周辺回路部とを備えている。メモリセル部は、比較的単純かつ周期的なラインアンドスペースパターン(L&Sパターン)で構成されている。L&Sパターンは微細化に向いている。したがって、露光装置の性能をあげていくことにより、より稠密かつ大容量なメモリセルを含むメモリセル部を形成することが可能となる。一方、周辺回路部は、一般に、不規則なパターンで構成されているため、微細化には向いていない。
【0005】
通常のメモリデバイスのパターン形成プロセスでは、メモリセル部と周辺回路部とを同時に露光して回路パターンを形成している。そのため、周辺回路部のパターン形成能力によって、メモリセル部中のパターンの微細化が律速される。
【特許文献1】特開平10−154802号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明の目的は、周辺回路部のパターン形成能力によってメモリセル部中のパターンの微細化が律速されることを抑制できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0007】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【0008】
すなわち、本発明に係る半導体装置の製造方法は、被加工基板と、前記被加工基板上に設けられ、第1のパターンを含むメモリセル領域と、前記メモセルのまわりの前記被加工基板の表面に設けられた第1のガードリングと、前記第1のガードリングのまわりの前記被加工基板の表面に設けられた第2のガードリングと、前記第1のガードリングと前記第2のガードリングとの間の前記被加工基板上に設けられた素子分離領域と、前記第2のガードリングのまわりの前記被加工基板上に設けられ、第2のパターンを含む周辺回路領域とを具備してなる半導体装置の製造方法であって、前記被加工基板上にレジスト膜を形成する工程と、前記レジスト膜中に前記第1のパターンに対応した潜像を形成するための第1の露光と、前記レジスト膜中に前記第2のパターンに対応した潜像を形成するための第2の露光とを含む多重露光により、前記レジスト膜を露光する工程であって、前記多重露光の境界領域を、前記素子分離領域上、前記第1もしくは第2のガードリング上、または、前記第1のガードリングと前記メモリセル領域との間の領域上に設定する工程と、前記レジスト膜を現像してレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記被加工基板をエッチングする工程とを有することを特徴とする。
【0009】
本発明に係る他の半導体装置の製造方法は、被加工基板と、前記被加工基板上に設けられ、第1のパターンを含むメモリセル領域と、前記メモセルのまわりの前記被加工基板の表面に設けられた第1のガードリングと、前記第1のガードリングのまわりの前記被加工基板の表面に設けられた第2のガードリングと、前記第1のガードリングと前記第2のガードリングとの間の前記被加工基板上に設けられた素子分離領域と、前記第2のガードリングのまわりの前記被加工基板上に設けられ、第2のパターンを含む周辺回路領域とを具備してなる半導体装置の製造方法であって、前記被加工基板上にレジスト膜を形成する工程と、前記レジスト膜の上方に前記第1のパターンを形成するための第1のマスクを配置し、前記第1のマスクを介して前記レジスト膜に光を照射して、前記メモリセル領域上の前記レジスト膜中に前記第1のパターンに対応した潜像を形成するための第1の露光と、前記レジスト膜の上方に前記第2のパターンを形成するための第2のマスクを配置し、前記第2のマスクを介して前記レジスト膜に光を照射して、前記周辺回路領域上の前記レジスト膜中に前記第2のパターンに対応した潜像を形成するための第2の露光とを含む多重露光により、前記レジスト膜を露光する工程であって、前記多重露光の境界領域を、前記第1の露光で前記光が照射される前記レジスト膜の領域と、前記第2の露光で前記光が照射される前記レジスト膜の領域とが重ならないように設定する工程と、前記レジスト膜を現像してレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記被加工基板をエッチングする工程とを有することを特徴とする。
【発明の効果】
【0010】
本発明によれば、周辺回路部のパターン形成能力によってメモリセル部中のパターンの微細化が律速されることを抑制できる半導体装置の製造方法を提供できるようになる。
【発明を実施するための最良の形態】
【0011】
以下、図面を参照しながら本発明の実施形態を説明する。
【0012】
(第1の実施形態)
上述したように、メモリセルと周辺回路とを同時に露光する場合、周辺回路部のパターン形成能力によって、メモリセル部のパターンの微細化が律速される。
【0013】
これを回避するために、メモリセル部と周辺回路部とを別々に露光すること(二重露光)が考えられる。メモリセル部はそれに最適化された条件で露光され、周辺回路部はそれに最適化された条件で露光される。
【0014】
しかし、二重露光の場合、メモリセル部と周辺回路部との境界領域が、二回露光されたり、あるいは、全く露光されなかったりするなどの不都合が生じる。さらに、境界領域中の本来は遮光されるべき領域(遮光領域)に、漏れ光が照射されることもある。この場合には、上記遮光領域上に想定されていないパターンが形成されることになる。このようなパターンは、特に微細なパターン形成にとって不都合である。
【0015】
すなわち、二重露光を用いたパターン形成方法の場合、境界領域のパターンの形成されかたによっては、以下のような問題が生じる。
【0016】
周辺回路部がメモリセル部に対して十分近い位置に設定されている場合、周辺回路部の露光工程で生じた漏れ光によって、メモリセル部が感光されてしまう。その結果、メモリセル部の微細パターンの寸法精度が劣化し、メモリセルが誤動作または特性劣化するというNAND型フラッシュメモリ(不良品)が製造されるという問題が生じる。
【0017】
このような問題は、メモリセル部に対して十分離れた位置に周辺回路部を設定することにより解決できる。
【0018】
しかし、この場合には、メモリセル部の露光工程および周辺回路の露光工程のいずれでも露光されない帯状の領域(未露光領域)が、メモリセル部の外周に形成される。この帯の未露光領域のサイズが大きいと、チップサイズが増大してしまい、二重露光を用いて微細化を図るというもともとの目的が達成されなくなってしまう。さらに、上記未露光領域は、素子または配線を形成する上での障害となる場合がある。
【0019】
以下、このような二重露光の問題を考慮した実施形態について説明する。
【0020】
本実施形態は、二重露光の境界領域の設定の仕方に関わるものである。
【0021】
以下、NAND型フラッシュメモリを例にあげて、二重露光により形成される活性領域が形成される層(活性領域形成層)の境界領域について説明する。
【0022】
実際のプロセスでは、活性領域形成層以外の二重露光により形成される各層毎についてもその境界領域が規定される。活性領域形成層以外の層としては、例えば、ゲートコンダクタ層(GC層)が形成される層(ゲート電極形成層)があげられる。上記GC層は、例えば、ゲート電極、浮遊ゲート電極あるいは制御ゲート電極である。
【0023】
図1は、本発明の第1の実施形態に係るNAND型フラッシュメモリの平面図である。図2は、図1のNAND型フラッシュメモリのメモリセル領域の一部を拡大して示す平面図、図3は、図2の矢視A−A’断面図である。
【0024】
これらの図1−図3において、1はP型シリコン基板(ウエハ)、2はセンスアンプ領域、3はロウデコダー領域、4はメモリセル領域、8はメモリセル領域4の外周のP型シリコン基板1の表面に設けられたP型ウェル拡散層(Pウェル)、9はPウェル8の表面に設けられた帯状のP型ガードリング、6はPウェル8の外周のP型シリコン基板1の表面に設けられたN型ウェル拡散層(Nウェル)、7はN型ウェル6の表面に設けられた帯状のN型ガードリング、5はP型シリコン基板1の表面に設けられた帯状のP型ガードリング、10,10’は素子分離領域、11はメモリセル領域4内のメモリセルアレイ、11Eはメモリセルアレイ端、そして、12はP型ガードリング5とN型ガードリング7との間の素子分離領域(STI)(ウェル6,8を基板1から分離し、メモリセル領域4の外周に形成されている帯状の素子分離領域(ウェル分離領域))10’上に設定された二重露光の際に使用される帯状の境界領域を示している。
【0025】
また、図4は、図1のNAND型フラッシュメモリのメモリセル部の平面図である。図4において、SGは選択ゲート、WLはワード線(ゲート電極)、AAは活性領域を示している。
【0026】
本実施形態では、活性領域形成層(活性領域、素子分離領域)を形成するためのパターニング(リソグラフィ)工程において、二重露光の境界領域12が、メモリセル領域4の外周に形成されている帯状のウェル分離領域10’上に設定される。ウェル分離領域10’の帯の幅は、例えば、数μm以下である。境界領域12は帯状の形状を有し、その帯の幅は、例えば、数μm以下である。
【0027】
ワード線(ゲート電極)WLはメモリセル領域の外周のコンタクトおよび他の配線層を介さずに、周辺回路領域内の回路に接続していなく、かつ、帯状のウェル分離領域10’の内側においてはワード線(ゲート電極)WLは同一の方向に配置されている。
【0028】
NAND型フラッシュメモリは、高電圧をメモリセル内の基板に供給する必要があることから、二重ウェル構造を備えている。本実施形態の場合、二重ウェル構造は、Nウェル6およびP型ウェル8で構成されている。
【0029】
本実施形態では、上記の通りに、二重ウェル構造を分離する帯状のウェル分離領域10’上に、二重露光の境界領域12が設定される。これにより、メモリセル部の露光工程の影響が周辺回路部に及ぶこと、逆に、周辺回路部の露光工程の影響がメモリセル部に及ぶことを防止することができるようになる。その理由は以下の通りである。
【0030】
メモリセル部内のパターンは、最小加工寸法が例えば100nm以下(具体的には、70nm以下あるいは50nm以下)の微細パターンである。この場合、周辺回路部内のパターンの寸法は、最小加工寸法よりも大きいがやや微細なパターンであり、例えば、最小加工寸法が70nm以下あるいは50nm以下の場合、100nm程度であり、そして、ウェル分離領域10’の幅は数μm程度のパターンである。
【0031】
このように、メモリセル部のパターンが100nm以下の微細加工パターンであり、また周辺回路部のパターンが上記微細加工パターンよりも大きいが100nm程度の微細なパターンである場合でも、ウェル分離領域10’は数μm程度のパターンサイズであることが多いために、二重露光の際に、境界領域12の位置がウェル分離領域10’上において100nm程度ばらついても、露光光あるいは漏れ光の照射位置はウェル分離領域10’上になるので、境界領域12の位置ずれの影響は殆どない。
【0032】
さらに、境界領域12上に露光光が照射されなくても、活性領域を形成する工程では、ウェル分離領域10’やガードリング5,7,9上にパターン(ダミーパターンは除く。)を形成することはないので、問題にはならない。
【0033】
したがって、本実施形態によれば、二重露光を用いて微細化を図れるNAND型フラッシュメモリおよびその製造方法を提供できるようになる。
【0034】
なお、本実施形態では、N型ガードリング7とP型ガードリング5との間の素子分離領域上に境界領域12を設定したが、P型ガードリング9とN型ガードリング7との間の素子分離領域上に境界領域12を設定しても構わない。さらに、P型ガードリング9とメモリセルアレイ11と間の領域、あるいは、P型ガードリング5の外側の領域に境界領域12を設定しても構わない。
【0035】
また、本実施形態では、ガードリング5,7,9の形状は帯状、つまり、閉じた形状であったが、帯の一部が切れた開いた形状であっても構わない。
【0036】
ガードリング間の素子分離領域(STI)上に二重露光の境界領域を設定する場合のプロセスの一例を図25(a)−(f)に示す。これは、P型ガードリング9とN型ガードリング7との間の領域上に境界領域を設定する場合のプロセスである。
【0037】
まず、図25(a)に示すように、基板1上にレジスト膜22が形成される。基板1内のNウェル6、Pウェル8は省略されている。
【0038】
次に、図25(b)に示すように、基板1の上方に、メモリセル部のパターンを形成するためのマスク23が配置され、露光のための光24がマスク23を介してレジスト膜22上に照射され、レジスト膜22中に潜像25が形成される。
【0039】
次に、図25(c)に示すように、基板1の上方に、周辺回路部のパターンを形成するためのマスク26が配置され、露光のための光24がマスク26を介してレジスト膜22上に照射され、レジスト膜22中に潜像25が形成される。
【0040】
ここで、マスク23,26の合わせずれのために、境界領域に対応する部分のレジスト膜22は、図25(b)および図25(c)の工程で露光される。これらの二回の露光による潜像は図中25’で示されている。
【0041】
次に、図25(d)に示すように、現像により潜像部分が除去され、レジストパターン22が形成される。
【0042】
次に、図25(e)に示すように、レジストパターン22をマスクにして基板の表面がエッチングされ、素子分離溝が形成される。
【0043】
次に、図25(f)に示すように、レジストパターン22が除去され、その後、周知のSTIプロセスにより素子分離領域10,10’が形成され、さらに、周知のイオン注入およびアニールを用いてP型ガードリング5、N型ガードリング7、P型ガードリング9が形成される。
【0044】
(第2の実施形態)
図5は、本発明の第2の実施形態に係るNAND型フラッシュメモリの平面図である。図5は、第1の実施形態の図3の平面図に相当する。図5において、13は周辺回路部のゲート電極、14はワード線引き出し部(引き出し配線)を示している。なお、図1−図4(既出の図)と対応する部分には図1−図4(既出の図)と同一符号を付してあり、詳細な説明は省略する(以下の図においても同様)。
【0045】
本実施形態では、第1の実施形態にて規定された活性領域形成層(活性領域、素子分離領域)の上層であるゲート電極形成層を、二重露光により実現化するための境界領域の設定の仕方について述べる。
【0046】
NAND型フラッシュメモリにおいて、メモリセル部の主たるCG層は、選択ゲート電極SGおよびワード線WLである。ワード線WLは、引き出し配線14によって、メモリセル部の外部の端子に引き出される。
【0047】
本実施形態では、上記端子の外側に、二重ウェル構造と基板とを分離するウェル分離領域があり、そして、ウェル分離領域上に引き出し配線14がまたがないようにレイアウトが設定される。
【0048】
このようなレイアウトにおいて、ゲート電極形成層を二重露光により実現化するための帯状の境界領域12’が、ウェル分離領域の上方の領域内に設定される。境界領域12’の帯の幅は数μm以下である。
【0049】
活性領域形成層と同様に、ゲート電極形成層においても、メモリセル内のパターンは最小加工寸法が例えば100nm以下の微細加工パターンであり、また周辺回路部のパターンは寸法が例えば100nm程度のやや微細なパターンである。
【0050】
したがって、上記の通りに、境界領域12’を設定することにより、第1の実施形態と同様に、メモリセル部の露光工程の影響が周辺回路部に及ぶこと、逆に、周辺回路部の露光工程の影響がメモリセル部に及ぶことを防止することができるので、二重露光を用いて微細化を図れるNAND型フラッシュメモリおよびその製造方法を提供できるようになる。
【0051】
(第3の実施形態)
図6−図14は、本発明の第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図である。
【0052】
実施形態では、二重露光の境界領域がガードリング上に設定された製造プロセスについて述べる。
【0053】
メモリセルの製造プロセスとしては、半導体基板上にダミーゲート絶縁膜を形成するプロセスと、ダミーゲート絶縁膜を形成しないプロセスとがある。ここでは、後者のダミーゲート絶縁膜を形成しないプロセスについて説明する。
【0054】
まず、図6に示すように、半導体基板31上にゲート絶縁膜32が形成され、ゲート絶縁膜32上に第1のゲート電極となる第1の導電膜33が形成され、第1の導電膜33上にマスク加工材34が形成され、さらに、マスク加工材34上にフォトレジスト膜35が形成される。
【0055】
半導体基板31は、例えば、シリコン基板、SOI基板、あるいは、SiGe等のSi以外の半導体材料を含む基板である。ゲート絶縁膜32は、代表的には、熱酸化膜(SiO2 膜)であるが、SiO2 よりも誘電率が高い材料を含む絶縁膜でも構わない。第1の導電膜33は、例えば、ドーパントを含む多結晶シリコン膜、あるいは、金属膜である。マスク加工材34は、例えば、シリコン窒化膜、シリコン酸化膜、有機膜、あるいは、これらの膜の少なくとも二つを含む積層膜である。
【0056】
次に、周辺回路領域を遮光する第1のフォトマスク(不図示)を用いて、図7に示すように、メモリセル領域上のフォトレジスト膜35が選択的に露光される(第1の露光)。その結果、フォトレジスト膜35中にメモリセル部のパターンの潜像37が形成される。図7において、36は上記第1のフォトマスクを通過した第1の露光光を示している。図7では、簡単のため5つの潜像37(メモリセルアレイを構成する4つのアクティブエリア)しか示していない。
【0057】
第1の露光で使用される露光装置は、メモリセル部内のパターン(第1のパターン)を形成できるものであるが、メモリセル部内のパターンと周辺回路部内のパターン(第2のパターン)とを同時に形成できるものではない(例えば、超解像露光技術として二重極照明を用いた露光装置)。
【0058】
ここで、第1のパターンと第2のパターンとを比べると、以下の(1)−(5)の相違点があげられる。
【0059】
(1)第1のパターンは周期性を有し、第2のパターンは非周期性を有する。
【0060】
(2)第1のパターンのiso/dense比(Line/Space比)はほぼ1:1、第2のパターンのiso/dense比(Line/Space比)は1:1〜1:10以上である。
【0061】
(3)第1のパターンの方向には制限があり(一方向)であり、第2のパターンの方向には制限はない(縦方向、横方向、斜め方向等が可能)。
【0062】
(4)第1のパターンは超微細ルール(例えば50nmルール)で形成され、第2のパターンは準微細ルール(例えば100nmルール)で形成される。
【0063】
(5)第1のパターンは二重ウェル構造の内側に形成されるが、第2のパターンは二重ウェル構造の外側に形成される。
【0064】
次に、メモリセル領域を遮光する第2のフォトマスク(不図示)を用いて、図8に示すように、周辺回路領域上のフォトレジスト膜35が露光光により選択的に露光される(第2の露光)。その結果、フォトレジスト膜35中に周辺回路部のパターンの潜像39が形成される。図8において、38は上記第2のフォトマスクを通過した第2の露光光を示している。
【0065】
ここで、図7および図8の第1および第2の露光、つまり、二重露光(活性領域形成層の形成工程)において、二重露光の境界領域はガードリング(第1の実施形態のP型ガードリング9に相当)上に設定される。図8において、R1は上記ガードリングの領域を示し、R2はメモリセルアレイ端のパターンの領域を示している。メモリセルアレイ端のパターンはメモリセルアレイの他の領域のパターンに比べて少し太い。上記のように二重露光の境界領域を設定することにより、第1の露光(メモリセル領域の露光)の影響がメモリセル領域に及ぶこと、逆に、第2の露光(周辺回路領域の露光)の影響がメモリセル領域に及ぶことを防止することができる。
【0066】
第2の露光で使用される露光装置は、第1の露光で使用される露光装置よりも解像度(NA:露光装置のレンズ開口数)は低いがランダムパターンの解像性能が高い方式(例えば、多重極照明)のものである。
【0067】
ここで、第1の露光で使用される露光装置と第2の露光で使用される露光装置とは同一の場合もあるし、異なる場合もある。同一の場合、例えば、光源やレンズなどが切り換え可能な構造を有する露光装置であり、第1および第2の各露光に対して使用される光源、レンズが最適に設定される。
【0068】
次に、フォトレジスト膜35が現像され、図9に示すように、メモリセル部および周辺回路部のパターンに対応した開口パターンを含むフォトレジスト膜(レジストパターン)35が形成される。
【0069】
次に、レジストパターン35をマスクにしてマスク加工材34がエッチングされる。その結果、マスク加工材34にはレジストパターン35のパターンが転写される。
【0070】
マスク加工材34にレジストパターン35のパターンが転写された後は、レジストパターン35およびマスク加工材34をマスクにして下地(ここでは、第1の導電膜33、ゲート絶縁膜32および半導体基板31)がエッチングされる。このとき、レジストパターン35は途中で消滅し、その後は、マスク加工材34をマスクに用いたエッチングが進行する。その結果、図10に示すように、素子分離溝40が形成される。素子分離溝40が形成されることにより、活性領域が規定されることになる。
【0071】
次に、マスク加工材34が除去され、その後、素子分離溝40が埋め込まれるように、全面に素子分離絶縁膜(例えば、SiO2 膜:酸化シリコン膜)が形成され、さらに、平坦化(例えば、CMP:Chemical Mechanical Polishing)プロセスにより、不要な素子分離絶縁膜が除去され、図11に示すように、素子分離溝40内が素子分離絶縁膜41で埋め込まれてなる、素子分離領域が形成される。このような素子分離は、STI(Shallow Trench Isolation)と呼ばれる。
【0072】
本実施形態のように、最初に、ゲート絶縁膜32および第1の導電膜33が形成される場合、上記素子分離領域は自己整合的に形成される。
【0073】
次に、図12に示すように、全面にゲート間絶縁膜42が形成され、ゲート間絶縁膜42上に第2のゲート電極となる第2の導電膜43が形成され、第2の導電膜43上にマスク加工材44が形成され、さらに、マスク加工材44上にフォトレジスト膜45が形成される。マスク加工材44およびフォトレジスト膜45は、第2の導電膜43をエッチングするためのマスクとなる。
【0074】
第2の導電膜43はドーパントを含む多結晶シリコン膜、あるいは、金属膜である。マスク加工材44は、例えば、シリコン窒化膜、シリコン酸化膜、有機膜、あるいは、これらの膜の少なくとも二つを含む積層膜である。
【0075】
ゲート間絶縁膜42としては、シリコン酸化膜(SiO2 膜)、シリコン窒化膜(SiN膜)もしくはシリコン酸窒化膜(SiON膜)の単層膜、または、これらの絶縁膜の少なくとも二つを含む積層膜(同じ絶縁膜を含む三層以上の積層膜(例えばSiON膜/SiN膜/SiON膜)を含む)である。ゲート間絶縁膜42としては、さらに、アルミ酸化膜、アルミ窒化膜、アルミ酸窒化膜、ハフニウム酸化膜もしくはハフニウム酸窒化膜の単層膜、これらの絶縁膜の少なくとも二つを含む積層膜(同じ絶縁膜を含む3層以上の積層膜を含む)、または、これらの絶縁膜の少なくとも一つと、SiO2 膜、SiN膜およびSiON膜の少なくとも一つを含む絶縁膜である。
【0076】
次に、図7および図8の素子分離領域を形成するための二重露光と同様に、周辺回路領域を遮光するフォトマスクを用いて、メモリセル領域上のフォトレジスト膜45が選択的に露光され、続いて、メモリセル領域を遮光するフォトマスクを用いて、周辺回路領域上のフォトレジスト膜45が選択的に露光される。その結果、フォトレジスト膜45中にメモリセル部および周辺回路部のパターンの潜像が形成される。
【0077】
ここで、フォトレジスト膜45の二重露光(ゲート電極形成層の形成工程)を行う際には、二重露光の境界領域はガードリング(不図示)上に設定される。これにより、メモリセル領域の露光工程の影響がメモリセル部に及ぶこと、逆に、周辺回路領域の露光工程の影響がメモリセル部に及ぶことを防止することができる。
【0078】
次に、フォトレジスト膜45が現像され、図13に示すように、メモリセル部のパターンに対応した開口パターンおよび図示しない周辺回路部のパターンに対応した開口パターンを含むフォトレジスト膜(レジストパターン)45が形成される。
【0079】
次に、図10のエッチング工程と同様に、レジストパターン45およびマスク加工材44をマスクに用いて、下地(ここでは、第1の導電膜33、第2の導電膜43)がエッチングされる。その結果、図14に示すように、第1のゲート電極33および第2のゲート電極43が形成される。メモリセル内においては、第1のゲート電極33は浮遊ゲート電極、第2のゲート電極43は制御ゲート電極である。
【0080】
次に、マスク加工材44が除去され、その後、ソース/ドレイン領域を形成する工程、層間絶縁膜を形成する工程、該層間絶縁膜中に第2のゲート電極43およびソース/ドレイン領域に繋がるコンタクトホールを形成する工程、コンタクトホール中にコンタクト電極を形成する工程と、コンタクト電極上にメタル配線層を形成する工程等の周知の工程が行われ、NAND型フラッシュメモリが完成する。
【0081】
上記メタル配線層は、例えば、三層メタル配線層等の多層メタル配線層である。三層メタル配線層の場合、例えば、第2メタル配線層がビット線(BL)である。多層メタル配線層の各配線層の材料(配線材料)は、W(タングステン)、Al(アルミニウム)、Cu(銅)、または、AlとCuとの混合物である。
【0082】
配線材料によっては、各配線層の下部、上部および側部の少なくとも一つの上にバリアメタル膜が設けられる場合がある。
【0083】
バリアメタル膜としては、例えば、Ti(チタン)膜、TiN(窒化チタン)膜、Ta(タンタル)膜もしくはTaN(窒化タンタル)膜の単層膜、または、これらの膜の中から選ばれた少なくとも二つ以上の膜を含む積層膜である。
【0084】
配線とその下のコンタクトプラグが同一の配線材料で同時に形成される場合(デュアルダマシン配線)もある。
【0085】
また、配線とその下のコンタクトプラグが異なる配線材料で形成される場合(ダマシン配線)もある。例えば、第1メタル配線上のコンタクトプラグがWプラグ、第2メタル配線層がCuビット線である場合のプロセスは以下のようになる。
【0086】
まず、第1メタル配線上のWプラグが形成された後、全面に層間絶縁膜が形成される。この層間絶縁膜は、マスク加工材料を兼ねている場合もあるし、あるいは兼ねていない場合もある。マスク加工材料を兼ねていない場合、上記層間絶縁膜上に、マスク加工材料(例えば、シリコン窒化膜、シリコン酸化膜、有機膜およびこれらの少なくとも二つを含む積層膜などが用いられる。)が形成される。以下、上記層間絶縁膜がマスク加工材料を兼ねているとして説明を続ける。
【0087】
上記層間絶縁膜上にフォトレジスト膜が形成され、その後、該フォトレジスト膜に対して露光および現像が行われ、レジストパターンが形成される。該レジストパターンは、配線に対応した開口部を含む。
【0088】
次に、上記レジストパターンをマスクにして、上記層間絶縁膜がエッチングされる。その結果、上記層間絶縁膜の表面に配線溝が形成される。
【0089】
次に、上記配線溝の底面および側面の上にバリアメタル膜が形成される。
【0090】
そして、上記配線溝の内部が埋め込まれるように、全面にCu膜が形成され、さらに、CMPプロセスにより、上記配線溝の外部のCu膜が除去されるとともに表面が平坦化されて、Cuビット線(ダマシン配線)が完成する。
【0091】
Cu膜の代わりに、Al膜やW膜を用いても構わない。これらの導電膜の場合、ダマシン配線の代わりに、いわゆるRIE配線としても構わない。
【0092】
以上述べたように本実施形態によれば、活性領域形成層およびゲート電極形成層の形成工程における二重露光の境界領域をガードリング上に設定することにより、メモリセル領域の露光工程の影響がメモリセル部に及ぶこと、逆に、周辺回路領域の露光工程の影響がメモリセル部に及ぶことを防止できるようになる。これにより、二重露光を用いて微細化を図れるNAND型フラッシュメモリおよびその製造方法を実現できるようになる。活性領域形成層の形成工程で二重露光の境界領域が設定されるガードリングと、ゲート電極形成層の形成工程で二重露光の境界領域が設定されるガードリングとは、同じでも構わないし、あるいは異なっていても構わない。
【0093】
ここでは、活性領域形成層およびゲート電極形成層の形成工程における二重露光の境界領域をガードリング上に設定した場合について説明したが、活性領域形成層およびゲート電極形成層の形成工程における二重露光の境界領域をそれぞれ第1および第2の実施形態の境界領域12および12’上に設定しても構わない。
【0094】
(第4の実施形態)
図15−図24は、本発明の第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図である。
【0095】
本実施形態の製造方法は、素子分離領域を形成した後に、ゲート(ゲート絶縁膜32、ゲート電極等)を形成する方法であり、半導体基板上にダミーゲート絶縁膜を形成する工程を含む。
【0096】
まず、図15に示すように、半導体基板31上に、ダミーゲート絶縁膜32d、マスク加工材34、フォトレジスト膜35が順次形成される。
【0097】
次に、周辺回路領域を遮光する第1のフォトマスク(不図示)を用いて、図16に示すように、メモリセル領域上のフォトレジスト膜35が選択的に露光され(第1の露光)、フォトレジスト膜35中にメモリセル部のパターンの潜像37が形成される。図16において、36は上記第1のフォトマスクを通過した第1の露光光を示している。
【0098】
次に、メモリセル領域を遮光する第2のフォトマスク(不図示)を用いて、図17に示すように、周辺回路領域上のフォトレジスト膜35が選択的に露光され(第2の露光)、フォトレジスト膜35中に周辺回路部のパターンの潜像39が形成される。図17において、38は上記第2のフォトマスクを通過した第2の露光光を示している。
【0099】
ここで、図16および図17の第1および第2の露光、つまり、二重露光(活性領域形成層の形成工程)を行う際には、二重露光の境界領域は第3の実施形態で述べたガードリング上に設定される。これにより、第1の露光(メモリセル領域の露光)の影響がメモリセル領域に及ぶこと、逆に、第2の露光(周辺回路領域の露光)の影響がメモリセル領域に及ぶことを防止することができる。
【0100】
次に、フォトレジスト膜35が現像され、図18に示すように、メモリセル部および周辺回路部のパターンに対応した開口パターンを含むフォトレジスト膜(レジストパターン)35が形成される。
【0101】
次に、レジストパターン35をマスクにしてマスク加工材34がエッチングされる。その結果、マスク加工材34にはレジストパターン35のパターンが転写される。
【0102】
マスク加工材34にレジストパターン35のパターンが転写された後は、レジストパターン35およびマスク加工材34をマスクにして下地(ここでは、ダミーゲート絶縁膜32dおよび半導体基板31)がエッチングされる。このとき、レジストパターン35は途中で消滅し、その後は、マスク加工材34をマスクに用いたエッチングが進行する。その結果、図19に示すように、素子分離溝40が形成される。素子分離溝40が形成されることにより、活性領域が規定されることになる。
【0103】
次に、ダミーゲート絶縁膜32dが除去され、その後、図20に示すように、ゲート絶縁膜32が形成され、続いて、素子分離溝40が埋め込まれるように、全面に素子分離絶縁膜が形成され、さらに、平坦化(例えば、CMP)プロセスにより、不要な素子分離絶縁膜が除去されるとともに表面が平坦化され、素子分離溝40内が素子分離絶縁膜41で埋め込まれてなる、素子分離領域が形成される。
【0104】
次に、図21に示すように、ゲート絶縁膜32上に第1のゲート電極が形成される。
【0105】
第1のゲート電極33の形成工程は、第1のゲート電極33となる第1の導電膜を形成する工程と、該第1の導電膜上にマスク加工材を形成する工程と、該マスク加工材上にフォトレジスト膜を形成する工程と、周辺回路領域を遮光するフォトマスクを用いて、メモリセル領域上のフォトレジスト膜を選択的に露光する工程と、該フォトレジスト膜を現像してレジストパターンを形成する工程と、該レジストパターンをマスクにしてメモリセル領域上の上記第1の導電膜をエッチングする工程とを含む。
【0106】
本実施形態の場合、周辺回路領域上の上記第1の導電膜は除去されない。
【0107】
次に、図22に示すように、全面にゲート間絶縁膜42が形成され、続いて、ゲート間絶縁膜42上に第2のゲート電極となる第2の導電膜43が形成され、さらに、第2の導電膜43上にマスク加工材44、フォトレジスト膜45が順次形成される。
【0108】
次に、図16および図17の素子分離領域を形成するための二重露光と同様に、周辺回路領域を遮光するフォトマスクを用いて、メモリセル領域上のフォレジスト膜45が選択的に露光され、続いて、メモリセル領域を遮光するフォトマスクを用いて、周辺回路領域上のフォトレジスト膜45が選択的に露光される。その結果、上記フォトレジスト膜45中にメモリセル部および周辺回路部のパターンの潜像が形成される。
【0109】
次に、フォトレジスト膜45が現像され、図23に示すように、メモリセル部のパターンに対応した開口パターンおよび図示しない周辺回路部のパターンに対応した開口パターンを含むフォトレジスト膜(レジストパターン)45が形成される。
【0110】
次に、図19のエッチング工程と同様に、レジストパターン45およびマスク加工材44をマスクに用いて、下地(ここでは、第2の導電膜43)がエッチングされる。その結果、図24に示すように、第2のゲート電極43が形成される。
【0111】
次に、マスク加工材44が除去され、その後、ソース/ドレイン領域を形成する工程、層間絶縁膜を形成する工程、該層間絶縁膜中に第2のゲート電極43およびソース/ドレイン領域に繋がるコンタクトホールを形成する工程、コンタクトホール中にコンタクト電極を形成する工程と、コンタクト電極上にメタル配線層を形成する工程等の周知の工程が行われ、NAND型フラッシュメモリが完成する。
【0112】
上記メタル配線層およびそれに関係する事項は第3の実施形態のそれらと同様である。
【0113】
ここでは、活性領域形成層およびゲート電極形成層の形成工程における二重露光の境界領域をガードリング上に設定した場合について説明したが、活性領域形成層およびゲート電極形成層の形成工程における二重露光の境界領域をそれぞれ第1および第2の実施形態の境界領域12および12’上に設定しても構わない。
【0114】
(第5の実施形態)
第4の実施形態では、ダミーゲート絶縁膜32dを除去した後に、一つのゲート絶縁膜32を形成する場合について説明したが、複数のゲート絶縁膜を形成する場合もある。以下、複数のゲート絶縁膜が三つの絶縁膜(第1−第3のゲート絶縁膜)の場合についてさらに説明する。
【0115】
上記第1−第3のゲート絶縁膜の膜厚が全て異なる場合、全て同じ場合、あるいは、二つが同じ場合のいずれもあり得る。
【0116】
全ての膜厚が異なる例としては、例えば、第1のゲート絶縁膜がメモリセル領域内に形成されるMOSトランジスタのゲート絶縁膜、第2のゲート絶縁膜が周辺回路領域の低電圧駆動系(Vcc系)のトランジスタ領域内に形成されるMOSトランジスタのゲート絶縁膜、第3のゲート絶縁膜が周辺回路領域の約20V以上の高電圧駆動系(Vpp系)のトランジスタ領域内に形成されるMOSトランジスタのゲート絶縁膜があげられる。
【0117】
約20V以上の高電圧駆動系がある理由は、NAND型フラッシュメモリでは、FNトンネル現像を用いてデータの書込み消去が行われているからである。
【0118】
第1のゲート絶縁膜の膜厚は例えば酸化膜換算実効膜厚で例えば9nm、第2のゲート絶縁膜の膜厚は例えば酸化膜換算実効膜厚で例えば15nm、第3のゲート絶縁膜の膜厚は例えば酸化膜換算実効膜厚で40nmである。なお、上記例の場合、モリセル領域内の第1のゲート絶縁膜の膜厚とVcc系のトランジスタ領域内の第2のゲート絶縁膜の膜厚とが同じ場合もある。
【0119】
第1−第3のゲート絶縁膜の形成順序は、例えば、第3のゲート絶縁膜、第2のゲート絶縁膜、第1のゲート絶縁膜の順である。この場合、ダミーゲート絶縁膜32dの形成後かつマスク加工材の形成前に、第3のゲート絶縁膜が形成される場合もある。第1のゲート絶縁膜は通常最後に形成されるが、第1のゲート絶縁膜と第2のゲート絶縁膜との形成順序が逆転しても構わない。
【0120】
(第6の実施形態)
第4および第5の実施形態は、ダミーゲート絶縁膜32dを形成する工程、素子分離領域(活性領域)を形成する工程、ダミーゲート絶縁膜32dを除去する工程、ゲート絶縁膜32(第5の実施形態の場合は複数のゲート絶縁膜)を形成する工程、および、第1の導電膜を形成する工程およびメモリセル領域上の第1の導電膜を選択的にエッチングして第1のゲート電極33を形成する工程を含む。
【0121】
このように第4および第5の実施形態の場合、周辺回路領域上の第1の導電膜は除去されない。本実施形態では、周辺回路領域上の第1の導電膜が除去される方法について説明する。
【0122】
本実施形態では、周辺回路領域上の第1の導電膜が除去されると同時に、メモリセル領域上に第1のゲート電極33が形成されるか、または、周辺回路領域上の第1の導電膜が除去された後に、メモリセル領域上に第1のゲート電極33が形成される。
【0123】
その後、全面にゲート間絶縁膜42が形成され、ゲート間絶縁膜42上に第2の導電膜43が形成され、第2の導電膜43上にマスク加工材が形成され、該マスク加工材上にレジスト膜が形成され、上記レジスト膜に対して二重露および現像が行われてレジストパターンが形成され、該レジストパターンおよびそのパターンが転写されたマスク加工材をマスクに用いて第2の導電膜43がエッチングされて第2のゲート電極43が形成される。
【0124】
この場合は、メモリセル部は、ゲート絶縁膜42上に第1のゲート電極33、ゲート間絶縁膜42および第2のゲート電極43が形成された多層ゲート電極であるが、周辺回路部は、ゲート絶縁膜42上に第2のゲート電極43のみが形成された単層ゲート電極である。
【0125】
周辺回路部のゲート電極を単層ゲート電極とすることで、周辺回路部のCMOS回路のnチャネルおよびpチャネルMOSトランジスタのゲート電極の導電型を、それぞれn+ 型およびp+ 型とすることができる。すなわち、両表面チャネル型CMOS回路(Dual Gate型)が実現され、トランジスタの高性能化が図れるようになる。
【0126】
また、周辺回路部のCMOS回路のnチャネルおよびpチャネルMOSトランジスタのゲート電極の導電型を、ともにn+ 型のMOS回路(Buried PMOS型)とすることもできる。
【0127】
なお、メモリセル部のトランジスタの第1および第2のゲート電極の導電型はn+ 型、また、メモリセル部のトランジスタは周辺回路部のCMOS回路よりもソース/ドレイン領域の濃度が相対的に低い。
【0128】
また、周辺回路部において、ゲート絶縁膜42上にのみが形成された単層ゲート電極としても構わない。
【0129】
(第7の実施形態)
微細加工が進むにつれ、光の位相情報を利用して解像性を向上させるマスク、つまり、ハーフトーン型等の位相シフトマスクを二重露光において使用することが必要になってくる。
【0130】
例えば、100nm以下のパターンサイズを、KrF(波長248nm)光源あるいはArF(波長193nm)光源を備えた露光装置で解像する場合は、ガラス基板(透明基板)と、光の一部が透過するハーフトーン部と、光を全く通さない遮光部とを備えたハーフトーン型の位相シフト型マスクが必要となる。
【0131】
上記ハーフトーン部は、微細パターンが形成された領域内に設けられる。ハーフトーン部の材料は、例えば、MoSiである。一方、遮光部の材料は、例えば、Crである。このように、位相シフトマスクは、ガラス基板上に、材質が異なる複数の部材を含むフォトマスクである。
【0132】
透明基板上におけるハーフトーン部と遮光部とのマスク製造上のずれよりも、ウエハ上における二重露光部分の境界領域のパターンサイズのずれの方が、パターン形成に与える影響が大きい場合、二重露光は成立しない。
【0133】
したがって、例えば、活性領域形成層の二重露光の境界領域12が設定される、Nウェル6とPウェル8とを分離する帯状のウェル分離領域10’が、二重露光の漏れ光の届かない領域に設定され、かつ、ハーフトーン部による透過光のある領域と遮光部による遮光領域とのマスク製造上のずれ量が、ウェル分離領域10’の帯の幅より小さくなる、位相シフトマスクでなければならない。
【0134】
この場合、二重露光の境界領域12から位相シフト型マスクのばらつきの影響がなくなるまでの領域のメモリセルの外周にダミーセルを形成し、パターン密度を維持することにより、平坦化プロセス等に対して堅牢なレイアウトを実現することができる。
【0135】
例えば、メモリセルから二重露光の境界領域12までの距離を3μmとしてレイアウトするが、ウェル分離領域10’から例えば5μmは漏れ光とマスクの遮光領域形成精度上実使用しないようダミーセル領域として設定する。このダミーセル領域内に、歩留まりを救済する制御回路を搭載し、冗長メモリセルとして活用する。
【0136】
メモリセルから二重露光の境界領域12までの距離は3μmには限定されず、例えば、10μm以下であれば構わない。
【0137】
(第8の実施形態)
図26(a)−(c)は、本発明の第8の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図である。なお、図25(a)−(f)と対応する部分には図1と同一符号を付してあり、詳細な説明は省略する。
【0138】
図26(a)−(c)において、5r、7rおよび9rは、それぞれ、図26(c)よりも後の工程で形成されるP型ガードリング5の形成領域、N型ガードリング7の形成領域およびP型ガードリング9の形成領域を示している。
【0139】
まず、図26(a)に示すように、基板1上にレジスト膜22が形成され、基板1の上方に、メモリセル部のパターンを形成するためのマスク23’(第1のマスク)が配置され、光24がマスク23’を介してレジスト膜22上に照射され(第1の露光)、レジスト膜22中に潜像25が形成される。
【0140】
次に、図26(b)に示すように、基板1の上方に、周辺回路部のパターンを形成するためのマスク26’(第2のマスク)が配置され、光24がマスク26を介してレジスト膜22上に照射され(第2の露光)、レジスト膜22中に潜像25が形成される。
【0141】
ここで、二重露光の境界領域は、上記第1の露光で光が照射されるレジスト膜22の領域と、上記第2の露光で光が照射されるレジスト膜22の領域とが重ならないように、P型ガードリング9上に設定されているので、境界領域に対応する部分(光が遮光されるべき部分)のレジスト膜22が、図26(a)、図26(b)の工程で、露光されることは抑制される。すなわち、境界領域に対応する部分のレジスト膜22が過剰の露光量で露光されることは抑制される。
【0142】
レジスト膜22が過剰の露光量で露光されると、レジスト膜22の特性の劣化や、レジストパターンの寸法制御性の劣化などの問題が起こる場合がある。しかし、本方法によれば、レジスト膜22が過剰の露光量で露光されることは抑制されるので、上記問題は防止される。しかも、ガードリング領域の寸法は微細ルール領域に比べ十分大きいとみなすことができるので、特性劣化等が生じてもその影響は実用上無視できる。
【0143】
次に、図26(c)に示すように、現像により潜像部分が除去され、レジストパターン22が形成され、その後、先に説明した図25(e)、図25(f)の工程が行われ、P型ガードリング5、N型ガードリング7およびP型ガードリング9が形成される。
【0144】
ここでは、二重露光の境界領域をP型ガードリング9上に設定したが、上記第1の露光で光が照射されるレジスト膜22の領域と、上記第2の露光で光が照射されるレジスト膜22の領域とが重ならなければ、他の領域上でも構わない。例えば、他のガードリング上あるいはガードリング間の素子分離領域上でも構わない。
【0145】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、NAND型フラッシュメモリの場合について説明したが、それ以外のメモリであっても、特に稠密で大容量なメモリセル部の外周に、メモリセルに比べややデザインルールのゆるいが複雑なパターンがあるメモリの場合には、上記実施形態と同様に数μmの境界領域を設けて二重露光を行うことにより、上記実施形態と同様の効果が得られる。
【0146】
また、上記実施形態では、二重露光の場合について説明したが、本発明は三重以上の多重露光にも適用できる。
【0147】
また、上記実施形態では、二重露光の境界領域をガードリング間の素子分離領域上、ガードリング上に設定する場合について説明したが、ガードリングとメモリセル領域(ダミーパターンがある場合は、ダミーパターンとガードリングとの間にある場合もある)との間の領域上に設定しても構わない。
【0148】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【0149】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【0150】
【図1】本発明の第1の実施形態に係るNAND型フラッシュメモリの平面図。
【図2】図1のNAND型フラッシュメモリの矢視A−A’断面図。
【図3】図1のNAND型フラッシュメモリのメモリセル部の一部を拡大して示す平面図。
【図4】図1のNAND型フラッシュメモリのメモリセル部の平面図。
【図5】本発明の第2の実施形態に係るNAND型フラッシュメモリの断面図。
【図6】本発明の第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図7】図6に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図8】図7に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図9】図8に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図10】図9に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図11】図10に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図12】図11に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図13】図12に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図14】図13に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図15】本発明の第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図16】図15に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図17】図16に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図18】図17に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図19】図18に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図20】図19に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図21】図20に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図22】図21に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図23】図22に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図24】図23に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図25】ガードリング間に境界領域を設定した場合のプロセスの一例を示す断面図。
【図26】本発明の第8の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【符号の説明】
【0151】
1…P型シリコン基板(ウエハ)、2…センスアンプ領域、3…ロウデコダー領域、4…メモリセル領域、5…P型ガードリング、6…Nウェル、7…N型ガードリング、8…Pウェル、9…P型ガードリング、10,10’…素子分離領域、11…メモリセルアレイ、11E…メモリセルアレイ端、12,12’…境界領域、13…周辺回路部のゲート電極、14…ワード線引出し部、31…半導体基板、32…ゲート絶縁膜、32d…ダミーゲート絶縁膜、33…第1の導電膜(第1のゲート電極)、34…マスク加工材、35…フォトレジスト膜(レジストパターン)、36…露光光、37…潜像、38…露光光、39……潜像、40…素子分離溝、41…素子分離絶縁膜、42…ゲート間絶縁膜、43…第2の導電膜(第2のゲート電極)、44…マスク加工材、45…フォトレジスト膜(レジストパターン)。
【技術分野】
【0001】
本発明は、多重露光を用いた半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体記憶装置の一つとして、不揮発性半導体メモリがある。近年、不揮発性半導体メモリは、データ格納用のデバイスとしての需要が高くなってきている。代表的な不揮発性半導体メモリとして、NOR型フラッシュメモリやNAND型フラッシュメモリが知られている。
【0003】
これらのフラッシュメモリの記憶容量を増大させるために、素子の微細化が進行している。特に、NAND型フラッシュメモリは微細化に有利であるため、その大容量化が進んでいる。
【0004】
NAND型フラッシュメモリは、メモリセル部とその周辺に設けられた周辺回路部とを備えている。メモリセル部は、比較的単純かつ周期的なラインアンドスペースパターン(L&Sパターン)で構成されている。L&Sパターンは微細化に向いている。したがって、露光装置の性能をあげていくことにより、より稠密かつ大容量なメモリセルを含むメモリセル部を形成することが可能となる。一方、周辺回路部は、一般に、不規則なパターンで構成されているため、微細化には向いていない。
【0005】
通常のメモリデバイスのパターン形成プロセスでは、メモリセル部と周辺回路部とを同時に露光して回路パターンを形成している。そのため、周辺回路部のパターン形成能力によって、メモリセル部中のパターンの微細化が律速される。
【特許文献1】特開平10−154802号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明の目的は、周辺回路部のパターン形成能力によってメモリセル部中のパターンの微細化が律速されることを抑制できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0007】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【0008】
すなわち、本発明に係る半導体装置の製造方法は、被加工基板と、前記被加工基板上に設けられ、第1のパターンを含むメモリセル領域と、前記メモセルのまわりの前記被加工基板の表面に設けられた第1のガードリングと、前記第1のガードリングのまわりの前記被加工基板の表面に設けられた第2のガードリングと、前記第1のガードリングと前記第2のガードリングとの間の前記被加工基板上に設けられた素子分離領域と、前記第2のガードリングのまわりの前記被加工基板上に設けられ、第2のパターンを含む周辺回路領域とを具備してなる半導体装置の製造方法であって、前記被加工基板上にレジスト膜を形成する工程と、前記レジスト膜中に前記第1のパターンに対応した潜像を形成するための第1の露光と、前記レジスト膜中に前記第2のパターンに対応した潜像を形成するための第2の露光とを含む多重露光により、前記レジスト膜を露光する工程であって、前記多重露光の境界領域を、前記素子分離領域上、前記第1もしくは第2のガードリング上、または、前記第1のガードリングと前記メモリセル領域との間の領域上に設定する工程と、前記レジスト膜を現像してレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記被加工基板をエッチングする工程とを有することを特徴とする。
【0009】
本発明に係る他の半導体装置の製造方法は、被加工基板と、前記被加工基板上に設けられ、第1のパターンを含むメモリセル領域と、前記メモセルのまわりの前記被加工基板の表面に設けられた第1のガードリングと、前記第1のガードリングのまわりの前記被加工基板の表面に設けられた第2のガードリングと、前記第1のガードリングと前記第2のガードリングとの間の前記被加工基板上に設けられた素子分離領域と、前記第2のガードリングのまわりの前記被加工基板上に設けられ、第2のパターンを含む周辺回路領域とを具備してなる半導体装置の製造方法であって、前記被加工基板上にレジスト膜を形成する工程と、前記レジスト膜の上方に前記第1のパターンを形成するための第1のマスクを配置し、前記第1のマスクを介して前記レジスト膜に光を照射して、前記メモリセル領域上の前記レジスト膜中に前記第1のパターンに対応した潜像を形成するための第1の露光と、前記レジスト膜の上方に前記第2のパターンを形成するための第2のマスクを配置し、前記第2のマスクを介して前記レジスト膜に光を照射して、前記周辺回路領域上の前記レジスト膜中に前記第2のパターンに対応した潜像を形成するための第2の露光とを含む多重露光により、前記レジスト膜を露光する工程であって、前記多重露光の境界領域を、前記第1の露光で前記光が照射される前記レジスト膜の領域と、前記第2の露光で前記光が照射される前記レジスト膜の領域とが重ならないように設定する工程と、前記レジスト膜を現像してレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記被加工基板をエッチングする工程とを有することを特徴とする。
【発明の効果】
【0010】
本発明によれば、周辺回路部のパターン形成能力によってメモリセル部中のパターンの微細化が律速されることを抑制できる半導体装置の製造方法を提供できるようになる。
【発明を実施するための最良の形態】
【0011】
以下、図面を参照しながら本発明の実施形態を説明する。
【0012】
(第1の実施形態)
上述したように、メモリセルと周辺回路とを同時に露光する場合、周辺回路部のパターン形成能力によって、メモリセル部のパターンの微細化が律速される。
【0013】
これを回避するために、メモリセル部と周辺回路部とを別々に露光すること(二重露光)が考えられる。メモリセル部はそれに最適化された条件で露光され、周辺回路部はそれに最適化された条件で露光される。
【0014】
しかし、二重露光の場合、メモリセル部と周辺回路部との境界領域が、二回露光されたり、あるいは、全く露光されなかったりするなどの不都合が生じる。さらに、境界領域中の本来は遮光されるべき領域(遮光領域)に、漏れ光が照射されることもある。この場合には、上記遮光領域上に想定されていないパターンが形成されることになる。このようなパターンは、特に微細なパターン形成にとって不都合である。
【0015】
すなわち、二重露光を用いたパターン形成方法の場合、境界領域のパターンの形成されかたによっては、以下のような問題が生じる。
【0016】
周辺回路部がメモリセル部に対して十分近い位置に設定されている場合、周辺回路部の露光工程で生じた漏れ光によって、メモリセル部が感光されてしまう。その結果、メモリセル部の微細パターンの寸法精度が劣化し、メモリセルが誤動作または特性劣化するというNAND型フラッシュメモリ(不良品)が製造されるという問題が生じる。
【0017】
このような問題は、メモリセル部に対して十分離れた位置に周辺回路部を設定することにより解決できる。
【0018】
しかし、この場合には、メモリセル部の露光工程および周辺回路の露光工程のいずれでも露光されない帯状の領域(未露光領域)が、メモリセル部の外周に形成される。この帯の未露光領域のサイズが大きいと、チップサイズが増大してしまい、二重露光を用いて微細化を図るというもともとの目的が達成されなくなってしまう。さらに、上記未露光領域は、素子または配線を形成する上での障害となる場合がある。
【0019】
以下、このような二重露光の問題を考慮した実施形態について説明する。
【0020】
本実施形態は、二重露光の境界領域の設定の仕方に関わるものである。
【0021】
以下、NAND型フラッシュメモリを例にあげて、二重露光により形成される活性領域が形成される層(活性領域形成層)の境界領域について説明する。
【0022】
実際のプロセスでは、活性領域形成層以外の二重露光により形成される各層毎についてもその境界領域が規定される。活性領域形成層以外の層としては、例えば、ゲートコンダクタ層(GC層)が形成される層(ゲート電極形成層)があげられる。上記GC層は、例えば、ゲート電極、浮遊ゲート電極あるいは制御ゲート電極である。
【0023】
図1は、本発明の第1の実施形態に係るNAND型フラッシュメモリの平面図である。図2は、図1のNAND型フラッシュメモリのメモリセル領域の一部を拡大して示す平面図、図3は、図2の矢視A−A’断面図である。
【0024】
これらの図1−図3において、1はP型シリコン基板(ウエハ)、2はセンスアンプ領域、3はロウデコダー領域、4はメモリセル領域、8はメモリセル領域4の外周のP型シリコン基板1の表面に設けられたP型ウェル拡散層(Pウェル)、9はPウェル8の表面に設けられた帯状のP型ガードリング、6はPウェル8の外周のP型シリコン基板1の表面に設けられたN型ウェル拡散層(Nウェル)、7はN型ウェル6の表面に設けられた帯状のN型ガードリング、5はP型シリコン基板1の表面に設けられた帯状のP型ガードリング、10,10’は素子分離領域、11はメモリセル領域4内のメモリセルアレイ、11Eはメモリセルアレイ端、そして、12はP型ガードリング5とN型ガードリング7との間の素子分離領域(STI)(ウェル6,8を基板1から分離し、メモリセル領域4の外周に形成されている帯状の素子分離領域(ウェル分離領域))10’上に設定された二重露光の際に使用される帯状の境界領域を示している。
【0025】
また、図4は、図1のNAND型フラッシュメモリのメモリセル部の平面図である。図4において、SGは選択ゲート、WLはワード線(ゲート電極)、AAは活性領域を示している。
【0026】
本実施形態では、活性領域形成層(活性領域、素子分離領域)を形成するためのパターニング(リソグラフィ)工程において、二重露光の境界領域12が、メモリセル領域4の外周に形成されている帯状のウェル分離領域10’上に設定される。ウェル分離領域10’の帯の幅は、例えば、数μm以下である。境界領域12は帯状の形状を有し、その帯の幅は、例えば、数μm以下である。
【0027】
ワード線(ゲート電極)WLはメモリセル領域の外周のコンタクトおよび他の配線層を介さずに、周辺回路領域内の回路に接続していなく、かつ、帯状のウェル分離領域10’の内側においてはワード線(ゲート電極)WLは同一の方向に配置されている。
【0028】
NAND型フラッシュメモリは、高電圧をメモリセル内の基板に供給する必要があることから、二重ウェル構造を備えている。本実施形態の場合、二重ウェル構造は、Nウェル6およびP型ウェル8で構成されている。
【0029】
本実施形態では、上記の通りに、二重ウェル構造を分離する帯状のウェル分離領域10’上に、二重露光の境界領域12が設定される。これにより、メモリセル部の露光工程の影響が周辺回路部に及ぶこと、逆に、周辺回路部の露光工程の影響がメモリセル部に及ぶことを防止することができるようになる。その理由は以下の通りである。
【0030】
メモリセル部内のパターンは、最小加工寸法が例えば100nm以下(具体的には、70nm以下あるいは50nm以下)の微細パターンである。この場合、周辺回路部内のパターンの寸法は、最小加工寸法よりも大きいがやや微細なパターンであり、例えば、最小加工寸法が70nm以下あるいは50nm以下の場合、100nm程度であり、そして、ウェル分離領域10’の幅は数μm程度のパターンである。
【0031】
このように、メモリセル部のパターンが100nm以下の微細加工パターンであり、また周辺回路部のパターンが上記微細加工パターンよりも大きいが100nm程度の微細なパターンである場合でも、ウェル分離領域10’は数μm程度のパターンサイズであることが多いために、二重露光の際に、境界領域12の位置がウェル分離領域10’上において100nm程度ばらついても、露光光あるいは漏れ光の照射位置はウェル分離領域10’上になるので、境界領域12の位置ずれの影響は殆どない。
【0032】
さらに、境界領域12上に露光光が照射されなくても、活性領域を形成する工程では、ウェル分離領域10’やガードリング5,7,9上にパターン(ダミーパターンは除く。)を形成することはないので、問題にはならない。
【0033】
したがって、本実施形態によれば、二重露光を用いて微細化を図れるNAND型フラッシュメモリおよびその製造方法を提供できるようになる。
【0034】
なお、本実施形態では、N型ガードリング7とP型ガードリング5との間の素子分離領域上に境界領域12を設定したが、P型ガードリング9とN型ガードリング7との間の素子分離領域上に境界領域12を設定しても構わない。さらに、P型ガードリング9とメモリセルアレイ11と間の領域、あるいは、P型ガードリング5の外側の領域に境界領域12を設定しても構わない。
【0035】
また、本実施形態では、ガードリング5,7,9の形状は帯状、つまり、閉じた形状であったが、帯の一部が切れた開いた形状であっても構わない。
【0036】
ガードリング間の素子分離領域(STI)上に二重露光の境界領域を設定する場合のプロセスの一例を図25(a)−(f)に示す。これは、P型ガードリング9とN型ガードリング7との間の領域上に境界領域を設定する場合のプロセスである。
【0037】
まず、図25(a)に示すように、基板1上にレジスト膜22が形成される。基板1内のNウェル6、Pウェル8は省略されている。
【0038】
次に、図25(b)に示すように、基板1の上方に、メモリセル部のパターンを形成するためのマスク23が配置され、露光のための光24がマスク23を介してレジスト膜22上に照射され、レジスト膜22中に潜像25が形成される。
【0039】
次に、図25(c)に示すように、基板1の上方に、周辺回路部のパターンを形成するためのマスク26が配置され、露光のための光24がマスク26を介してレジスト膜22上に照射され、レジスト膜22中に潜像25が形成される。
【0040】
ここで、マスク23,26の合わせずれのために、境界領域に対応する部分のレジスト膜22は、図25(b)および図25(c)の工程で露光される。これらの二回の露光による潜像は図中25’で示されている。
【0041】
次に、図25(d)に示すように、現像により潜像部分が除去され、レジストパターン22が形成される。
【0042】
次に、図25(e)に示すように、レジストパターン22をマスクにして基板の表面がエッチングされ、素子分離溝が形成される。
【0043】
次に、図25(f)に示すように、レジストパターン22が除去され、その後、周知のSTIプロセスにより素子分離領域10,10’が形成され、さらに、周知のイオン注入およびアニールを用いてP型ガードリング5、N型ガードリング7、P型ガードリング9が形成される。
【0044】
(第2の実施形態)
図5は、本発明の第2の実施形態に係るNAND型フラッシュメモリの平面図である。図5は、第1の実施形態の図3の平面図に相当する。図5において、13は周辺回路部のゲート電極、14はワード線引き出し部(引き出し配線)を示している。なお、図1−図4(既出の図)と対応する部分には図1−図4(既出の図)と同一符号を付してあり、詳細な説明は省略する(以下の図においても同様)。
【0045】
本実施形態では、第1の実施形態にて規定された活性領域形成層(活性領域、素子分離領域)の上層であるゲート電極形成層を、二重露光により実現化するための境界領域の設定の仕方について述べる。
【0046】
NAND型フラッシュメモリにおいて、メモリセル部の主たるCG層は、選択ゲート電極SGおよびワード線WLである。ワード線WLは、引き出し配線14によって、メモリセル部の外部の端子に引き出される。
【0047】
本実施形態では、上記端子の外側に、二重ウェル構造と基板とを分離するウェル分離領域があり、そして、ウェル分離領域上に引き出し配線14がまたがないようにレイアウトが設定される。
【0048】
このようなレイアウトにおいて、ゲート電極形成層を二重露光により実現化するための帯状の境界領域12’が、ウェル分離領域の上方の領域内に設定される。境界領域12’の帯の幅は数μm以下である。
【0049】
活性領域形成層と同様に、ゲート電極形成層においても、メモリセル内のパターンは最小加工寸法が例えば100nm以下の微細加工パターンであり、また周辺回路部のパターンは寸法が例えば100nm程度のやや微細なパターンである。
【0050】
したがって、上記の通りに、境界領域12’を設定することにより、第1の実施形態と同様に、メモリセル部の露光工程の影響が周辺回路部に及ぶこと、逆に、周辺回路部の露光工程の影響がメモリセル部に及ぶことを防止することができるので、二重露光を用いて微細化を図れるNAND型フラッシュメモリおよびその製造方法を提供できるようになる。
【0051】
(第3の実施形態)
図6−図14は、本発明の第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図である。
【0052】
実施形態では、二重露光の境界領域がガードリング上に設定された製造プロセスについて述べる。
【0053】
メモリセルの製造プロセスとしては、半導体基板上にダミーゲート絶縁膜を形成するプロセスと、ダミーゲート絶縁膜を形成しないプロセスとがある。ここでは、後者のダミーゲート絶縁膜を形成しないプロセスについて説明する。
【0054】
まず、図6に示すように、半導体基板31上にゲート絶縁膜32が形成され、ゲート絶縁膜32上に第1のゲート電極となる第1の導電膜33が形成され、第1の導電膜33上にマスク加工材34が形成され、さらに、マスク加工材34上にフォトレジスト膜35が形成される。
【0055】
半導体基板31は、例えば、シリコン基板、SOI基板、あるいは、SiGe等のSi以外の半導体材料を含む基板である。ゲート絶縁膜32は、代表的には、熱酸化膜(SiO2 膜)であるが、SiO2 よりも誘電率が高い材料を含む絶縁膜でも構わない。第1の導電膜33は、例えば、ドーパントを含む多結晶シリコン膜、あるいは、金属膜である。マスク加工材34は、例えば、シリコン窒化膜、シリコン酸化膜、有機膜、あるいは、これらの膜の少なくとも二つを含む積層膜である。
【0056】
次に、周辺回路領域を遮光する第1のフォトマスク(不図示)を用いて、図7に示すように、メモリセル領域上のフォトレジスト膜35が選択的に露光される(第1の露光)。その結果、フォトレジスト膜35中にメモリセル部のパターンの潜像37が形成される。図7において、36は上記第1のフォトマスクを通過した第1の露光光を示している。図7では、簡単のため5つの潜像37(メモリセルアレイを構成する4つのアクティブエリア)しか示していない。
【0057】
第1の露光で使用される露光装置は、メモリセル部内のパターン(第1のパターン)を形成できるものであるが、メモリセル部内のパターンと周辺回路部内のパターン(第2のパターン)とを同時に形成できるものではない(例えば、超解像露光技術として二重極照明を用いた露光装置)。
【0058】
ここで、第1のパターンと第2のパターンとを比べると、以下の(1)−(5)の相違点があげられる。
【0059】
(1)第1のパターンは周期性を有し、第2のパターンは非周期性を有する。
【0060】
(2)第1のパターンのiso/dense比(Line/Space比)はほぼ1:1、第2のパターンのiso/dense比(Line/Space比)は1:1〜1:10以上である。
【0061】
(3)第1のパターンの方向には制限があり(一方向)であり、第2のパターンの方向には制限はない(縦方向、横方向、斜め方向等が可能)。
【0062】
(4)第1のパターンは超微細ルール(例えば50nmルール)で形成され、第2のパターンは準微細ルール(例えば100nmルール)で形成される。
【0063】
(5)第1のパターンは二重ウェル構造の内側に形成されるが、第2のパターンは二重ウェル構造の外側に形成される。
【0064】
次に、メモリセル領域を遮光する第2のフォトマスク(不図示)を用いて、図8に示すように、周辺回路領域上のフォトレジスト膜35が露光光により選択的に露光される(第2の露光)。その結果、フォトレジスト膜35中に周辺回路部のパターンの潜像39が形成される。図8において、38は上記第2のフォトマスクを通過した第2の露光光を示している。
【0065】
ここで、図7および図8の第1および第2の露光、つまり、二重露光(活性領域形成層の形成工程)において、二重露光の境界領域はガードリング(第1の実施形態のP型ガードリング9に相当)上に設定される。図8において、R1は上記ガードリングの領域を示し、R2はメモリセルアレイ端のパターンの領域を示している。メモリセルアレイ端のパターンはメモリセルアレイの他の領域のパターンに比べて少し太い。上記のように二重露光の境界領域を設定することにより、第1の露光(メモリセル領域の露光)の影響がメモリセル領域に及ぶこと、逆に、第2の露光(周辺回路領域の露光)の影響がメモリセル領域に及ぶことを防止することができる。
【0066】
第2の露光で使用される露光装置は、第1の露光で使用される露光装置よりも解像度(NA:露光装置のレンズ開口数)は低いがランダムパターンの解像性能が高い方式(例えば、多重極照明)のものである。
【0067】
ここで、第1の露光で使用される露光装置と第2の露光で使用される露光装置とは同一の場合もあるし、異なる場合もある。同一の場合、例えば、光源やレンズなどが切り換え可能な構造を有する露光装置であり、第1および第2の各露光に対して使用される光源、レンズが最適に設定される。
【0068】
次に、フォトレジスト膜35が現像され、図9に示すように、メモリセル部および周辺回路部のパターンに対応した開口パターンを含むフォトレジスト膜(レジストパターン)35が形成される。
【0069】
次に、レジストパターン35をマスクにしてマスク加工材34がエッチングされる。その結果、マスク加工材34にはレジストパターン35のパターンが転写される。
【0070】
マスク加工材34にレジストパターン35のパターンが転写された後は、レジストパターン35およびマスク加工材34をマスクにして下地(ここでは、第1の導電膜33、ゲート絶縁膜32および半導体基板31)がエッチングされる。このとき、レジストパターン35は途中で消滅し、その後は、マスク加工材34をマスクに用いたエッチングが進行する。その結果、図10に示すように、素子分離溝40が形成される。素子分離溝40が形成されることにより、活性領域が規定されることになる。
【0071】
次に、マスク加工材34が除去され、その後、素子分離溝40が埋め込まれるように、全面に素子分離絶縁膜(例えば、SiO2 膜:酸化シリコン膜)が形成され、さらに、平坦化(例えば、CMP:Chemical Mechanical Polishing)プロセスにより、不要な素子分離絶縁膜が除去され、図11に示すように、素子分離溝40内が素子分離絶縁膜41で埋め込まれてなる、素子分離領域が形成される。このような素子分離は、STI(Shallow Trench Isolation)と呼ばれる。
【0072】
本実施形態のように、最初に、ゲート絶縁膜32および第1の導電膜33が形成される場合、上記素子分離領域は自己整合的に形成される。
【0073】
次に、図12に示すように、全面にゲート間絶縁膜42が形成され、ゲート間絶縁膜42上に第2のゲート電極となる第2の導電膜43が形成され、第2の導電膜43上にマスク加工材44が形成され、さらに、マスク加工材44上にフォトレジスト膜45が形成される。マスク加工材44およびフォトレジスト膜45は、第2の導電膜43をエッチングするためのマスクとなる。
【0074】
第2の導電膜43はドーパントを含む多結晶シリコン膜、あるいは、金属膜である。マスク加工材44は、例えば、シリコン窒化膜、シリコン酸化膜、有機膜、あるいは、これらの膜の少なくとも二つを含む積層膜である。
【0075】
ゲート間絶縁膜42としては、シリコン酸化膜(SiO2 膜)、シリコン窒化膜(SiN膜)もしくはシリコン酸窒化膜(SiON膜)の単層膜、または、これらの絶縁膜の少なくとも二つを含む積層膜(同じ絶縁膜を含む三層以上の積層膜(例えばSiON膜/SiN膜/SiON膜)を含む)である。ゲート間絶縁膜42としては、さらに、アルミ酸化膜、アルミ窒化膜、アルミ酸窒化膜、ハフニウム酸化膜もしくはハフニウム酸窒化膜の単層膜、これらの絶縁膜の少なくとも二つを含む積層膜(同じ絶縁膜を含む3層以上の積層膜を含む)、または、これらの絶縁膜の少なくとも一つと、SiO2 膜、SiN膜およびSiON膜の少なくとも一つを含む絶縁膜である。
【0076】
次に、図7および図8の素子分離領域を形成するための二重露光と同様に、周辺回路領域を遮光するフォトマスクを用いて、メモリセル領域上のフォトレジスト膜45が選択的に露光され、続いて、メモリセル領域を遮光するフォトマスクを用いて、周辺回路領域上のフォトレジスト膜45が選択的に露光される。その結果、フォトレジスト膜45中にメモリセル部および周辺回路部のパターンの潜像が形成される。
【0077】
ここで、フォトレジスト膜45の二重露光(ゲート電極形成層の形成工程)を行う際には、二重露光の境界領域はガードリング(不図示)上に設定される。これにより、メモリセル領域の露光工程の影響がメモリセル部に及ぶこと、逆に、周辺回路領域の露光工程の影響がメモリセル部に及ぶことを防止することができる。
【0078】
次に、フォトレジスト膜45が現像され、図13に示すように、メモリセル部のパターンに対応した開口パターンおよび図示しない周辺回路部のパターンに対応した開口パターンを含むフォトレジスト膜(レジストパターン)45が形成される。
【0079】
次に、図10のエッチング工程と同様に、レジストパターン45およびマスク加工材44をマスクに用いて、下地(ここでは、第1の導電膜33、第2の導電膜43)がエッチングされる。その結果、図14に示すように、第1のゲート電極33および第2のゲート電極43が形成される。メモリセル内においては、第1のゲート電極33は浮遊ゲート電極、第2のゲート電極43は制御ゲート電極である。
【0080】
次に、マスク加工材44が除去され、その後、ソース/ドレイン領域を形成する工程、層間絶縁膜を形成する工程、該層間絶縁膜中に第2のゲート電極43およびソース/ドレイン領域に繋がるコンタクトホールを形成する工程、コンタクトホール中にコンタクト電極を形成する工程と、コンタクト電極上にメタル配線層を形成する工程等の周知の工程が行われ、NAND型フラッシュメモリが完成する。
【0081】
上記メタル配線層は、例えば、三層メタル配線層等の多層メタル配線層である。三層メタル配線層の場合、例えば、第2メタル配線層がビット線(BL)である。多層メタル配線層の各配線層の材料(配線材料)は、W(タングステン)、Al(アルミニウム)、Cu(銅)、または、AlとCuとの混合物である。
【0082】
配線材料によっては、各配線層の下部、上部および側部の少なくとも一つの上にバリアメタル膜が設けられる場合がある。
【0083】
バリアメタル膜としては、例えば、Ti(チタン)膜、TiN(窒化チタン)膜、Ta(タンタル)膜もしくはTaN(窒化タンタル)膜の単層膜、または、これらの膜の中から選ばれた少なくとも二つ以上の膜を含む積層膜である。
【0084】
配線とその下のコンタクトプラグが同一の配線材料で同時に形成される場合(デュアルダマシン配線)もある。
【0085】
また、配線とその下のコンタクトプラグが異なる配線材料で形成される場合(ダマシン配線)もある。例えば、第1メタル配線上のコンタクトプラグがWプラグ、第2メタル配線層がCuビット線である場合のプロセスは以下のようになる。
【0086】
まず、第1メタル配線上のWプラグが形成された後、全面に層間絶縁膜が形成される。この層間絶縁膜は、マスク加工材料を兼ねている場合もあるし、あるいは兼ねていない場合もある。マスク加工材料を兼ねていない場合、上記層間絶縁膜上に、マスク加工材料(例えば、シリコン窒化膜、シリコン酸化膜、有機膜およびこれらの少なくとも二つを含む積層膜などが用いられる。)が形成される。以下、上記層間絶縁膜がマスク加工材料を兼ねているとして説明を続ける。
【0087】
上記層間絶縁膜上にフォトレジスト膜が形成され、その後、該フォトレジスト膜に対して露光および現像が行われ、レジストパターンが形成される。該レジストパターンは、配線に対応した開口部を含む。
【0088】
次に、上記レジストパターンをマスクにして、上記層間絶縁膜がエッチングされる。その結果、上記層間絶縁膜の表面に配線溝が形成される。
【0089】
次に、上記配線溝の底面および側面の上にバリアメタル膜が形成される。
【0090】
そして、上記配線溝の内部が埋め込まれるように、全面にCu膜が形成され、さらに、CMPプロセスにより、上記配線溝の外部のCu膜が除去されるとともに表面が平坦化されて、Cuビット線(ダマシン配線)が完成する。
【0091】
Cu膜の代わりに、Al膜やW膜を用いても構わない。これらの導電膜の場合、ダマシン配線の代わりに、いわゆるRIE配線としても構わない。
【0092】
以上述べたように本実施形態によれば、活性領域形成層およびゲート電極形成層の形成工程における二重露光の境界領域をガードリング上に設定することにより、メモリセル領域の露光工程の影響がメモリセル部に及ぶこと、逆に、周辺回路領域の露光工程の影響がメモリセル部に及ぶことを防止できるようになる。これにより、二重露光を用いて微細化を図れるNAND型フラッシュメモリおよびその製造方法を実現できるようになる。活性領域形成層の形成工程で二重露光の境界領域が設定されるガードリングと、ゲート電極形成層の形成工程で二重露光の境界領域が設定されるガードリングとは、同じでも構わないし、あるいは異なっていても構わない。
【0093】
ここでは、活性領域形成層およびゲート電極形成層の形成工程における二重露光の境界領域をガードリング上に設定した場合について説明したが、活性領域形成層およびゲート電極形成層の形成工程における二重露光の境界領域をそれぞれ第1および第2の実施形態の境界領域12および12’上に設定しても構わない。
【0094】
(第4の実施形態)
図15−図24は、本発明の第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図である。
【0095】
本実施形態の製造方法は、素子分離領域を形成した後に、ゲート(ゲート絶縁膜32、ゲート電極等)を形成する方法であり、半導体基板上にダミーゲート絶縁膜を形成する工程を含む。
【0096】
まず、図15に示すように、半導体基板31上に、ダミーゲート絶縁膜32d、マスク加工材34、フォトレジスト膜35が順次形成される。
【0097】
次に、周辺回路領域を遮光する第1のフォトマスク(不図示)を用いて、図16に示すように、メモリセル領域上のフォトレジスト膜35が選択的に露光され(第1の露光)、フォトレジスト膜35中にメモリセル部のパターンの潜像37が形成される。図16において、36は上記第1のフォトマスクを通過した第1の露光光を示している。
【0098】
次に、メモリセル領域を遮光する第2のフォトマスク(不図示)を用いて、図17に示すように、周辺回路領域上のフォトレジスト膜35が選択的に露光され(第2の露光)、フォトレジスト膜35中に周辺回路部のパターンの潜像39が形成される。図17において、38は上記第2のフォトマスクを通過した第2の露光光を示している。
【0099】
ここで、図16および図17の第1および第2の露光、つまり、二重露光(活性領域形成層の形成工程)を行う際には、二重露光の境界領域は第3の実施形態で述べたガードリング上に設定される。これにより、第1の露光(メモリセル領域の露光)の影響がメモリセル領域に及ぶこと、逆に、第2の露光(周辺回路領域の露光)の影響がメモリセル領域に及ぶことを防止することができる。
【0100】
次に、フォトレジスト膜35が現像され、図18に示すように、メモリセル部および周辺回路部のパターンに対応した開口パターンを含むフォトレジスト膜(レジストパターン)35が形成される。
【0101】
次に、レジストパターン35をマスクにしてマスク加工材34がエッチングされる。その結果、マスク加工材34にはレジストパターン35のパターンが転写される。
【0102】
マスク加工材34にレジストパターン35のパターンが転写された後は、レジストパターン35およびマスク加工材34をマスクにして下地(ここでは、ダミーゲート絶縁膜32dおよび半導体基板31)がエッチングされる。このとき、レジストパターン35は途中で消滅し、その後は、マスク加工材34をマスクに用いたエッチングが進行する。その結果、図19に示すように、素子分離溝40が形成される。素子分離溝40が形成されることにより、活性領域が規定されることになる。
【0103】
次に、ダミーゲート絶縁膜32dが除去され、その後、図20に示すように、ゲート絶縁膜32が形成され、続いて、素子分離溝40が埋め込まれるように、全面に素子分離絶縁膜が形成され、さらに、平坦化(例えば、CMP)プロセスにより、不要な素子分離絶縁膜が除去されるとともに表面が平坦化され、素子分離溝40内が素子分離絶縁膜41で埋め込まれてなる、素子分離領域が形成される。
【0104】
次に、図21に示すように、ゲート絶縁膜32上に第1のゲート電極が形成される。
【0105】
第1のゲート電極33の形成工程は、第1のゲート電極33となる第1の導電膜を形成する工程と、該第1の導電膜上にマスク加工材を形成する工程と、該マスク加工材上にフォトレジスト膜を形成する工程と、周辺回路領域を遮光するフォトマスクを用いて、メモリセル領域上のフォトレジスト膜を選択的に露光する工程と、該フォトレジスト膜を現像してレジストパターンを形成する工程と、該レジストパターンをマスクにしてメモリセル領域上の上記第1の導電膜をエッチングする工程とを含む。
【0106】
本実施形態の場合、周辺回路領域上の上記第1の導電膜は除去されない。
【0107】
次に、図22に示すように、全面にゲート間絶縁膜42が形成され、続いて、ゲート間絶縁膜42上に第2のゲート電極となる第2の導電膜43が形成され、さらに、第2の導電膜43上にマスク加工材44、フォトレジスト膜45が順次形成される。
【0108】
次に、図16および図17の素子分離領域を形成するための二重露光と同様に、周辺回路領域を遮光するフォトマスクを用いて、メモリセル領域上のフォレジスト膜45が選択的に露光され、続いて、メモリセル領域を遮光するフォトマスクを用いて、周辺回路領域上のフォトレジスト膜45が選択的に露光される。その結果、上記フォトレジスト膜45中にメモリセル部および周辺回路部のパターンの潜像が形成される。
【0109】
次に、フォトレジスト膜45が現像され、図23に示すように、メモリセル部のパターンに対応した開口パターンおよび図示しない周辺回路部のパターンに対応した開口パターンを含むフォトレジスト膜(レジストパターン)45が形成される。
【0110】
次に、図19のエッチング工程と同様に、レジストパターン45およびマスク加工材44をマスクに用いて、下地(ここでは、第2の導電膜43)がエッチングされる。その結果、図24に示すように、第2のゲート電極43が形成される。
【0111】
次に、マスク加工材44が除去され、その後、ソース/ドレイン領域を形成する工程、層間絶縁膜を形成する工程、該層間絶縁膜中に第2のゲート電極43およびソース/ドレイン領域に繋がるコンタクトホールを形成する工程、コンタクトホール中にコンタクト電極を形成する工程と、コンタクト電極上にメタル配線層を形成する工程等の周知の工程が行われ、NAND型フラッシュメモリが完成する。
【0112】
上記メタル配線層およびそれに関係する事項は第3の実施形態のそれらと同様である。
【0113】
ここでは、活性領域形成層およびゲート電極形成層の形成工程における二重露光の境界領域をガードリング上に設定した場合について説明したが、活性領域形成層およびゲート電極形成層の形成工程における二重露光の境界領域をそれぞれ第1および第2の実施形態の境界領域12および12’上に設定しても構わない。
【0114】
(第5の実施形態)
第4の実施形態では、ダミーゲート絶縁膜32dを除去した後に、一つのゲート絶縁膜32を形成する場合について説明したが、複数のゲート絶縁膜を形成する場合もある。以下、複数のゲート絶縁膜が三つの絶縁膜(第1−第3のゲート絶縁膜)の場合についてさらに説明する。
【0115】
上記第1−第3のゲート絶縁膜の膜厚が全て異なる場合、全て同じ場合、あるいは、二つが同じ場合のいずれもあり得る。
【0116】
全ての膜厚が異なる例としては、例えば、第1のゲート絶縁膜がメモリセル領域内に形成されるMOSトランジスタのゲート絶縁膜、第2のゲート絶縁膜が周辺回路領域の低電圧駆動系(Vcc系)のトランジスタ領域内に形成されるMOSトランジスタのゲート絶縁膜、第3のゲート絶縁膜が周辺回路領域の約20V以上の高電圧駆動系(Vpp系)のトランジスタ領域内に形成されるMOSトランジスタのゲート絶縁膜があげられる。
【0117】
約20V以上の高電圧駆動系がある理由は、NAND型フラッシュメモリでは、FNトンネル現像を用いてデータの書込み消去が行われているからである。
【0118】
第1のゲート絶縁膜の膜厚は例えば酸化膜換算実効膜厚で例えば9nm、第2のゲート絶縁膜の膜厚は例えば酸化膜換算実効膜厚で例えば15nm、第3のゲート絶縁膜の膜厚は例えば酸化膜換算実効膜厚で40nmである。なお、上記例の場合、モリセル領域内の第1のゲート絶縁膜の膜厚とVcc系のトランジスタ領域内の第2のゲート絶縁膜の膜厚とが同じ場合もある。
【0119】
第1−第3のゲート絶縁膜の形成順序は、例えば、第3のゲート絶縁膜、第2のゲート絶縁膜、第1のゲート絶縁膜の順である。この場合、ダミーゲート絶縁膜32dの形成後かつマスク加工材の形成前に、第3のゲート絶縁膜が形成される場合もある。第1のゲート絶縁膜は通常最後に形成されるが、第1のゲート絶縁膜と第2のゲート絶縁膜との形成順序が逆転しても構わない。
【0120】
(第6の実施形態)
第4および第5の実施形態は、ダミーゲート絶縁膜32dを形成する工程、素子分離領域(活性領域)を形成する工程、ダミーゲート絶縁膜32dを除去する工程、ゲート絶縁膜32(第5の実施形態の場合は複数のゲート絶縁膜)を形成する工程、および、第1の導電膜を形成する工程およびメモリセル領域上の第1の導電膜を選択的にエッチングして第1のゲート電極33を形成する工程を含む。
【0121】
このように第4および第5の実施形態の場合、周辺回路領域上の第1の導電膜は除去されない。本実施形態では、周辺回路領域上の第1の導電膜が除去される方法について説明する。
【0122】
本実施形態では、周辺回路領域上の第1の導電膜が除去されると同時に、メモリセル領域上に第1のゲート電極33が形成されるか、または、周辺回路領域上の第1の導電膜が除去された後に、メモリセル領域上に第1のゲート電極33が形成される。
【0123】
その後、全面にゲート間絶縁膜42が形成され、ゲート間絶縁膜42上に第2の導電膜43が形成され、第2の導電膜43上にマスク加工材が形成され、該マスク加工材上にレジスト膜が形成され、上記レジスト膜に対して二重露および現像が行われてレジストパターンが形成され、該レジストパターンおよびそのパターンが転写されたマスク加工材をマスクに用いて第2の導電膜43がエッチングされて第2のゲート電極43が形成される。
【0124】
この場合は、メモリセル部は、ゲート絶縁膜42上に第1のゲート電極33、ゲート間絶縁膜42および第2のゲート電極43が形成された多層ゲート電極であるが、周辺回路部は、ゲート絶縁膜42上に第2のゲート電極43のみが形成された単層ゲート電極である。
【0125】
周辺回路部のゲート電極を単層ゲート電極とすることで、周辺回路部のCMOS回路のnチャネルおよびpチャネルMOSトランジスタのゲート電極の導電型を、それぞれn+ 型およびp+ 型とすることができる。すなわち、両表面チャネル型CMOS回路(Dual Gate型)が実現され、トランジスタの高性能化が図れるようになる。
【0126】
また、周辺回路部のCMOS回路のnチャネルおよびpチャネルMOSトランジスタのゲート電極の導電型を、ともにn+ 型のMOS回路(Buried PMOS型)とすることもできる。
【0127】
なお、メモリセル部のトランジスタの第1および第2のゲート電極の導電型はn+ 型、また、メモリセル部のトランジスタは周辺回路部のCMOS回路よりもソース/ドレイン領域の濃度が相対的に低い。
【0128】
また、周辺回路部において、ゲート絶縁膜42上にのみが形成された単層ゲート電極としても構わない。
【0129】
(第7の実施形態)
微細加工が進むにつれ、光の位相情報を利用して解像性を向上させるマスク、つまり、ハーフトーン型等の位相シフトマスクを二重露光において使用することが必要になってくる。
【0130】
例えば、100nm以下のパターンサイズを、KrF(波長248nm)光源あるいはArF(波長193nm)光源を備えた露光装置で解像する場合は、ガラス基板(透明基板)と、光の一部が透過するハーフトーン部と、光を全く通さない遮光部とを備えたハーフトーン型の位相シフト型マスクが必要となる。
【0131】
上記ハーフトーン部は、微細パターンが形成された領域内に設けられる。ハーフトーン部の材料は、例えば、MoSiである。一方、遮光部の材料は、例えば、Crである。このように、位相シフトマスクは、ガラス基板上に、材質が異なる複数の部材を含むフォトマスクである。
【0132】
透明基板上におけるハーフトーン部と遮光部とのマスク製造上のずれよりも、ウエハ上における二重露光部分の境界領域のパターンサイズのずれの方が、パターン形成に与える影響が大きい場合、二重露光は成立しない。
【0133】
したがって、例えば、活性領域形成層の二重露光の境界領域12が設定される、Nウェル6とPウェル8とを分離する帯状のウェル分離領域10’が、二重露光の漏れ光の届かない領域に設定され、かつ、ハーフトーン部による透過光のある領域と遮光部による遮光領域とのマスク製造上のずれ量が、ウェル分離領域10’の帯の幅より小さくなる、位相シフトマスクでなければならない。
【0134】
この場合、二重露光の境界領域12から位相シフト型マスクのばらつきの影響がなくなるまでの領域のメモリセルの外周にダミーセルを形成し、パターン密度を維持することにより、平坦化プロセス等に対して堅牢なレイアウトを実現することができる。
【0135】
例えば、メモリセルから二重露光の境界領域12までの距離を3μmとしてレイアウトするが、ウェル分離領域10’から例えば5μmは漏れ光とマスクの遮光領域形成精度上実使用しないようダミーセル領域として設定する。このダミーセル領域内に、歩留まりを救済する制御回路を搭載し、冗長メモリセルとして活用する。
【0136】
メモリセルから二重露光の境界領域12までの距離は3μmには限定されず、例えば、10μm以下であれば構わない。
【0137】
(第8の実施形態)
図26(a)−(c)は、本発明の第8の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図である。なお、図25(a)−(f)と対応する部分には図1と同一符号を付してあり、詳細な説明は省略する。
【0138】
図26(a)−(c)において、5r、7rおよび9rは、それぞれ、図26(c)よりも後の工程で形成されるP型ガードリング5の形成領域、N型ガードリング7の形成領域およびP型ガードリング9の形成領域を示している。
【0139】
まず、図26(a)に示すように、基板1上にレジスト膜22が形成され、基板1の上方に、メモリセル部のパターンを形成するためのマスク23’(第1のマスク)が配置され、光24がマスク23’を介してレジスト膜22上に照射され(第1の露光)、レジスト膜22中に潜像25が形成される。
【0140】
次に、図26(b)に示すように、基板1の上方に、周辺回路部のパターンを形成するためのマスク26’(第2のマスク)が配置され、光24がマスク26を介してレジスト膜22上に照射され(第2の露光)、レジスト膜22中に潜像25が形成される。
【0141】
ここで、二重露光の境界領域は、上記第1の露光で光が照射されるレジスト膜22の領域と、上記第2の露光で光が照射されるレジスト膜22の領域とが重ならないように、P型ガードリング9上に設定されているので、境界領域に対応する部分(光が遮光されるべき部分)のレジスト膜22が、図26(a)、図26(b)の工程で、露光されることは抑制される。すなわち、境界領域に対応する部分のレジスト膜22が過剰の露光量で露光されることは抑制される。
【0142】
レジスト膜22が過剰の露光量で露光されると、レジスト膜22の特性の劣化や、レジストパターンの寸法制御性の劣化などの問題が起こる場合がある。しかし、本方法によれば、レジスト膜22が過剰の露光量で露光されることは抑制されるので、上記問題は防止される。しかも、ガードリング領域の寸法は微細ルール領域に比べ十分大きいとみなすことができるので、特性劣化等が生じてもその影響は実用上無視できる。
【0143】
次に、図26(c)に示すように、現像により潜像部分が除去され、レジストパターン22が形成され、その後、先に説明した図25(e)、図25(f)の工程が行われ、P型ガードリング5、N型ガードリング7およびP型ガードリング9が形成される。
【0144】
ここでは、二重露光の境界領域をP型ガードリング9上に設定したが、上記第1の露光で光が照射されるレジスト膜22の領域と、上記第2の露光で光が照射されるレジスト膜22の領域とが重ならなければ、他の領域上でも構わない。例えば、他のガードリング上あるいはガードリング間の素子分離領域上でも構わない。
【0145】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、NAND型フラッシュメモリの場合について説明したが、それ以外のメモリであっても、特に稠密で大容量なメモリセル部の外周に、メモリセルに比べややデザインルールのゆるいが複雑なパターンがあるメモリの場合には、上記実施形態と同様に数μmの境界領域を設けて二重露光を行うことにより、上記実施形態と同様の効果が得られる。
【0146】
また、上記実施形態では、二重露光の場合について説明したが、本発明は三重以上の多重露光にも適用できる。
【0147】
また、上記実施形態では、二重露光の境界領域をガードリング間の素子分離領域上、ガードリング上に設定する場合について説明したが、ガードリングとメモリセル領域(ダミーパターンがある場合は、ダミーパターンとガードリングとの間にある場合もある)との間の領域上に設定しても構わない。
【0148】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【0149】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【0150】
【図1】本発明の第1の実施形態に係るNAND型フラッシュメモリの平面図。
【図2】図1のNAND型フラッシュメモリの矢視A−A’断面図。
【図3】図1のNAND型フラッシュメモリのメモリセル部の一部を拡大して示す平面図。
【図4】図1のNAND型フラッシュメモリのメモリセル部の平面図。
【図5】本発明の第2の実施形態に係るNAND型フラッシュメモリの断面図。
【図6】本発明の第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図7】図6に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図8】図7に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図9】図8に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図10】図9に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図11】図10に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図12】図11に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図13】図12に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図14】図13に続く第3の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図15】本発明の第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図16】図15に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図17】図16に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図18】図17に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図19】図18に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図20】図19に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図21】図20に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図22】図21に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図23】図22に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図24】図23に続く第4の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【図25】ガードリング間に境界領域を設定した場合のプロセスの一例を示す断面図。
【図26】本発明の第8の実施形態に係るNAND型フラッシュメモリの製造プロセスを示す断面図。
【符号の説明】
【0151】
1…P型シリコン基板(ウエハ)、2…センスアンプ領域、3…ロウデコダー領域、4…メモリセル領域、5…P型ガードリング、6…Nウェル、7…N型ガードリング、8…Pウェル、9…P型ガードリング、10,10’…素子分離領域、11…メモリセルアレイ、11E…メモリセルアレイ端、12,12’…境界領域、13…周辺回路部のゲート電極、14…ワード線引出し部、31…半導体基板、32…ゲート絶縁膜、32d…ダミーゲート絶縁膜、33…第1の導電膜(第1のゲート電極)、34…マスク加工材、35…フォトレジスト膜(レジストパターン)、36…露光光、37…潜像、38…露光光、39……潜像、40…素子分離溝、41…素子分離絶縁膜、42…ゲート間絶縁膜、43…第2の導電膜(第2のゲート電極)、44…マスク加工材、45…フォトレジスト膜(レジストパターン)。
【特許請求の範囲】
【請求項1】
被加工基板と、前記被加工基板上に設けられ、第1のパターンを含むメモリセル領域と、前記メモセルのまわりの前記被加工基板の表面に設けられた第1のガードリングと、前記第1のガードリングのまわりの前記被加工基板の表面に設けられた第2のガードリングと、前記第1のガードリングと前記第2のガードリングとの間の前記被加工基板上に設けられた素子分離領域と、前記第2のガードリングのまわりの前記被加工基板上に設けられ、第2のパターンを含む周辺回路領域とを具備してなる半導体装置の製造方法であって、
前記被加工基板上にレジスト膜を形成する工程と、
前記レジスト膜中に前記第1のパターンに対応した潜像を形成するための第1の露光と、前記レジスト膜中に前記第2のパターンに対応した潜像を形成するための第2の露光とを含む多重露光により、前記レジスト膜を露光する工程であって、前記多重露光の境界領域を、前記素子分離領域上、前記第1もしくは第2のガードリング上、または、前記第1のガードリングと前記メモリセル領域との間の領域上に設定する工程と、
前記レジスト膜を現像してレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記被加工基板をエッチングする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項2】
被加工基板と、前記被加工基板上に設けられ、第1のパターンを含むメモリセル領域と、前記メモセルのまわりの前記被加工基板の表面に設けられた第1のガードリングと、前記第1のガードリングのまわりの前記被加工基板の表面に設けられた第2のガードリングと、前記第1のガードリングと前記第2のガードリングとの間の前記被加工基板上に設けられた素子分離領域と、前記第2のガードリングのまわりの前記被加工基板上に設けられ、第2のパターンを含む周辺回路領域とを具備してなる半導体装置の製造方法であって、
前記被加工基板上にレジスト膜を形成する工程と、
前記レジスト膜の上方に前記第1のパターンを形成するための第1のマスクを配置し、前記第1のマスクを介して前記レジスト膜に光を照射して、前記メモリセル領域上の前記レジスト膜中に前記第1のパターンに対応した潜像を形成するための第1の露光と、前記レジスト膜の上方に前記第2のパターンを形成するための第2のマスクを配置し、前記第2のマスクを介して前記レジスト膜に光を照射して、前記周辺回路領域上の前記レジスト膜中に前記第2のパターンに対応した潜像を形成するための第2の露光とを含む多重露光により、前記レジスト膜を露光する工程であって、前記多重露光の境界領域を、前記第1の露光で前記光が照射される前記レジスト膜の領域と、前記第2の露光で前記光が照射される前記レジスト膜の領域とが重ならないように設定する工程と、
前記レジスト膜を現像してレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記被加工基板をエッチングする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項3】
前記被加工基板は、半導体基板、または、活性領域が形成された半導体基板および該半導体基板上に設けられた導電膜を含み、
前記被加工基板が前記半導体基板を含む場合、前記レジストパターンをマスクにして前記被加工基板をエッチングする工程は、前記半導体基板の表面に素子分離溝を形成するための工程であり、
前記被加工基板が前記活性領域が形成された半導体基板および該半導体基板上に設けられた導電膜を含む場合、前記レジストパターンをマスクにして前記被加工基板をエッチングする工程は、前記導電膜を含むゲートコンダクタ層を形成するための工程であることを特徴とする請求項1または2に記載の半導体装置の製造方法。
【請求項4】
前記第1の露光は前記第2の露光よりも解像能力が高い方式の露光であることを特徴とする請求項1ないし3のいずれか1項に記載の半導体装置の製造方法。
【請求項5】
取り換え可能な部品を備え、かつ、前記部品を取り換えることにより解像能力が変えられる露光装置を用いて、前記1および第2の露光を行うことを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項1】
被加工基板と、前記被加工基板上に設けられ、第1のパターンを含むメモリセル領域と、前記メモセルのまわりの前記被加工基板の表面に設けられた第1のガードリングと、前記第1のガードリングのまわりの前記被加工基板の表面に設けられた第2のガードリングと、前記第1のガードリングと前記第2のガードリングとの間の前記被加工基板上に設けられた素子分離領域と、前記第2のガードリングのまわりの前記被加工基板上に設けられ、第2のパターンを含む周辺回路領域とを具備してなる半導体装置の製造方法であって、
前記被加工基板上にレジスト膜を形成する工程と、
前記レジスト膜中に前記第1のパターンに対応した潜像を形成するための第1の露光と、前記レジスト膜中に前記第2のパターンに対応した潜像を形成するための第2の露光とを含む多重露光により、前記レジスト膜を露光する工程であって、前記多重露光の境界領域を、前記素子分離領域上、前記第1もしくは第2のガードリング上、または、前記第1のガードリングと前記メモリセル領域との間の領域上に設定する工程と、
前記レジスト膜を現像してレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記被加工基板をエッチングする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項2】
被加工基板と、前記被加工基板上に設けられ、第1のパターンを含むメモリセル領域と、前記メモセルのまわりの前記被加工基板の表面に設けられた第1のガードリングと、前記第1のガードリングのまわりの前記被加工基板の表面に設けられた第2のガードリングと、前記第1のガードリングと前記第2のガードリングとの間の前記被加工基板上に設けられた素子分離領域と、前記第2のガードリングのまわりの前記被加工基板上に設けられ、第2のパターンを含む周辺回路領域とを具備してなる半導体装置の製造方法であって、
前記被加工基板上にレジスト膜を形成する工程と、
前記レジスト膜の上方に前記第1のパターンを形成するための第1のマスクを配置し、前記第1のマスクを介して前記レジスト膜に光を照射して、前記メモリセル領域上の前記レジスト膜中に前記第1のパターンに対応した潜像を形成するための第1の露光と、前記レジスト膜の上方に前記第2のパターンを形成するための第2のマスクを配置し、前記第2のマスクを介して前記レジスト膜に光を照射して、前記周辺回路領域上の前記レジスト膜中に前記第2のパターンに対応した潜像を形成するための第2の露光とを含む多重露光により、前記レジスト膜を露光する工程であって、前記多重露光の境界領域を、前記第1の露光で前記光が照射される前記レジスト膜の領域と、前記第2の露光で前記光が照射される前記レジスト膜の領域とが重ならないように設定する工程と、
前記レジスト膜を現像してレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記被加工基板をエッチングする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項3】
前記被加工基板は、半導体基板、または、活性領域が形成された半導体基板および該半導体基板上に設けられた導電膜を含み、
前記被加工基板が前記半導体基板を含む場合、前記レジストパターンをマスクにして前記被加工基板をエッチングする工程は、前記半導体基板の表面に素子分離溝を形成するための工程であり、
前記被加工基板が前記活性領域が形成された半導体基板および該半導体基板上に設けられた導電膜を含む場合、前記レジストパターンをマスクにして前記被加工基板をエッチングする工程は、前記導電膜を含むゲートコンダクタ層を形成するための工程であることを特徴とする請求項1または2に記載の半導体装置の製造方法。
【請求項4】
前記第1の露光は前記第2の露光よりも解像能力が高い方式の露光であることを特徴とする請求項1ないし3のいずれか1項に記載の半導体装置の製造方法。
【請求項5】
取り換え可能な部品を備え、かつ、前記部品を取り換えることにより解像能力が変えられる露光装置を用いて、前記1および第2の露光を行うことを特徴とする請求項4に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【公開番号】特開2007−227454(P2007−227454A)
【公開日】平成19年9月6日(2007.9.6)
【国際特許分類】
【出願番号】特願2006−44072(P2006−44072)
【出願日】平成18年2月21日(2006.2.21)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成19年9月6日(2007.9.6)
【国際特許分類】
【出願日】平成18年2月21日(2006.2.21)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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