【課題】不揮発性メモリ装置を提供する。
【解決手段】半導体基板内に形成されたソース領域と、ソース領域と一部オーバーラップされるように形成されたゲート絶縁膜と、ソース領域とオーバーラップされる領域で電界を一定に形成させる構造を有し、ゲート絶縁膜の上部に形成されたフローティングゲートと、フローティングゲートの上部からフローティングゲートの一側壁に沿って絶縁されて形成されたコントロールゲートと、フローティングゲートとコントロールゲートとの間に介在されたゲート間絶縁膜及びコントロールゲートの他側と隣接して形成されたドレイン領域とを含む。 （もっと読む）

【課題】電流駆動能力が向上した相変化メモリ装置を提供すること
【解決手段】 複数のビットラインと第１のワードラインとの間にそれぞれ接続された複数の相変化メモリセルを含む第１のメモリブロックと、複数のビットラインと第２のワードラインとの間にそれぞれ接続された複数の相変化メモリセルを含む第２のメモリブロックと、第１及び第２のワードラインの電圧レベルをそれぞれプルダウンさせ、１つのノードを共有する第１及び第２のプルダウントランジスタを含む相変化メモリセルアレイ、及び第１及び第２のワードラインの電圧レベルをそれぞれプルアップさせる第１及び第２のプルアップトランジスタを備えるロードライバーを含む。 （もっと読む）

【課題】高キャパシタンスの高周波薄膜キャパシタを提供することにある。
【解決手段】窒化シリコンバリア層１２をガリウム砒素基板１１上に堆積させて、後の加熱工程における基板の蒸発を防止する。二酸化シリコン応力緩和層１４を上記バリア層上に堆積させる。密着層１８と第２層２０とを含む第１電極１６を応力緩和層上に形成する。実質的に無水のアルコキシカルボキシレート液状先駆体を準備し、使用直前に溶媒交換工程を行った後に、先駆体を第1電極上にスピンオンし、４００℃で乾燥し、６００℃〜８５０℃でアニールしてＢＳＴキャパシタ強誘電体２２を形成する。第２電極２４を強誘電体上に堆積させ、アニールする。 （もっと読む）

【課題】 共存論理デバイスを有するバック・ゲート制御ＳＲＡＭのための基板解決策を提供する。
【解決手段】 少なくとも１つの論理デバイス領域と少なくとも１つのスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイス領域とを含み、各デバイス領域がダブル・ゲート電界効果トランジスタ（ＦＥＴ）を含み、異なるデバイス領域内のＦＥＴデバイスのパフォーマンスを改善するためにそれぞれのＦＥＴデバイスのバック・ゲートが特定のレベルまでドーピングされる半導体構造を提供する。特に、ＳＲＡＭデバイス領域内のバック・ゲートは、論理デバイス領域内のバック・ゲートより高濃度ドーピングされる。短チャネル効果を制御するために、論理デバイス領域内のＦＥＴデバイスはドープ・チャネルを含み、ＳＲＡＭデバイス領域内のＦＥＴデバイスはドープ・チャネルを含まない。ソース／ドレイン領域下の低ネット・ドーピングおよびチャネル下の高ネット・ドーピングを有する不均一側方ドーピング・プロファイルにより、論理デバイスに関する追加のＳＣＥ制御がもたらされるであろう。 （もっと読む）

【課題】 ＣＱＷＤのような多重量子井戸を含むデバイス構造体において、個々の量子井戸のための直接的及び選択的コンタクトを提供すること。
【解決手段】 デバイス構造体が、２つ又はそれ以上の導電層（３２、３４）と、２つの周辺絶縁層（３０）と、１つ又は複数の中間絶縁層（３６）と、２つ又はそれ以上の導電性コンタクトとを含む。２つ又はそれ以上の導電層は、２つの周辺絶縁層の間に挟まれ、かつ、中間絶縁層によって互いから離間配置されて、２つ又はそれ以上の量子井戸を形成する。導電性コンタクトの各々は、導電層の１つと直接的かつ選択的に接続されるので、導電性コンタクトを通して、個々の量子井戸に選択的にアクセスすることができる。こうしたデバイス構造体は、縮退したエネルギー・レベルにおける井戸間トンネル効果によって互いに結合することができる２つ又はそれ以上の量子井戸を有する結合量子井戸デバイスを含むことが好ましい。より好ましくは、デバイス構造体は、２つの異なるメモリ状態を定めるように配置し構成することができる３つの量子井戸を有するメモリセルを含む。 （もっと読む）

【課題】 抵抗メモリ装置の電流リミッタとして利用可能な金属／半導体／金属の背中合わせ構造の双方向ショットキーダイオードの形成方法を提供する。
【解決手段】 基板１０２を提供する工程と、基板上に第１仕事関数を有する金属下部電極１０４を形成する工程と、金属下部電極上に第１仕事関数よりも小さい第２仕事関数を有する半導体層１０６を形成する工程と、半導体層上に第２仕事関数よりも大きい第３仕事関数を有する金属上部電極１０８を形成する工程とを備える。好ましくは、金属上部電極及び金属下部電極は、Ｐｔ、Ａｕ、Ａｇ、ＴｉＮ、Ｔａ、Ｒｕ、ＴａＮ等の材料で形成し、更に好ましくは、金属上部電極と金属下部電極は、同じ仕事関数を有する同じ材料で形成する。半導体層は、非晶質シリコン、多結晶シリコン、ＩｎＯｘ、ＺｎＯ等の材料で形成する。 （もっと読む）

被着されたシリコン中で、リンおよびヒ素のようなｎ形ドーパントは、シリコンの表面を求める傾向があり、層が被着される際に上昇する。第２のドープされていないまたはｐドープされたシリコン層が、ｎ形ドーパントが全く提供されることなく、ｎドープされたシリコン上に被着される場合、それにもかかわらず、この第２のシリコン層の第１の厚さは、下のレベルから上方に拡散した望ましくないｎ形ドーパントを含む傾向がある。ゲルマニウムがシリコンと合金にされる場合、この表面を求める挙動は減少する。いくつかのデバイスにおいて、第２の層が大きいゲルマニウム含有量を有することが有利ではないことがあり得る。本発明において、第１の高濃度にｎドープされた半導体層（好ましくは、少なくとも１０ａｔ％ゲルマニウム）が被着され、続いてｎ形ドーパントがほとんどないまたは全くないシリコン−ゲルマニウムのキャッピング層が被着され、続いてｎ形ドーパントがほとんどないまたは全くなく１０ａｔ％ゲルマニウム未満の層が被着される。第１の層およびキャッピング層中のゲルマニウムは、上方のゲルマニウムが乏しい層中へのｎ形ドーパントの拡散を最小限にする。
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ニッケルおよびコバルト両方の酸化物は、酸化ニッケルまたは酸化コバルトのいずれか一方よりも低い抵抗率を有する。酸化ニッケルおよび酸化コバルトは、適切な電気パルスの印加により、２つ以上の安定した抵抗率状態の間で可逆的に切り換えることができる。ニッケルおよびコバルト両方を含有する酸化物、すなわち（Ｎｉ_x Ｃｏ_y ）Ｏは、酸化ニッケルまたは酸化コバルトの場合よりも低い電圧および／または電流で抵抗率状態間で切り換わることが予想される。（Ｎｉ_x Ｃｏ_y ）Ｏの層をダイオードまたはトランジスタと対にして不揮発性メモリセルを形成することができる。
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抵抗率切換金属酸化物または窒化物の層は、少なくとも２つの安定した抵抗率状態を達成することができる。そのような層は、不揮発性メモリセルにおける状態変化素子において使用され、そのデータ状態、例えば「０」または「１」をこの抵抗率状態に記憶してもよい。そのような抵抗率切換金属酸化物または窒化物の化合物の層にさらなる金属原子を含むことによって、抵抗率状態間での切り換えを生じさせるのに必要な電流を減少させ、そのような層の抵抗率状態にデータを記憶するメモリセルのアレイに対する電力要求を削減する。様々な実施形態において、メモリセルは、抵抗率切換金属酸化物または窒化物の化合物の層を、ダイオードまたはトランジスタなどの他の素子と直列に形成される添加金属とともに含んでもよい。
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垂直ドーパント分布を有する半導体構造においてアンチモンをｎ形の導電率向上ドーパントとして用いることについて説明する。ドーパントは拡散する傾向にあり、急なドーパント勾配を維持することが困難なことがある。特に、シリコン層が、ｎ形ドーパントであるリンまたはヒ素でドープされている場合、ドープされていないシリコンが、ｎ形にドープされた層の上部に堆積されると、ドーパント原子は表面を捜し求める傾向にあり、堆積中、ドープされていないシリコンを介して上昇する。アンチモンはこの傾向を有せず、しかも、リンまたはヒ素よりもゆっくり拡散し、このことは、このような構造をドープするのに有利に用いられる。
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【課題】読み出し時のしきい値の低電圧化を可能としつつ、電気的に書き込みおよび消去を行うことが可能な不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１上に電子注入層２および電子加速層３が順次形成し、電子加速層３上に絶縁層４を介してフローティングゲート５を形成し、フローティングゲート５上に絶縁層６を介して半導体層７を形成し、半導体層７にはＳＯＩトランジスタを形成する。 （もっと読む）

【課題】メモリセルあたりの面積が更に縮小されたスプリット・ゲートセルを実現する。
【解決手段】表面部に二つの不純物拡散層である第１拡散層と第２拡散層とが配置された半導体基板と、第１拡散層と第２拡散層との間の領域に配置される二つの電荷蓄積層であって前記半導体基板と第１絶縁膜を介して配置される第１の電荷蓄積層および第２絶縁膜を介して配置される第２の電荷蓄積層と、第１の電荷蓄積層に隣接して配置され第１の電荷蓄積層の電位を制御し得る第１の制御ゲート電極と、第２の電荷蓄積層に隣接して配置され第２の電荷蓄積層の電位を制御し得る第２の制御ゲート電極と、第１の制御ゲート電極と第２の制御ゲート電極とに隣接して配置され前記半導体基板と第３絶縁膜を介して配置される補助ゲート電極とを単位とし第１の電荷蓄積層側と第２の電荷蓄積層側の二つのメモリセルを有するメモリセル対を１以上直列に配置してなることを特徴とする直列配置メモリ装置。 （もっと読む）

【課題】小さな断面積の凸状半導体層であってもコンタクト部との接触面積を大きくすることによってコンタクト抵抗を低く抑えることのできる手法を提供する。
【解決手段】半導体基板上に形成された凸状半導体層と、前記凸状半導体層の天面と側壁の一部とに接触し前記凸状半導体層と電気的に接続されるコンタクト部とを備えることを特徴とする半導体装置。 （もっと読む）

【課題】微細化が可能な半導体記憶装置を提供することを課題とする。
【解決手段】半導体層、ゲート絶縁膜、ゲート電極、チャネル領域、ソース／ドレイン拡散領域、ゲート電極の少なくとも両側のメモリ機能体を備え、メモリ機能体が電荷保持膜とトンネル絶縁膜から構成され、トンネル絶縁膜がゲート電極の側壁部及び電荷保持膜と半導体層との間に存在し、電荷保持膜と半導体層との間のトンネル絶縁膜が、電荷保持膜とゲート電極側壁部との間のトンネル絶縁膜よりも厚い半導体記憶装置により上記課題を解決する。 （もっと読む）

【課題】１セルにおいて複数ビットの記憶を従来以上の信頼性で行いうる半導体記憶装置を提供することを課題とする。
【解決手段】半導体層上に形成された、電荷を局在的に蓄積する機能を有する電荷保持膜と、前記電荷保持膜の一部の上に形成されたゲート電極と、前記ゲート電極の両側の前記上記半導体層に形成された拡散領域とを備え、前記拡散領域の前記ゲート電極側の端部が、前記ゲート電極直下よりも外側に位置し、前記電荷保持膜が、少なくとも前記拡散領域の前記ゲート電極側の端部上にまで延在していることを特徴とする半導体記憶装置により上記課題を解決する。 （もっと読む）

【課題】記憶を従来以上の信頼性で行いうる半導体記憶装置を提供することを課題とする。
【解決手段】半導体層上に形成された電荷を局在的に蓄積する機能を有する電荷保持膜と、前記電荷保持膜の少なくとも一部の上に形成されたゲート電極と、前記ゲート電極の両側の前記上記半導体層に形成された拡散領域とを備え、前記拡散領域の前記ゲート電極側の端部が、前記電荷保持膜直下から又は直下よりも外側に位置していることを特徴とする半導体記憶装置により上記課題を解決する。 （もっと読む）

【課題】メモリウインドウを拡大化することができる半導体記憶装置を提供すること。
【解決手段】第１の導電型を有する半導体層１０１上に絶縁膜１０２を介して配置されたゲート電極１０５と、上記ゲート電極の両側に対応する上記半導体層の上部に第１導電型とは逆導電型である第２導電型を有する拡散領域（１０６および１０７）と、上記半導体層上に上記ゲート電極と絶縁膜１０４を介して対抗するように配置された電荷を蓄積する機能を有する電荷蓄積膜１０３と、上記拡散領域の上記ゲート電極側に、ゲート電極側以外の領域（１１１および１１２）の不純物濃度に比べて低い不純物濃度の領域（１０８および１０９）とを有することを特徴とする半導体記憶装置。 （もっと読む）

【課題】 ハイブリッド結晶配向を有する基板内の製造性の高いＳＲＡＭセルを提供する。
【解決手段】 本発明は、基板内に形成された少なくとも１つのＳＲＡＭセルを含む半導体デバイス構造体に関する。このＳＲＡＭセルは、２つのプルアップ・トランジスタ、２つのプルダウン・トランジスタ、及び２つのパスゲート・トランジスタを含む。プルダウン・トランジスタ及びパスゲート・トランジスタは、実質的に同じチャンネル幅を有し、実質的に同じソース・ドレイン・ドーピング濃度を有し、同時に、ＳＲＡＭセルは、少なくとも１．５のベータ比を有する。基板は、好ましくは２つの絶縁された領域の組を有するハイブリッド基板を含み、これらの２つの組の領域内のキャリア移動度は少なくとも約１．５倍だけ異なる。より好ましくは、ＳＲＡＭセルのプルダウン・トランジスタは一方の組の領域内に形成され、パスゲート・トランジスタは他方の組の領域内に形成され、その結果プルダウン・トランジスタ内の電流フローはパスゲート・トランジスタ内の電流フローよりも大きくなる。 （もっと読む）

【課題】電流ヒステリシスが低減された分子トランジスタおよびその製造方法、並びにそれを用いた不揮発性メモリおよび圧電センサを提供する。
【解決手段】シリコン酸化膜１４と、シリコン酸化膜１４上に形成されたカーボンナノチューブ１５と、カーボンナノチューブ１５を両者の間に挟むように配置されたソース電極１３およびドレイン電極１２と、カーボンナノチューブ１５の導通を制御するゲート電圧をカーボンナノチューブ１５に印加するためのシリコン基板１１とを備える分子電界効果トランジスタ１０において、シリコン酸化膜１４上に、シリコン酸化膜１４表面に化学的に結合した自己組織化単分子膜１６を形成し、カーボンナノチューブ１５上に有機強誘電体層１７を形成し、自己組織化単分子膜１６と有機強誘電体層１７との間にカーボンナノチューブ１５を挟持する。 （もっと読む）

【課題】 ゲート電極の側壁部に電荷蓄積部を配置してなる不揮発性メモリセルにおいて、アライメントずれによる特性バラツキを抑制し、メモリセル面積の縮小化を図る。
【解決手段】 半導体基板２上に形成されたゲート絶縁膜５、ゲート絶縁膜５上に形成されたゲート電極６、ゲート電極６の行方向の両側壁部に形成された電荷蓄積部７、ゲート電極６と電荷蓄積部７の下方に位置するチャネル領域３、及び、チャネル領域３の行方向に両側の半導体基板２表面に埋め込み拡散層で形成された２つの拡散層領域４を備え、行方向に隣接する２つのメモリセルのゲート電極６が、２つの拡散層領域４と電荷蓄積部７の上方を通過して相互に接続して行方向に延伸するゲート電極配線６ａを形成し、２つの拡散層領域４がゲート電極配線６ａの下方に位置し、列方向に隣接する２つのメモリセルの各拡散層領域４が相互に接続して、列方向に延伸する埋め込み拡散配線４ａを形成する。 （もっと読む）