中間半導体デバイス構造のパターン層中にスタガ型の高さを形成する方法。本方法は、パターン層と第一のマスク層を含む中間半導体デバイス構造を提供するステップ、パターン層中に第一の開口部を形成するステップ、第一の開口部の幅を縮小するためにパターン層のエッチング部分に隣接するスペーサーを形成するステップ、第一の開口部の深さを増加するためにパターン層をエッチングするステップ、パターン層中に第二の開口部を形成するステップ、を含む。複数のマスク層上に形成されたスペーサーを含むパターン層中にスタガ型の高さを形成する方法もまた開示される。中間半導体デバイス構造もまた開示される。
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【課題】微細化によるメモリセル間の干渉を低減し、かつ、オフ状態でのリーク電流を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０と、半導体基板に形成された複数の素子分離領域ＳＴＩと、隣り合う素子分離領域間に設けられた素子形成領域ＡＡであって、素子分離領域の隣接方向の断面において素子形成領域の側部の一部分の幅が該素子形成領域の上面の幅よりも狭い窪みＣを有する素子形成領域と、素子形成領域上に設けられた第1のゲート絶縁膜２０と、第1のゲート絶縁膜上に設けられたフローティングゲート電極ＦＧと、フローティングゲート電極上に設けられた第２のゲート絶縁膜３０と、第２のゲート絶縁膜上に設けられたコントロールゲート電極ＣＧとを備え、素子分離領域の隣接方向の断面においてフローティングゲート電極の上辺の幅がフローティングゲート電極の下辺の幅よりも狭い。 （もっと読む）

プログラミング電圧が低減された不揮発性の一度だけプログラム可能なメモリセルを形成する方法を記載する。隣接するｐ−ｉ−ｎダイオードは、約８より大きな誘電率を有する高誘電率材料からなる誘電性遮断アンチヒューズと組み合わせられる。好ましい実施形態では、高誘電率材料は、原子層成長法によって形成される。ダイオードは、シリサイドに接して結晶化された堆積された低欠陥半導体材料からなることが好ましい。そのようなセルのモノリシックな３次元メモリアレイは、ウェハ基板上に積層メモリレベルで形成されることができる。
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【課題】ランタンアルミニウム酸化物を絶縁膜として用いた半導体装置において、この絶縁膜に積層する電極として必要な特性を満たすと共に、各種半導体装置製造過程を経てもその絶縁膜特性を劣化させることのないゲート電極を見出し、微細化に対応可能なスタック構造を有する半導体装置を提供する。
【解決手段】本発明の一実施形態に係るＣＭＯＳ回路は、ｎＭＩＳは、ランタンアルミニウム酸化物を用いたゲート絶縁膜１９、ＬａｘＡｌ１−ｘ（但し０．２１≦ｘ≦０．３３）で表されるランタンアルミニウム合金を用いたゲート電極２１、及びソース及びドレイン領域３５とを具備し、ｐＭＩＳは、ランタンアルミニウム酸化物を用いたゲート絶縁膜１９、ＬａｘＡｌ１−ｘＮｙＨｚ（但し０．２１≦ｘ≦０．３３、０．１５≦ｙ≦０．５、０≦ｚ≦０．１）で表されるランタンアルミニウム合金を用いたゲート電極２１を具備する。 （もっと読む）

【課題】容量素子のキャパシタ膜を、少なくともＳｒ及びＯを含有するペロブスカイト構造の誘電体材料から形成することにより、更なる大容量化を実現するも、長期間に亘る低リーク電流を達成する。
【解決手段】容量素子におけるキャパシタ膜であるＢＳＴ薄膜について、その表面から深さ２．５ｎｍまでの部位（厚みが２．５ｎｍの表層部位）において２種の化学的状態Ｓｒ（Ｉ）及びＳｒ（ＩＩ）が存在し、Ｓｒ（Ｉ）の平均濃度をＡＣ（Ｉ）、Ｓｒ（ＩＩ）の平均濃度をＡＣ（ＩＩ）として、Ｒ＝ＡＣ（ＩＩ）／ＡＣ（Ｉ）とした場合、０＜Ｒ≦０．３、更に好ましくは０＜Ｒ≦０．１となるように調節し、キャパシタ膜を形成する。 （もっと読む）

【課題】不揮発性メモリセル、並びに薄膜トランジスタ及びそれらを含む回路を様々な基板上に作成する方法を提供する。
【解決手段】この不揮発性メモリセルは、同一水平レベルにおいて所定の距離で離間している第１及び第２の半導体アイランドであって、第１の半導体アイランドが制御ゲート２を構成し、第２の半導体アイランドがソース端子及びドレイン端子を構成する、当該第１及び第２の半導体アイランドと、第１の半導体アイランドの少なくとも一部の上のゲート誘電体層と、第２半導体アイランドの少なくとも一部の上のトンネリング誘電体５層と、ゲート誘電体４層とトンネリング誘電体層の少なくとも一部の上のフローティングゲート７と、制御ゲート２並びにソース端子及びドレイン端子に電気的に接触する金属層と、を備える。一つの効果的な実施形態では、不揮発性メモリセルを、「全プリント」加工技術を使用して製造することができる。 （もっと読む）

【課題】絶縁耐圧の良好な絶縁層を製造する技術を提供することを目的とする。また、絶縁耐圧の良好な絶縁層を有する半導体装置を製造する技術を提供することを目的とする。
【解決手段】シリコンを主成分とする半導体層若しくは半導体基板に対して高密度プラズマ処理を行うことにより、半導体層の表面若しくは半導体基板の上面に絶縁層を形成する。このとき、供給ガスを希ガス、酸素及び水素を含むガスから希ガス及び酸素を含むガスに途中で切り替えて高密度プラズマ処理を行う。 （もっと読む）

【課題】従来の主なプログラマブルロジックアレイは一度のみの変更に限定されていた、あるいは電源投入時にプログラム情報を外部の不揮発性メモリからロードし直す必要があり、電源投入時における即時の動作はできなかった。また、ＦＰＧＡ等は面積効率が悪くコストが非常に高く、低価格の商品においては容易に用いることが困難であった。
【解決手段】ＭＯＳＦＥＴとゲート部に強誘電体を有するＭＦＳＦＥＴを並列にした単位プログラマブルトランジスタセルを複数個行列状に配置し、ＭＦＳＦＥＴを状態書き込み回路によってオン・オフの設定を行うことにより、任意の直列ＮＡＮＤ型のアレイを形成し、所望の論理回路を得る。これにより前記課題を克服したプログラマブルロジックアレイが具現化する。 （もっと読む）

【課題】メモリにおけるデータの読み出しに関し、低消費電力なメモリを搭載した半導体装置を提供することを課題とする。
【解決手段】ワード線と、ビット線と、ワード線及びビット線に電気的に接続されたメモリセルを有する半導体装置において、ビット線に接続され、ビット線の電位をメモリセルに保持されたデータを読み出すための電位にするプリチャージ回路を有し、プリチャージ回路はビット線毎に設けられており、ビット線毎にメモリセルに保持されたデータを読み出すための電位にする構成とする。 （もっと読む）

【課題】残留分極値を向上させることのできる誘電体キャパシタを提供する。
【解決手段】本発明にかかる誘電体キャパシタ１００は、基体１０上に形成されたＴｉＡｌＮ膜１２と、ＴｉＡｌＮ膜の上方に形成された第１電極２０と、第１電極の上方に形成された誘電体膜３０と、誘電体膜の上方に形成された第２電極４０と、を含み、ＴｉＡｌＮ膜は、結晶質であり、前記基体の表面と平行に（２００）面が優先配向している。 （もっと読む）

【課題】十分に結晶配向度の高い金属酸化物膜を、簡易、低コスト、かつ、基材及び金属酸化物膜に損傷を殆ど与えずに得ることが可能な金属酸化物膜の製造方法、積層体、及び電子デバイスを提供することを目的とする。
【解決手段】基材１０上に（１１１）結晶面を有する金属膜１４を形成する工程と、金属膜１４の（１１１）結晶面に金属酸化物膜２０を形成する工程と、金属膜１４の（１１１）結晶面に形成された金属酸化物膜２０の温度を２５〜６００℃に維持し、金属酸化物膜２０に対して紫外線を照射する工程と、を備える。 （もっと読む）

【課題】抵抗変化型メモリセルを用いたメモリ装置の大容量化を実現する。
【解決手段】メモリ素子１００は、半導体基板１０１の上に、ビスマス（Ｂｉ）とチタン（Ｔｉ）と酸素とから構成された例えば膜厚３０〜２００ｎｍの金属酸化物層１０２と、上部電極１０３とを備え、また、半導体基板１０１の一部にオーミックコンタクト１０４を備える。金属酸化物層１０２は、半導体基板１０１の上に接して形成されている。例えば、金属酸化物層１０４は、Ｂｉ₄Ｔｉ₃Ｏ₁₂の化学量論的組成に比較して過剰なＴｉを含む基部層の中に、Ｂｉ₄Ｔｉ₃Ｏ₁₂の化学量論的組成の３ｎｍ〜１５ｎｍ程度の複数の微結晶粒から構成されている。また、金属酸化物層１０４は、３０〜１８０℃と低温条件のスパッタ法により形成されている。 （もっと読む）

【課題】垂直チャンネルを持つ半導体フラッシュメモリセルペアが提供される。
【解決手段】半導体フラッシュメモリセルペアは半導体基板、前記半導体基板内に形成された第１および第２ソースライン、前記第１および第２ソースライン間の前記半導体基板から延長された半導体ピラー、前記半導体ピラーの向かい合う面に形成され、第１および第２ソースラインと共に動作する第１および第２電荷保存構造、前記半導体ピラーに隣接して形成され、前記第１および第２電荷保存構造を電気的に分離する第１および第２トレンチ構造、前記第１電荷保存構造に隣接して形成された第１ワードラインと、前記第２電荷保存構造に隣接して形成された第２ワードライン、および前記半導体ピラーの上面に形成されたコモンドレインコンタクトを含む。 （もっと読む）

【課題】微細化しても読み出しエラーが生じ難いＡＧ−ＡＮＤ型フラッシュメモリの半導体記憶装置を得ること。
【解決手段】半導体基板１０上にゲート絶縁膜１１を介して配置された複数の第１ゲート電極１３と、これら複数の第１ゲート電極の各々の上に配置された電気絶縁性のアイソレーション部１５と、半導体基板上にトンネル酸化膜２１を介して配置された複数の第２ゲート電極１９とを備え、１つの第１ゲート電極１３を挟んで２つの第２ゲート電極１９が対峙している半導体記憶装置３０を構成するにあたり、第１ゲート電極１３の線幅方向の側方からその上のアイソレーション部１５の線幅方向の側方に亘る領域上に電気絶縁膜１７を介して第２ゲート電極１９を延在させ、かつ複数の第２ゲート電極１９の各々の下端部を水平方向に突出させることで各第２ゲート電極１９に張り出し部Ｊを形成する。 （もっと読む）

【課題】膜特性に優れる絶縁膜を製造する技術を提供することを目的とする。特に、緻密で高耐圧な絶縁膜を製造する技術を提供することを目的とする。また、電子トラップの少ない絶縁膜を製造する技術を提供することを目的とする。
【解決手段】酸素を含む絶縁膜に対して、高周波を用いて電子密度が１×１０^１１ｃｍ^−３以上、且つ電子温度が１．５ｅＶ以下の条件でプラズマ処理を行う。また、プラズマ処理は、酸素を含む雰囲気下で行う。 （もっと読む）

【課題】より安定な記憶保持が行えるメモリが実現できるようにする。
【解決手段】半導体基板１０１の上に、ビスマス（Ｂｉ）とチタン（Ｔｉ）と酸素とから構成された例えば膜厚１００ｎｍの金属酸化物層１０２と、上部電極１０３とを備え、また、半導体基板１０１の一部にオーミックコンタクト１０４を備える。金属酸化物層１０２は、半導体基板１０１の上に接して形成されている。例えば、金属酸化物層１０４は、Ｂｉ₄Ｔｉ₃Ｏ₁₂の化学量論的組成に比較して過剰なＴｉを含む基部層の中に、Ｂｉ₄Ｔｉ₃Ｏ₁₂の化学量論的組成の３ｎｍ〜１５ｎｍ程度の複数の微結晶粒から構成されている。また、金属酸化物層１０４は、３０〜１８０℃と低温条件のスパッタ法により形成されている。 （もっと読む）

互いに分離されたゲート間誘電領域を持つトランジスタを含む浮遊ゲートメモリアレイと、それを製造する方法。浮遊ゲートトランジスタは、アレイ内の浮遊ゲートトランジスタの各々が、浮遊ゲートと、制御ゲートと、その間にゲート間誘電層を持つように形成される。各トランジスタのゲート間誘電層は、アレイ内の他のトランジスタの各々のゲート間誘電体から分離される。そのような構造を製造する方法も提供される。
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【課題】単一光子の持つ量子情報を、結合量子ドットからの発光という効率的な過程を通して発光後に残った結合量子ドット中の２つの電子スピンに転写し、さらにその情報を２つの電子スピンによって張られる安定な部分空間に保存する。
【解決手段】電子注入と光励起により、結合量子ドット１、２内に、電子３個と正孔１個を生成する。この状態は、量子ドット１において電子１個と正孔１個が再結合して発光し、光子が１個放出された後、量子ドット１、２内にはそれぞれ１個ずつ電子が残る。このとき、量子ドットから出てくる光子の偏光と、結合量子ドット１、２内に残った２個の電子のスピンとの間には、量子力学的相関（エンタングルメント）が存在する。この光-電子間のエンタングルメントを用いて、量子テレポーテーションという手法により、記憶させたい単一光子の偏光状態を結合量子ドット１、２内の電子スピン状態に転写する。 （もっと読む）

【課題】光の持つ量子情報を、量子ドットからの発光という効率的な過程を通して、発光後に残った量子ドット中の安定な電子スピンに保存する手段を提供する。
【解決手段】量子ドット１内に、電子２個と正孔１個から成る多体状態を生成する。この多体状態は、電子１個と正孔１個が再結合することにより発光するため、光子が１個生成された後、量子ドット１内には電子が１個残る。このとき、量子ドットから出てくる光子の偏光と、量子ドット内に残った電子のスピンとの間には、量子力学的な相関（エンタングルメント）が存在する。この光-電子間のエンタングルメントを用いて、量子テレポーテーションという手法により、記憶させたい光の偏光状態を量子ドット内の電子スピン状態に転写する。 （もっと読む）

【課題】選択的無電解蒸着法を利用した埋め込みビットラインの形成方法を提供する。
【解決手段】埋め込みビットラインの形成方法は、基板をエッチングして形成されたビットライン用溝に無電解金属層を選択的に形成し、シリサイド工程を行ってビットライン用溝の内部にシリサイド膜を形成する。 （もっと読む）