【課題】ガラス基板上に薄膜半導体層を形成した３次元集積回路装置を提供する。
【解決手段】ガラス基板１１上に、単結晶もしくは準単結晶の薄膜半導体層１３，１６が、層間絶縁層１４を介して複数層積層形成され、複数層の薄膜半導体層１３，１６のうち１層以上に能動素子Ｔｒ２１，Ｔｒ２２が形成されている３次元集積回路装置１０を構成する。 （もっと読む）

半導体素子（１０）を半導体層（１６）に形成する。ゲート誘電体層（１８）を該半導体層の上に形成する。ゲート材料層（２０）を該ゲート誘電体層の上に形成する。該ゲート材料層をパターニングしてゲート構造（２０）を形成する。該ゲート構造をマスクとして使用して、該半導体層へのイオン注入（２４）を行なう。第１のパターニング済みゲート構造（２０）及びトレンチ（４２）を該半導体層（１６）に、該半導体層の第１部分（２８）及び第２部分（３０）、及び該ゲートを取り囲むように形成するために、該ゲート構造（２０）及び該半導体層（１６）を貫通するエッチングを行なう。該トレンチ（４２）に絶縁材料（４６）を充填する。
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【課題】 ナノ粒子を電荷貯蔵層に使用して低いゲート動作電圧でも素子の動作が可能にしてトンネリング層及び絶縁物層の厚さを減らして素子の直接度を向上させたナノワイヤー-ナノ粒子メモリー電子素子及びその製造方法を提供する。
【解決手段】 本発明は非揮発性のメモリー電子素子及びその製造方法に関するものでトンネリング層が表面に蒸着されたナノワイヤーにナノ粒子がナノワイヤーの表面に蒸着されたトンネリング層に吸着させる。電荷移動チャンネルとして使用される半導体ナノワイヤーと電荷貯蔵層に利用される半導体ナノ粒子を構成することでナノワイヤーを通じて移動する電荷がゲートに加える電圧によってナノ粒子にトンネリングされ、再び加えられる電圧の変化によってナノ粒子からナノワイヤーに電荷がトンネリングさせる。 （もっと読む）

【課題】相変化メモリ装置とその製造方法を提供する。
【解決手段】相変化メモリ装置では、基板と、基板上に形成される金属栓と、金属栓上に形成され、金属栓と電気的に接続される相変化材料層と、相変化材料層上に形成され、相変化材料層と電気的に接続される加熱電極と、加熱電極上に形成される導電層とを含む。 （もっと読む）

【課題】抵抗変化型メモリセルを用いたマトリクス型大容量メモリ装置を提供する。
【解決手段】メモリ素子１００は、半導体基板１０１の上に、中間電極層１０２と、金属酸化物層１０３と、上部電極１０４とを備え、また、半導体基板１０１の一部にオーミックコンタクト１０５を備えるようにしたものである。金属酸化物層１０３は、ビスマス（Ｂｉ）とチタン（Ｔｉ）と酸素とから構成され、例えば膜厚３０〜２００ｎｍに形成され、また、中間電極層１０２の上に接して形成されている。例えば、金属酸化物層１０３は、Ｂｉ₄Ｔｉ₃Ｏ₁₂の化学量論的組成に比較して過剰なＴｉを含む基部層と、この中に分散されたＢｉ₄Ｔｉ₃Ｏ₁₂の化学量論的組成の３ｎｍ〜１５ｎｍ程度の複数の微結晶粒とから構成されており、メモリセルＭは整流特性を持つことで、非選択メモリセルへの回り込み電流の抑制が可能となる。 （もっと読む）

【課題】酸化物系化合物半導体を用いた高集積不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子は、１つ以上の酸化物系化合物半導体層を備える。複数の補助ゲート電極は、かかる１つ以上の酸化物系化合物半導体層と絶縁されるように配される。複数の制御ゲート電極は、複数の補助ゲート電極の隣接した両者間に複数の補助ゲート電極と異なる高さに配され、１つ以上の酸化物系化合物半導体層と絶縁される。そして、複数の電荷保存層は、１つ以上の酸化物系化合物半導体層と複数の制御ゲート電極との間に各々介在される。 （もっと読む）

【課題】より安定な記憶保持が行えるメモリを実現するため、強誘電特性を示す金属酸化物層を半導体基板上に配置した金属酸化物素子、及びその製造方法を提供する。
【解決手段】半導体基板１０１の上に、中間電極層１０２と、この上に形成され、ビスマス（Ｂｉ）とチタン（Ｔｉ）と酸素とから構成された例えば膜厚１００ｎｍの金属酸化物層１０３と、上部電極１０４とを備え、また、半導体基板１０１の一部にオーミックコンタクト１０５を備える。例えば、金属酸化物層１０４は、Ｂｉ₄Ｔｉ₃Ｏ₁₂の化学量論的組成に比較して過剰なＴｉを含む基部層の中に、Ｂｉ₄Ｔｉ₃Ｏ₁₂の化学量論的組成の３ｎｍ〜１５ｎｍ程度の複数の微結晶粒から構成されている。また、金属酸化物層１０４は、３０〜１８０℃と低温条件のスパッタ法により形成されている。 （もっと読む）

【課題】予備メモリセルの使用を容易な構成とすることにより、効率的な歩留まり向上が可能なメモリを搭載した半導体装置を提供することを目的とする。
【解決手段】メモリセルと、予備メモリセルとを有するメモリセルアレイと、メモリセル及び予備メモリセルに接続されたデコーダと、デコーダと接続されたデータ保持回路と、データ保持回路に電力を供給するバッテリーとを設け、データ保持回路からの出力に応じて予備メモリセルを動作させる。 （もっと読む）

【課題】簡便にヒステリシス特性を回復させることのできる強誘電体メモリ装置のリサイクル方法および強誘電体メモリモジュールを提供する。
【解決手段】強誘電体メモリモジュール１００を含む強誘電体メモリ装置のリサイクル方法であって、強誘電体メモリ装置から強誘電体メモリモジュールを取り外す工程と、前記強誘電体メモリモジュールを加熱する加熱工程と、を含む。 （もっと読む）

【課題】ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした上で、ＣＰＵシステムを高速化し、無線タグの通信性能の向上を行う。
【解決手段】ＣＰＵが搭載されている無線タグにＲＦバッテリー付きのＳＲＡＭを搭載することで、ＣＰＵシステムの高速化による通信性能を向上させる。また、ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした。ＲＦバッテリーは、アンテナ回路と、電源部と、蓄電装置と、を有する。ＳＲＡＭとＲＦバッテリーとを組み合わせることで、ＳＲＡＭに不揮発性メモリとしての機能を持たせる。 （もっと読む）

【課題】強誘電体膜と絶縁膜を積層し、その界面に電極を形成したＦＥＴ型強誘電体メモリにおいて、平坦な界面の形成が困難であり、また、清浄な界面状態を維持した状態での界面への電極の形成が困難であった。
【解決手段】上記課題を解決するために本発明は、強誘電体を格子整合した基板および電極上に成長する。さらに、強誘電体の上に酸化物半導体と電極を形成した構造とする。これにより、清浄かつ平坦な界面が形成されキャリア移動度が向上する。 （もっと読む）

【課題】動作信頼性が高くて高集積化が可能である不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】不揮発性メモリ素子は半導体基板１１０ａを含み、電荷保存層１２０は、半導体基板上１１０ａに提供され、例えばポリシリコン、金属、シリコン窒化膜、量子ドット、またはナノクリスタルを含むことができ、制御ゲート電極１４０は、電荷保存層１４０上に提供され、第１補助ゲート電極１３０ａと第２補助ゲート電極１３０ｂは、電荷保存層１４０の一側に離隔配置され、半導体基板１１０ａから絶縁される。この不揮発性メモリ素子によれば、メモリトランジスタ内部にソース及びドレイン領域が省略され、代わりに第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂが配され、不純物ドーピングによるソース及びドレイン領域より微細線幅に形成され、従って不揮発性メモリ素子の集積度向上に寄与できる。 （もっと読む）

半導体基板（102）の上にあるトンネル誘電体層（104）を含むメモリセル（100）が提供される。メモリセルは、トンネル誘電体層の上にある第一の部分（106）と、第一の部分からのびるナノロッドの形の第二の部分（116）とを持つ浮遊ゲートも含む。加えて、制御ゲート層（122）は、ゲート間誘電体層（120）によって浮遊ゲートから分離される。
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【課題】プログラム電圧を下げることを可能にするとともにストレス誘起リーク電流を低減することを可能にする。
【解決手段】半導体基板１と、半導体基板に離間して形成されたソース領域８ａおよびドレイン領域８ｂと、ソース領域とドレイン領域との間の半導体基板上に形成され、電子の捕獲サイトを有する第１の絶縁層３ｂ_１、捕獲サイトを有しない第２の絶縁層３ａ、および捕獲サイトを有する第３の絶縁層３ｂ_２の積層構造を備え、電子の捕獲サイトは、第１乃至第３の絶縁層の伝導帯準位エネルギーよりも低く、かつシリコンの伝導帯エネルギーよりも高い位置にある第１の絶縁膜３と、第１の絶縁膜上に形成された浮遊ゲート電極４と、浮遊ゲート電極上に形成された第２の絶縁膜５と、第２の絶縁膜上に形成された制御ゲート電極６と、を有するメモリ素子を備えている。 （もっと読む）

【課題】異なる垂直寸法のフィンを有するトリプル・ゲート・フィンＦＥＴおよびダブル・ゲート・フィン・ＦＥＴを含む半導体構造体と、半導体構造体の製造方法とを提供する。
【解決手段】垂直寸法を小さくすることが望まれる選ばれた半導体フィン１３’の底部部分３３にゲルマニウムを含む注入化学種が注入される。注入化学種を有する選ばれた半導体フィン１３’の底部部分３３は、注入化学種が存在しない半導体材料、すなわちその半導体フィンの上部部分２３と、注入化学種が存在しない他の半導体フィン１３との半導体材料に対して選択的にエッチングされる。従って、結果として、同じ半導体基板上に、完全な垂直寸法フィンを有しオン電流が高いＦｉｎＦＥＴと、垂直寸法が小さくなりオン電流が低いフィンＦＥＴとが得られる。注入化学種の深さを調節することによって、選ばれたフィンＦＥＴの中の半導体フィンの垂直寸法を調節することができる。 （もっと読む）

【課題】低電圧で駆動する強誘電体キャパシタの製造方法を提供する。
【解決手段】強誘電体素子１００の製造方法は、基体１０の上方にＴｉＡｌＮ膜１２、第１のイリジウム膜２２、酸化イリジウム膜２４、および白金膜２６を順に形成する工程と、ＰＺＴやＰＺＴＮやＳＢＴなどの強誘電体膜３０を成膜する工程と、オゾン、またはｐＫａ＞７であり金属元素を含まないアルコール類やアミン類等である有機液体を用いて、強誘電体膜３０の表面を洗浄する工程と、強誘電体膜３０を結晶化するための熱処理する工程と、強誘電体膜３０の上方に酸化イリジウム膜４４、及びイリジウム膜４６による金属層４０を成膜する工程と、を含む。 （もっと読む）

本発明は、少なくとも一のビット・データを記憶するメモリーセル（１０）に関する。当該メモリーセルは、少なくとも二つの電気的接続（４０、１３０）と、少なくとも一のポテンシャル井戸（２００）を有するバンド曲線（ＥＬ）を伴う半導体構造（１１）で構成されている。供給電圧（Ｕｓ＝Ｕｓｐｅｉｓ）を二つの電気的接続へ印加することによってポテンシャル井戸が電荷担体で帯電された状態が増大し、放電電圧（Ｕｓ＝Ｕｓｐｅｒｒ）を印加することによって減少するほか、維持電圧（Ｕｓ＝Ｕｂｅｉ）を印加することによってこの状態が維持されて、それぞれ帯電したポテンシャル井戸の状態がメモリーセルのビット・データ片を決定する。本発明によれば、この半導体構造が空間電荷ゾーン（Ｗｎ）を有しており、ポテンシャル井戸が半導体ヘテロ接合（８０）によって形成されている。この半導体ヘテロ接合と空間電荷ゾーンは、維持電圧が印加されている場合は空間電荷ゾーン内に、供給電圧が印加されている場合は空間電荷ゾーンの周縁もしくは外に、放電電圧が印加されている場合は空間電荷ゾーン内に、半導体ヘテロ接合が位置するように、空間的に相対的な配置がなされている。 （もっと読む）

【課題】残留分極値を向上させることのできる誘電体キャパシタを提供する。
【解決手段】本発明にかかる誘電体キャパシタ１００の製造方法は、基体１０の上方に第１の白金膜２６を形成する工程と、第１の白金膜に熱処理を施す工程と、第１の白金膜上に第２の白金膜２８を形成する工程と、第２の白金膜の上方に誘電体膜３０を形成する工程と、誘電体膜の上方に電極４０を形成する工程と、を含む。 （もっと読む）

【課題】低電圧で駆動する強誘電体キャパシタを提供する。
【解決手段】強誘電体キャパシタ１００は、白金膜２６を含む電極２０と、電極２０の上方に形成され、一般式Ａ（Ｂ_１−ＸＣ_Ｘ）Ｏ_３で表されるペロブスカイト型構造を有する酸化物からなるシード層２８と、シード層２８の上方に形成された強誘電体層３０とを含み、Ａは、Ｓｒ、Ｃａの少なくとも一方からなり、Ｂは、Ｔｉ、Ｚｒ、Ｈｆの少なくとも１からなり、Ｃは、Ｎｂ、Ｔａの少なくとも一方からなり、Ｘは、０＜Ｘ＜１の範囲である。 （もっと読む）

【課題】 バーズビーク酸化に関する問題を効果的に解決することが可能な半導体装置を提供する。
【解決手段】 半導体基板１上に形成されたトンネル絶縁膜２ａと、トンネル絶縁膜上に形成された浮遊ゲート電極３と、浮遊ゲート電極上に形成された電極間絶縁膜６と、電極間絶縁膜上に形成された制御ゲート電極７と、トンネル絶縁膜と浮遊ゲート電極との間に形成され、且つ浮遊ゲート電極のチャネル幅方向に平行な一対の側面の下端近傍に形成された一対の酸化膜８ａと、トンネル絶縁膜と浮遊ゲート電極との間に形成され、且つ一対の酸化膜の間に形成された窒化膜２ｃとを備える。 （もっと読む）