【課題】 ゲート電極の側壁部に電荷蓄積部を配置してなる不揮発性メモリセルにおいて、アライメントずれによる特性バラツキを抑制し、メモリセル面積の縮小化を図る。
【解決手段】 半導体基板２上に形成されたゲート絶縁膜５、ゲート絶縁膜５上に形成されたゲート電極６、ゲート電極６の行方向の両側壁部に形成された電荷蓄積部７、ゲート電極６と電荷蓄積部７の下方に位置するチャネル領域３、及び、チャネル領域３の行方向に両側の半導体基板２表面に埋め込み拡散層で形成された２つの拡散層領域４を備え、行方向に隣接する２つのメモリセルのゲート電極６が、２つの拡散層領域４と電荷蓄積部７の上方を通過して相互に接続して行方向に延伸するゲート電極配線６ａを形成し、２つの拡散層領域４がゲート電極配線６ａの下方に位置し、列方向に隣接する２つのメモリセルの各拡散層領域４が相互に接続して、列方向に延伸する埋め込み拡散配線４ａを形成する。 （もっと読む）

【課題】製造が容易であり、低電圧下で動作し、データ保持時間に優れた強誘電体メモリ装置及びその製造方法を提供する。本発明においてはシリコン基板１のチャネル領域（４）に対応する部分上に強誘電体層（６０）が形成される。この強誘電体層（６０）は、例えばＰＶＤＦなどの有機物よりなる。この有機物強誘電体層（６０）は１Ｖ以下の低電圧下で分極特性を示し、この分極特性は経時的に変動せず一定時間以上持続される。従って、低電圧下で動作が可能であり、また簡単な構造および製造方法をもって製造できる強誘電体メモリ装置が具現される。 （もっと読む）

スプリットゲート記憶装置には、第１ゲート誘電体に接触した第１ゲート電極と、第２ゲート誘電体に接触した第２ゲート電極とが含まれる。第１拡散領域は、半導体基板中に画成された溝（１０８）の一部の下に横たわり、第２拡散領域は、基板（１０２）の上部を占有する。第１ゲート誘電体（１１０）は、溝を内張りする。第１及び第２ゲート誘電体の内の１つには、一層の不連続記憶素子（ＤＳＥ）（１２０）が含まれ、第１及び第２ゲート電極の内の１つは、少なくとも部分的に溝内に配置される。一事例では、第１ゲート電極は制御ゲートであり、第１誘電体は一層のＤＳＥを含む。他の事例では、第１ゲート電極は選択ゲートであり、第２誘電体は一層のＤＳＥを含む。第２ゲート誘電体は基板の上面全体に横たわる。
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記憶セルは、トレンチを画成する半導体基板、トレンチの内側を覆う底部誘電体、及び底部誘電体上の電荷格納層を有している。電荷格納層は複数の不連続な記憶要素（ＤＳＥ）を含んでいる。制御ゲート及び頂部誘電体がＤＳＥを覆っている。記憶セルはトレンチの下にソース／ドレイン領域を有している。ＤＳＥはシリコンナノ結晶であってもよく、制御ゲートはポリシリコンであってもよい。制御ゲートは半導体基板の上面の下方までリセス化され、最も上側のＤＳＥは縦方向で制御ゲートの上面に揃えられている。記憶セルは、トレンチの側壁に隣接するシリコンナノ結晶に横方向で揃えられ、且つ最も上側のシリコンナノ結晶から基板の上面まで縦方向に延在している酸化物ギャップ構造を含んでいる。ＤＳＥ群は少なくとも２つのプログラム可能な注入領域を含んでいる。
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【課題】 誤読み出し頻度を少なくでき、かつデータ破壊の可能性も小さくできる半導体記憶装置のデータ書き込み方法を提供すること。
【解決手段】 第１メモリセルに隣接した少なくとも１個の第２メモリセルを有する半導体記憶装置のデータ書き込み方法であって、第１メモリセルへのデータ書き込みを行い、第１メモリセルのデータを第１の参照しきい値電圧によって第１の判定をし、第１の判定の結果、第１メモリセルのデータが未達の場合に、第１メモリセルへのデータ書き込み後に第１メモリセルへのデータ再書き込みを行い、第１メモリセルのデータ書き込みを行った後で、第２メモリセルへのデータ書き込みを行い、第１メモリセルのデータを第２の参照しきい値電圧によって第２の判定をし、第２の判定の結果、第１メモリセルのデータが未達の場合に、第２メモリセルへのデータ書き込み後に第１メモリセルへのデータ再書き込みを行う。第１の参照しきい値電圧と第２の参照しきい値電圧とは異なる。 （もっと読む）

薄膜トランジスタと、切り換え可能な抵抗器メモリ素子とを直列に備える書き換え可能な不揮発性メモリセルが教示される。切り換え可能な抵抗器メモリ素子は、第１の方向に印加されたセット電圧量を受けると抵抗を減少させ、第１の方向と逆の第２の方向に印加されたリセット電圧量を受けると抵抗を増加させる。好ましい実施形態において、メモリセルは、アレイ、好ましくは、複数のメモリレベルが単一の基板の上に形成されるモノリシックな三次元メモリアレイに形成される。好ましい実施形態において、薄膜トランジスタおよび切り換え可能な抵抗器メモリ素子は、互いに平行なデータ線と参照線との間に電気的に配置される。好ましくは、データ線および参照線に対して垂直に延びる選択線がトランジスタを制御する。
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【課題】 個々のメモリ素子の特性バラツキに起因する読み出し動作余裕の低減を抑制し、高信頼性で高性能な読み出し動作が可能な半導体記憶装置を提供する。
【解決手段】 第１メモリ機能部Ｌの電荷蓄積量によりドレインとソースの一方から他方に流れる第１ドレイン・ソース電流Ｉｄｓ１が変化し、第２メモリ機能部Ｒの電荷蓄積量によりドレインとソースの他方から一方に流れる第２ドレイン・ソース電流Ｉｄｓ２が変化するメモリトランジスタ２０と、第１ドレイン・ソース電流Ｉｄｓ１を流して得られる第１読み出し電圧と、第２ドレイン・ソース電流Ｉｄｓ２を流して得られる第２読み出し電圧を比較して、メモリトランジスタの記憶データを読み出す比較回路５５を備え、第１メモリ機能部Ｌと第２メモリ機能部Ｒの各電荷蓄積量が、第１メモリ機能部Ｌに書き込まれるデータと第２メモリ機能部Ｒに書き込まれるデータが相補な関係になるように調整されている。 （もっと読む）

構造変化を経ずに均一な薄膜を保持して、高速スイッチング動作が可能なメモリ素子及びその動作方法を提供する。その素子及び方法は、電子のエネルギー変化により急激に金属−絶縁体転移をする金属−絶縁体転移物質層にコンタクトさせられ、熱により融解されて転移物質層に導電性経路を形成する少なくとも２個の電極を備える。
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【課題】特性バラツキを改善でき、電流駆動能力を向上できる微細化に適した半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板と、前記半導体基板から突き出し、前記半導体基板上の幅が前記半導体基板中の幅よりも狭い素子分離と、前記素子分離に挟まれた半導体基板部分上に形成された半導体層と、前記半導体層に形成されたＭＯＳＦＥＴとを具備する。 （もっと読む）

【課題】 メモリセル領域がダミーセル領域を含む場合でも、メモリセル領域におけるデバイス特性の低下を抑制できる、不揮発性半導体メモリを備えた半導体装置を提供することである。
【解決手段】 半導体装置は、半導体基板１と、半導体基板１上に設けられたメモリセル領域１１０，１２０と、メモリセル１１０，１２０領域上に設けられたワードラインＷＬとを具備してなり、ワードラインＷＬ下のメモリセル領域１１０，１２０は、第１のゲート絶縁膜２およびその上に設けられた第１の浮遊ゲート電極４、ならびに、第１のゲート絶縁膜２とは厚さが異なる第２のゲート絶縁膜２’およびその上に設けられた第２の浮遊ゲート電極４を含むことを特徴とする。 （もっと読む）

本発明は、１セルごとに２ビットを有する再書き込み可能な不揮発性メモリセルについて開示する。メモリセルは、チャネルホットエレクトロン注入法により電荷を誘電体電荷記憶層内または電気的に分離された導電性ナノ結晶内に蓄積することにより動作するのが好ましい。好適な実施形態では、チャネル領域は波形形状を有し、２つの記憶領域間にさらなる分離を提供する。チャネル領域は堆積され、好ましくは、チャネル領域を多結晶ゲルマニウムまたはシリコン−ゲルマニウムから形成する。本発明のメモリセルをメモリアレイ内に形成することができる。好適な実施形態では、複数のメモリレベルが、単一基板上に積層されるように形成される。
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基板の上に形成された新規な不揮発性メモリセルにおいて、ダイオードが、可逆的な抵抗率切り換え材料、好ましくは、例えばＮｉ_x Ｏ_y ，Ｎｂ_x Ｏ_y ，Ｔｉ_x Ｏ_y ，Ｈｆ_x Ｏ_y ，Ａｌ_x Ｏ_y ，Ｍｇ_x Ｏ_y ，Ｃｏ_x Ｏ_y ，Ｃｒ_x Ｏ_y ，Ｖ_x Ｏ_y ，Ｚｎ_x Ｏ_y ，Ｚｒ_x Ｏ_y ，Ｂ_x Ｎ_y およびＡｌ_x Ｎ_y などの金属酸化物または窒化物と対にされている。好ましい実施形態において、ダイオードは、導体間に配置された垂直な柱として形成される。モノリシックな三次元メモリアレイを形成するために、複数のメモリレベルを積み重ねることが可能である。ある実施形態において、ダイオードは、ゲルマニウムまたは比較的低い温度で堆積および結晶化可能なゲルマニウム合金を備え、導体内でアルミニウムまたは銅を使用できる。本発明のメモリセルは、再書き込み可能なメモリセルまたは１回プログラム可能なメモリセルとして使用でき、２つ以上のデータ状態を記憶できる。
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【課題】 不揮発性半導体記憶装置の信頼性を向上することのできる技術を提供する。
【解決手段】 基板１の主面上に形成されたアシストゲートＡＧと、アシストゲートＡＧ上に絶縁膜１１を介して形成されたフローティングゲートＦＧと、フローティングゲートＦＧの一方の側壁側で絶縁膜１４を介すると共に、アシストゲートＡＧ上に絶縁膜１１を介して形成されたコントロールゲートＣＧとの３つのゲートを有してなる複数のメモリセルを備える。 （もっと読む）

ＳＲＡＭメモリ装置は改善された安定性を持ち２つの直列接続された装置からなりその装置の少なくとも１つは差分負性抵抗特性を表わすカルコゲニド装置である。２つの装置のうちの一方は他方の負荷として働く。スイッチが中間の入力ノードをバイアスしそのメモリ装置を２つの論理状態の間で切り替えるために設けられる。 （もっと読む）

【課題】 改善されたセル安定性及び性能を示すハイブリッド・バルクＳＯＩ ６Ｔ ＳＴＲＡＭセルを提供すること。
【解決手段】 本発明は、同じ結晶配向又は異なる結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含む基板と、バルク−Ｓｉ領域からＳＯＩ領域を分離する分離領域と、ＳＯＩ領域内に配置された少なくとも１つの第１デバイス及びバルク−Ｓｉ領域内に配置された少なくとも１つの第２デバイスとを含む、６Ｔ−ＳＲＡＭ半導体構造体を提供する。ＳＯＩ領域は、絶縁層の上にシリコン層を有する。バルク−Ｓｉ領域はさらに、第２デバイスの下にあるウェル領域と、浮遊体効果を安定化させる、ウェル領域へのコンタクトとを含む。ウェル・コンタクトはまた、バルク−Ｓｉ領域内のＦＥＴの閾値電圧を制御して、ＳＯＩ領域のＦＥＴ及びバルク−Ｓｉ領域のＦＥＴの組み合わせから構築されたＳＲＡＭセルのパワー及び性能を最適化するためにも用いられる。 （もっと読む）

【課題】 低い電圧でランダム・アクセス及びプログラムが可能な高密度ＳＯＮＯＳメモリ・セルを形成するための方法を提供する。
【解決手段】 本発明は、ランダムにアクセス可能なストレージ位置を持つ２トランジスタ・シリコン−酸化物−窒化物−酸化物−半導体（２−Ｔｒ ＳＯＮＯＳ）不揮発性メモリ・セル、及びこれを製造する方法を提供する。１つの実施形態においては、１μｍから２μｍのトレンチ深さを有するトレンチ構造内にセレクト・トランジスタが配置され、トレンチ構造に隣接する半導体基板の表面にメモリ・トランジスタが配置される、２−Ｔｒ ＳＯＮＯＳセルが提供される。別の実施形態においては、セレクト・トランジスタとメモリ・トランジスタのいずれも、上述の深さを有するトレンチ構造内に配置される、２−Ｔｒ ＳＯＮＯＳメモリ・セルが提供される。 （もっと読む）

【課題】半導体基板と半導体基板上に形成されたドープされた導電膜を含む半導体素子を提供する。
【解決手段】拡散バリヤ膜がドープされた導電膜上に形成される。拡散バリヤ膜は、非晶質半導体物質を含む。オーミックコンタクト膜が拡散バリヤ膜上に形成される。金属バリヤ膜がオーミックコンタクト膜上に形成される。金属膜が金属バリヤ膜上に形成される。これにより、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できて、多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。 （もっと読む）

【課題】リークパスの形成を防止できる半導体記憶装置を提供する。
【解決手段】入力保護回路は、Ｐ型半導体基板７１１と、そのＰ型半導体基板７１１の表面に形成されたＰ⁺型ウェル領域７２０と、Ｐ⁺型ウェル領域７２０と電気的に接続するとともにＰ⁺型ウェル領域７２０よりも深くなるようにＰ型半導体基板７１１の表面に形成されたＰ^-型ウェル領域７１３と、Ｐ^-型ウェル領域７１３を覆うようにＰ型半導体基板７１１の表面に形成されたＮ^-型ウェル領域７１４とを含んでいる。 （もっと読む）

【課題】量子ドット体として機能する微粒子の酸化がより確実に抑制された半導体装置およびその製造方法を提供する。
【解決手段】半導体装置２０は、半導体基板１と、半導体基板１上に設けられたトンネル絶縁膜３と、トンネル絶縁膜３上に間隔を空けて配置された酸化数が増加しない酸化物半導体からなる微粒子４と、トンネル絶縁膜３上に設けられ、微粒子４を埋め込むＳｉＯ₂からなる絶縁膜５と、絶縁膜５上に設けられたコントロールゲート６とを備えている。量子ドットとして機能する微粒子４が製造工程中あるいは製造後に酸化されて絶縁体となることがないので、半導体装置は歩留まり良く製造され、且つ信頼性が向上している。 （もっと読む）

【課題】 データの書込み／読出し時におけるメモリセルの動作速度が従来よりも速い、フルディプレッション型の半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、半導体基板１０と、半導体基板上に設けられた絶縁層２０と、絶縁層上に設けられ、該絶縁層によって半導体基板から電気的に絶縁された半導体層３０と、半導体層に形成された第１導電型のソース層９０と、半導体層に形成された第１導電型のドレイン層９１と、ソース層と前記ドレイン層との間の前記半導体層に形成され、電気的に浮遊状態であり、電荷を充放電することによってデータを記憶可能な第１導電型のボディ領域９９と、ボディ領域上に形成された第１のゲート絶縁膜５０と、第１のゲート絶縁膜上に形成された第１のゲート電極６０とを備え、少なくともデータを書き込みまたは読み出すときに、ボディ領域が完全空乏化する。 （もっと読む）