【課題】 より高性能なメモリセルおよび情報処理回路を実現する。
【解決手段】 本発明のメモリセルは、スピントランジスタ構造を用いてチャンネル１４中の核スピン１３に電子スピン１２を転写することによりメモリ情報を保持するようになっている。 （もっと読む）

【課題】 キャパシタ誘電体膜が劣化するのを防止することが可能な容量素子、半導体装置、及び容量素子の製造方法を提供すること。
【解決手段】 基材１０と、基材１０の上に形成された下地絶縁膜１１と、下地絶縁膜１１の上に下部電極１３、キャパシタ誘電体膜１４、及び上部電極１５を順に形成してなるキャパシタQと、上部電極１５上に形成され、キャパシタQの少なくとも一部を覆う下部保護絶縁膜１６ａと、下部保護絶縁膜１６ａの上に形成され、該下部保護絶縁膜１６ａよりもエネルギバンドギャップが広い上部保護絶縁膜１６ｂと、を有することを特徴とする容量素子による。 （もっと読む）

メモリ装置は、基板（１０５）に形成されるソース領域（３０５）およびドレイン領域（３１０）と、基板（１０５）においてソース領域（３０５）とドレイン領域（３１０）との間に形成されるチャネル領域（３１５）とを含んでもよい。メモリ装置は、さらに、チャネル領域（３１５）の上に形成され、第１の誘電率を有する第１の酸化物層（１１０）、および第１の酸化物層（１１０）の上に形成される電荷蓄積層（１１５）を含んでもよい。メモリ装置は、さらに、電荷蓄積層（１１５）の上に形成される第２の酸化物層（１２０）、第２の酸化物層（１２０）の上に形成され、第１の誘電率より大きい第２の誘電率を有する誘電材料の層（１２５）、および誘電材料の層（１２５）の上に形成されるゲート電極（１３０）を含んでもよい。電荷蓄積層は、誘電材料、例えば窒化物、またはポリシリコンフローティングゲートであり得る。層（１２５）の材料は、アルミニウム酸化物、ハフニウム酸化物、アルミン酸ハフニウムまたはケイ酸ハフニウムを含む。
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【課題】ゲート電極の側壁に電荷保持部を有する半導体記憶装置で、書き込み動作の速度を向上させるために電荷保持部をゲート絶縁膜とチャネル領域との界面よりも下に配置する構造では、読み出し電流経路が長くなることを抑制し、読み出しのアクセス時間を短くする。
【解決手段】ゲート電極に垂直な方向の断面において、凸部の段差を有する半導体基板の凸部両側底面であって電荷保持部の直下である領域が、活性領域上では、全てソース／ドレインである拡散層領域の一部である構造にした。さらに、ゲート電極の左右両端部下の基板の凸部側面をオフセット領域とする構造にした。このため、書き込み動作時の電荷注入効率が高いと言う特長を有したまま、従来の構造よりも読み出し電流量を多くすることができる。 （もっと読む）

相変化抵抗体デバイスは、相変化材料（ＰＣＭ）を有し、このＰＣＭによって、ＰＣＭ内部で相転移が起こり、接点電極とのインタフェースでは相転移が起きない。ＰＣＭの製造を容易にするために、細長いライン構造（２１０，２１５）を、その側面で導電性の電極部（２００，２４０）によって囲み、ＣＭＯＳのバックエンドプロセスで形成する。代替方法としては、電極なしで直接他の回路部分と結合してこのデバイスを形成するものがある。いずれの場合においても、ＰＣＭのラインは、スペーサをハードマスクとして利用して縮小した寸法で形成した、一定の直径または断面積を有する。第１の接点電極および第２の接点電極を、ＰＣＭの「一次元的な」層により電気的に接続する。ＰＣＭの一次元的な層と第１接点電極および第２接点電極との間の接触抵抗は、上述のラインの中心部分または中間部分の抵抗よりも低い。
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【課題】素子の微細化(高集積化)と信頼性の高い安定した高速メモリ動作ができ、２ビット以上の記憶保持ができる半導体記憶装置を提供する。
【解決手段】半導体基板１０上に第１,第２の拡散層領域１７,１８を形成し、その第１,第２の拡散層領域１７,１８を連結するようにチャネル形成領域３１を形成する。上記チャネル形成領域３１上にゲート絶縁膜１２を形成し、そのゲート絶縁膜１２上にゲート電極１３を形成する。また、上記ゲート絶縁膜１２およびゲート電極１３の両側の側壁に電荷保持体６１,６２を形成する。上記チャネル形成領域３１にカーボンナノチューブを用いる。 （もっと読む）

メモリ装置は、区別可能な双安定状態を振幅変調下で呈するメカニカル素子を備える。これらの状態は、所定周波数の駆動信号の適用によって、動的に双安定性となるか多安定性となる。ヒステリシス効果に関連した素子の固有共振は、区別可能な複数の状態を特定の周波数範囲に亘って生じる。共通コンタクト上に設けられた異なる周波数範囲に対応する多様な素子を持つ複数の装置は、改良された密度で形成される。これらの装置は、起磁式、容量式、圧電式及び／又は光学式方法によって励起され、そして読み取られる。これらの装置は、平面方位付けされるか面外方位付けされて、３次元メモリ構造を可能にする。ＤＣバイアスが、周波数応答をシフトして、素子の状態を弁別するための代替法を可能にすることに使用される。 （もっと読む）

【課題】 工程数の増加を伴うことなく、ＦＡＭＯＳにおける消去を実現する。
【解決手段】 素子分離絶縁膜２を介してＰ型不純物拡散層５ａ、５ｂと離間して配置されたＰ型不純物拡散層５ｃをＮ型半導体基板１に形成することにより、Ｎ型半導体基板１との間でＰＮ接合ダイオードを形成し、フローティングゲート４とＰ型不純物拡散層５ｃとを配線層７を介して電気的に接続し、Ｎ型半導体基板１を負の電位に設定し、フローティングゲート４に蓄積されたキャリアをＰ型不純物拡散層５ｃを介してＮ型半導体基板１側に引き抜くことにより、ＦＡＭＯＳの消去を実現する。 （もっと読む）

【課題】 簡単なメモリ構成を有し、製造コストが安い、不揮発性メモリを提供する。
【解決手段】 十字状パターンを有するホール素子３上に絶縁膜２を介して形成された磁性薄膜１からなる不揮発性メモリにおいて、磁性薄膜１を容易軸が前記十字状パターンの電圧出力方向に沿い、かつ前記十字状パターン上に形成し、磁性薄膜1は、矩形状の一軸異方性を有し、少なくともＣｏとＳｍとを含有するアモルファス合金からなる不揮発性メモリである。 （もっと読む）

【課題】 ゲートからソースへの漏洩電流を伴うことなく、しきい値電圧を可変させるとともに、素子面積の増大を抑制する。
【解決手段】 半導体基板１０１上には絶縁層１０２が形成され、絶縁層１０２上には半導体層１０３が形成され、さらに、半導体層１０３上には絶縁層１０４が形成され、絶縁層１０４上には半導体層１０５が形成され、半導体層１０５上には、ゲート絶縁膜１０６を介してゲート電極１０７が形成され、ゲート電極１０７の側方には、ソース層１０９およびドレイン層１１０が形成され、ゲート電極１０７は、配線層を介して半導体層１０３に接続されている。 （もっと読む）

【課題】 従来のデュアル・サリサイド処理における典型的な位置ずれの問題を克服する、新規なデュアル・サリサイド・プロセスを提供すること。
【解決手段】 相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを製作する方法であって、本方法は、第１のタイプの半導体デバイス（１３０）を収容するために半導体基板（１０２）の中に第１のウェル領域（１０３）を形成するステップと、第２の半導体デバイス（１４０）を収容するために半導体基板（１０２）の中に第２のウェル領域（１０４）を形成するステップと、第１のタイプの半導体デバイス（１３０）をマスク（１１４）で遮蔽するステップと、第２のタイプの半導体デバイス（１４０）の上に第１の金属層（１１８）を堆積させるステップと、第２のタイプの半導体デバイス（１４０）の上で第１のサリサイド形成を行うステップと、マスク（１１４）を除去するステップと、第１及び第２のタイプの半導体デバイス（１３０、１４０）の上に第２の金属層（１２３）を堆積させるステップと、第１のタイプの半導体（１３０）の上で第２のサリサイド形成を行うステップとを含む。本方法は、１つのパターン形成段階しか必要とせず、また、異なるデバイスの上に異なるシリサイド材料を形成するプロセスを単純化するため、パターンの重なりを排除することができる。 （もっと読む）

本発明にかかる積層体ユニットは、シリコン単結晶によって形成された支持基板と、支持基板上に、酸化シリコンによって形成されたバリア層と、異方性および導電性を有し、かつ、その上で、ビスマス層状化合物を含む誘電体材料をエピタキシャル成長させることができるＢｉ_２Ｓｒ_２ＣａＣｕ_２Ｏ_８で表わされる化学量論組成を有するＢＳＣＣＯによって形成され、ｃ軸方向に配向された電極層と、電極層上で、ＳｒＢｉ_４Ｔｉ_４Ｏ_１５で表わされる組成を有するビスマス層状化合物を含む誘電体材料をエピタキシャル成長させて形成され、ｃ軸方向に配向された誘電体層を備えている。
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【課題】半導体チップのソフトエラー免疫セル構造を提供する。
【解決手段】ディープＮウェル領域１０７中にメモリデバイスが形成される。メモリデバイスはメモリセルを含む。メモリセルは第１の記憶ノードおよび第２の記憶ノードを含む。メモリセルは、それぞれ第１の記憶ノードおよび第２の記憶ノードと電気的に結合された第１の抵抗および第２の抵抗を含む。メモリセルは、それぞれ第１の記憶ノードおよび第２の記憶ノードと電気的に結合された第１のキャパシタおよび第２のキャパシタを含む。ＩＬＤ層２１９はメモリデバイス上に形成される。ＩＬＤ層２１９は少なくともホウ素を含まない誘電体材料を含む。ＩＭＤ層２２１はＩＬＤ層２１９上に形成される。ＩＭＤ層２２１の誘電率は３より小さい。ポリイミド（Polyimide）層２４０はＩＭＤ層２２１上に形成される。ポリイミド層の厚みは２０μｍより小さい。 （もっと読む）

【課題】マルチビット不揮発性メモリセルを含む半導体素子及びその製造方法を提供する。
【解決手段】不揮発性半導体素子は、ソース及びドレーン領域がそれぞれ共有される複数のトランジスタを備える単位セルを含み、複数のトランジスタは、それぞれ少なくとも一つのコントロールゲートと少なくとも一つの電荷蓄積領域とを含み、各コントロールゲートは各トランジスタのスレッショルド電圧をシフトするための少なくとも一つのコントロール電圧に連結される。これにより、フラッシュＥＥＰＲＯＭの高集積化及びメガバイト当たり低コスト化を効果的に達成できる。 （もっと読む）

【課題】 強誘電体特性が良好であって、電極膜の剥離が生じにくい、強誘電体キャパシタ及びその製造方法、並びに強誘電体メモリ装置を提供することにある。
【解決手段】 強誘電体キャパシタの製造方法は、基体１０の上方に、下部電極２０、少なくとも１つの中間電極４０、上部電極６０が順に配置し、それぞれの電極同士の間に強誘電体膜３０，５０を設ける。中間電極４０の形成工程で、（ａ）強誘電体膜３０の上方に、スパッタ法によって第１の金属膜４１を形成し、（ｂ）第１の金属膜４１の上方に、蒸着法によって第２の金属膜４６を形成する。 （もっと読む）

この発明は、互いにスリットにより分離されている複数の浮遊ゲートを形成する方法、並びに、その浮遊ゲートを用いた半導体装置に関する。この発明は、各々が浮遊ゲート（３６）を有する複数半導体装置のアレイを基板（１０）上に製造する方法であって、最初に、基板（１０）内に複数絶縁領域（１４）を形成し、その後、隣接浮遊ゲート（３６）間に分離部が形成される位置において、複数絶縁領域（１４）上に浮遊ゲート分離部（３２）を形成し、浮遊ゲート分離部（３２）形成後、浮遊ゲート分離部（３２）の部分間において、基板（１０）上に複数浮遊ゲート（３６）を形成し、その後、隣接浮遊ゲート（３６）間にスリットを得るために浮遊ゲート分離部（３２）を除去する工程を備えた方法を提供する。この発明は、従来技術に対し、浮遊ゲート材料残留物が少なく、即ち、浮遊ゲート材料による隣接浮遊ゲート間の短絡が少ないという有利な点がある。さらに、従来スリット処理技術に比べてゲート特性が悪くならない。
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【課題】 良好な強誘電体特性が得られる電極膜、圧電素子、強誘電体キャパシタ及び半導体装置を提供することにある。
【解決手段】 電極膜は、基体の上方に形成される白金族金属を含み、ＣｕＫ_α線を用いたθ−２θ法によるＸ線回折において求められるピークに対応する回折角２θが、電極膜の熱処理後のピークに対応する回折角以上の大きさである。 （もっと読む）

【課題】 半導体素子及びその製造方法を提供する。
【解決手段】 本発明の一実施形態による半導体素子は、第１のジャンクション領域と第２のジャンクション領域とを有する半導体基板を含む。絶縁されたフローティングゲートは、基板上に形成され、第１のジャンクション領域と少なくとも一部重畳する。絶縁されたプログラムゲートは、フローティングゲート上に形成され、湾曲された上面を有する。半導体素子は、基板上に設けられてフローティングゲートと隣接し絶縁された消去ゲートをさらに含む。消去ゲートは、第２のジャンクション領域と一部重畳する。これにより、自己整列工程を通じて形成された消去ゲートを含み、写真エッチング工程によって製造された従来のＥＥＰＲＯＭと比較してセルサイズを縮めさせうる。 （もっと読む）

【課題】 単一のシリコンウェーハ中に形成した互いに異なる回路に多様な負性微分抵抗（ＮＤＲ）特性を付与できるように製造工程中または出荷後のフィールドでの通常動作中に最大電流対最小電流比（ＰＶＲ）値などの特性値を調整できるようにしたＮＤＲデバイスを提供する。
【解決手段】 互いに異なるＮＤＲモードを発現するように動作中に多様にＮＤＲ特性を変える過程を含むＮＤＲ素子の制御の方法を開示している。ＮＤＲ素子（シリコン利用のＮＤＲ ＦＥＴなど）に印加するバイアスの条件を変えることによって、最大電流対最小電流比（ＰＶＲ）値（またはそれ以外の特性）をＮＤＲ素子利用回路の所望の動作変化の実現のために動的に変えることができる。例えば、メモリ用または論理回路用では、動作電力の削減のために最小電流値を休止期間中に小さくすることができる。すなわち、適応型ＮＤＲ素子を慣用の半導体回路の中で有利に活用することができる。 （もっと読む）

この発明は、両面ＯＮＯフラッシュメモリセル（５００）におけるビットのレベルを決定するための技術（８００）に関する。この場合、両面ＯＮＯフラッシュメモリセルのビットの各々は複数のレベル（５４０、５４２、５４４）にプログラミング可能である。この発明の１つ以上の局面は、１つのビット上の電荷のレベルが相補ビット妨害として公知である他のビットに及ぼす恐れのある影響を考慮に入れている。相互コンダクタンスとして公知の測定基準が、より高い解像度および精度をもたらすようビットレベルを決定する際に用いられる。この態様では、この発明の１つ以上の局面に従ったビットレベルの決定により、偽のまたは誤った読出が軽減される。
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