【課題】 単一のシリコンウェーハ中に形成した互いに異なる回路に多様な負性微分抵抗（ＮＤＲ）特性を付与できるように製造工程中または出荷後のフィールドでの通常動作中に最大電流対最小電流比（ＰＶＲ）値などの特性値を調整できるようにしたＮＤＲデバイスを提供する。
【解決手段】 互いに異なるＮＤＲモードを発現するように動作中に多様にＮＤＲ特性を変える過程を含むＮＤＲ素子の制御の方法を開示している。ＮＤＲ素子（シリコン利用のＮＤＲ ＦＥＴなど）に印加するバイアスの条件を変えることによって、最大電流対最小電流比（ＰＶＲ）値（またはそれ以外の特性）をＮＤＲ素子利用回路の所望の動作変化の実現のために動的に変えることができる。例えば、メモリ用または論理回路用では、動作電力の削減のために最小電流値を休止期間中に小さくすることができる。すなわち、適応型ＮＤＲ素子を慣用の半導体回路の中で有利に活用することができる。 （もっと読む）

この発明は、両面ＯＮＯフラッシュメモリセル（５００）におけるビットのレベルを決定するための技術（８００）に関する。この場合、両面ＯＮＯフラッシュメモリセルのビットの各々は複数のレベル（５４０、５４２、５４４）にプログラミング可能である。この発明の１つ以上の局面は、１つのビット上の電荷のレベルが相補ビット妨害として公知である他のビットに及ぼす恐れのある影響を考慮に入れている。相互コンダクタンスとして公知の測定基準が、より高い解像度および精度をもたらすようビットレベルを決定する際に用いられる。この態様では、この発明の１つ以上の局面に従ったビットレベルの決定により、偽のまたは誤った読出が軽減される。
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本発明は、表面（２）を有する基板上に浮遊ゲート型半導体装置を製造する方法、及びそれによって製造した浮遊ゲート型半導体装置を提供する。本方法は、絶縁膜（４）、浮遊ゲート材料の第１の層（６）及び犠牲材料の層（８）を備えるスタックを基板表面に形成し、スタックを通って、基板（２）中に、少なくとも１つの分離領域（１８）を形成し、それによって浮遊ゲート材料の第１の層（６）が上表面及び側壁（２６）を有し、犠牲材料（８）を除去し、それによって分離領域（１８）及び浮遊ゲート材料の第１の層（６）の上表面によって画定される空所（２０）を残し、空所（２０）を浮遊ゲート材料の第２の層（２２）で充填し、それによって浮遊ゲート材料の第１の層（６）及び浮遊ゲート材料の第２の層（２２）が共に浮遊ゲート（２４）を形成する工程を備える。
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【課題】 キャパシタ誘電体膜の歪みの低減、比誘電率の増大、及びリーク電流の低減の全てを同時に実現することが可能な容量素子とその製造方法を提供すること。
【解決手段】 シリコン基板（基材）１と、シリコン基板１の上に形成された下地絶縁膜２と、下地絶縁膜２の上に下部電極４ａ、キャパシタ誘電体膜５ａ、及び上部電極６ａを順に形成してなるキャパシタＱとを有し、キャパシタ誘電体膜５ａが、(Ba_1-y,Sr_y)_mY_pTi_QO₃₊δ（０＜p/(p+m+Q)≦０．０１５、−０．５＜δ＜０．５）で表される材料により構成されることを特徴とする容量素子による。 （もっと読む）

【課題】 従来技術の問題およびその他の問題を解決するメモリセル構造のシステムを提供する。
【解決手段】 ＳＲＡＭデバイスは基板中のディープＮウェル領域中にあるＳＲＡＭセルを含む。ＳＲＡＭセル中のＰウェル領域は、ＳＲＡＭセルの６５％よりも少ないセル領域を占める。ＳＲＡＭセルは、セル領域の長辺と短辺との比率が１．８よりも大きい。ＳＲＡＭセル中の複数のＮＭＯＳトランジスタ中にある活性領域が占める総面積は、ＳＲＡＭセル領域の２５％よりも少ない。ＳＲＡＭセル中のプルアップトランジスタのチャネル幅とＳＲＡＭセル中のプルダウントランジスタのチャネル幅との比率は０．８よりも大きい。ＳＲＡＭセルは、ホウ素を含まない層間絶縁膜層と、誘電率が３よりも小さい金属間絶縁膜層と、厚みが２０ミクロンよりも小さいポリイミド層とをさらに含む。 （もっと読む）

【課題】スパッタ法により形成したペロブスカイト型酸化物高誘電体薄膜を用いた容量素子において、低リーク電流と高比誘電率の両立を可能とし、高品質の容量素子を提供する。
【解決手段】本発明の容量素子は、Ｔｉ膜１０３／Ｐｔ膜１０４からなる下部電極とＰｔ膜１０８からなる上部電極との間にＳｒＴｉＯ₃膜からなる容量誘電体膜を備えている。容量誘電体膜は２層に分かれており、主要部分はＳｒを過剰に含むＳｒＴｉＯ₃膜１０５で、上部電極側の層はＴｉを過剰に含むＳｒＴｉＯ₃膜１０７からなる。 （もっと読む）

【課題】 キャパシタ誘電体膜の劣化を防止してキャパシタを長寿命化させることができる電子装置、及びキャパシタへの電圧印加方法を提供すること。
【解決手段】 シリコン基板（基材）１と、シリコン基板１の上に形成された下地絶縁膜２と、下地絶縁膜２の上に下部電極４ａ、キャパシタ誘電体膜５ａ、及び上部電極６ａを順に形成してなるキャパシタＱと、下部電極４ａと上部電極６ａの少なくとも一方に両極性の波形を有する電圧を供給する電圧供給回路１２とを有し、この電圧の振幅が、５×１０⁵ｄ（Ｖ）（ｄ：上部電極６ａと下部電極４ａとの間隔（ｃｍ））以下であることを特徴とする電子装置による。 （もっと読む）

【課題】本発明は、信頼性の高く、且つしきい値電圧の変化量を高めることが可能な半導体不揮発性記憶素子を有する半導体装置の作製方法を提供する。また、信頼性の高い半導体不揮発性記憶素子を有する半導体装置を、大面積基板を用いて製造する方法を提供する。
【解決手段】本発明は、固溶限界を超えるシリコンを有する固溶体をターゲットとしてスパッタリングを行い、固溶体の主成分である金属元素の導電層と、シリコン粒子とからなる導電膜を成膜した後、金属元素の導電層を除去してシリコン粒子を露出する。また、当該シリコン粒子をフローティングゲート電極とする半導体不揮発性記憶素子を有する半導体装置を作製する。 （もっと読む）

【課題】増幅機能を有するスピントランジスタを提供すること。
【解決手段】スピントランジスタ１００は、半導体基板１０と、半導体基板１０上において第１方向に磁化された強磁性体で形成される第１導電層１２と、半導体基板１０上において第１方向とその第１方向に対して反平行の第２方向とのいずれか一方に磁化される強磁性体で形成された第２導電層１４と、第１導電層１２と第２導電層１４の間に位置し、第１導電層１２と第２導電層１４との間で電子スピンを導くチャネル部と、チャネル部の上方に位置するゲート電極４０と、第１導電層１２および第２導電層１４の少なくとも一方とチャネル部との間に位置するトンネルバリア膜１１ａ，１１ｂと、を備える。 （もっと読む）

メモリデバイス、及び関連する製造及び動作の方法を説明している。該メモリデバイスは、移動電荷キャリアを支持する基板(120)を具えている少なくとも１つのメモリユニットを含む。該基板表面上には絶縁部(130、132、134)が形成され、該絶縁部の両側に第１及び第２基板領域(122、124)を形成している。該第１及び第２基板領域は、絶縁部によって形成された細長チャネル(140)によって接続されている。メモリユニットは、前記第１及び第２領域間の所定の電位差でチャネルが第１及び第２領域間に第１のコンダクタンスを与える第１の状態と、前記所定の電位差でチャネルが第１及び第２領域間に第２の異なるコンダクタンスを与える第２の状態との間で切り換え可能である。メモリユニットを第１の状態に変更するため、前記メモリユニットの第１及び第２領域に第１の電位差を、そしてメモリユニットを第２の状態に変更するため第２の異なる電位差を印加するよう、書き込み回路(150)が構成されている。メモリユニットの状態を読み出すため、メモリユニットの第１及び第２領域に前記所定の電位差を印加するよう、読み出し回路(150)が構成されている。
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一実施形態において半導体デバイス（１０）は、半導体基板（２０）中に均一に注入された第１の導電型を有する高ドープ層（２６）を有し、基板（２０）の頂部表面と高ドープ層（２６）との間にはチャンネル領域（２８）が配置されている。別の実施形態では半導体デバイス（７０）は、カウンタドープされたチャンネル（８６）およびそのチャンネルの下のパンチスルー防止領域（７４）を有する。ゲートスタック（３２）を基板（２０）上に形成する。第２の導電型を有するソース（５２）およびドレイン（５４，５３）をその基に注入する。得られた不揮発性メモリーセルは、低い自然閾値電圧を与えることで、読取サイクル時の閾値電圧ドリフトを小さくする。さらに、第２の導電型を有し、ドレイン側に斜めで注入されたハロー領域（４６）を用いて、熱キャリア注入を支援することができ、それによってより高いプログラミング速度が可能となる。
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【構成】この発明は，一例示的実施形態では，基板上に形成され，基板をバイアスし，集積回路構造（たとえば，ＤＲＡＭメモリ・セル）の隣接する動作領域間を絶縁する絶縁ゲートを提供する。ゲート誘電体として，従来のゲート酸化物層ではなく，酸化アルミニウム（Ａｌ₂Ｏ₃）を用いて，トレンチ（溝）絶縁領域の下および近くに正孔過剰な蓄積領域を形成する。この発明の別の例示的実施形態は，シャロー・トレンチ（溝）絶縁（ＳＴＩ）領域の効果を高めるために絶縁領域内のライナとして利用される酸化アルミニウム層を提供する。これらの実施形態は，絶縁領域において一緒に用いることも可能である。 （もっと読む）

【課題】微細化が容易な半導体記憶装置を提供する。
【解決手段】半導体基板２１１上には、ゲート絶縁膜２１４を介して単一のゲート電極２１７を形成している。ゲート電極２１７の両側には、第１，第２のメモリ機能体２６１，２６２を形成している。半導体基板２１１のゲート電極２１７側の表面部にはＰ型のチャネル領域４７２を形成し、チャネル領域４７２の両側にＮ型の第１，第２の拡散領域２１２，２１３を形成している。チャネル領域４７２は、第１，第２のメモリ機能体２６１，２６２下に位置するオフセット領域４０１と、ゲート電極２１７下に位置するゲート電極下領域４０２とで構成されている。オフセット領域４０１にＰ型の導電型を与える不純物の濃度は、ゲート電極下領域４０２にＰ型の導電型を与える不純物の濃度に比べて実効的に薄くなっている。 （もっと読む）

一実施形態では、ナノクラスタ電荷蓄積デバイスを形成する方法が提供される。半導体装置（１０）の第１の領域（２６および３０）が１つまたは複数の非電荷蓄積デバイスを配置するために特定される。この半導体装置の第２の領域（２８）が１つまたは複数の電荷蓄積デバイスを配置するために特定される。この１つまたは複数の非電荷蓄積デバイスのゲート絶縁体として使用されるゲート酸化物（２２）がこの半導体装置の第１の領域（２６および３０）中に形成され、引き続きナノクラスタ電荷蓄積層がこの半導体装置の第２の領域（２８）中に形成される。
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【課題】本発明は、低コストで大量生産が可能である半導体装置及びその作製方法を提供する。また、非常に膜厚の薄い集積回路を用いた半導体装置、及びその作製方法を提供する。更には、低消費電力である半導体装置及びその作製方法を提供する。
【解決手段】本発明は、絶縁表面上に半導体不揮発性記憶素子トランジスタを有し、メモリトランジスタのフローティングゲート電極が、複数の導電性粒子又は半導体粒子で形成されていることを特徴とする半導体装置である。 （もっと読む）

本発明は、パンチスルーダイオード（Ｓ）と直列に接続されたプログラマブル抵抗器（ＰＲ）を有する電気デバイス（図６）に関する。本発明はまた、そのような電気デバイスの製造方法に関する。前記方法は、第１の導電型とは反対の第２の導電型の半導体材料からなる第２の層と第３の層との間に配置された、第１の導電型の半導体材料からなる第１の層を含む積層体を設けるステップと、プログラマブルな抵抗率を有する材料の層であって、半導体材料の第２および第３の層のうちの１つと電気的に接触している、プログラマブルな抵抗率を有する材料の層を設けるステップとを含む。
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本発明は、不揮発性メモリ装置及びそのような装置の製造方法を提供する。この装置は、浮遊ゲート（１６）と、制御ゲート（１９）と、分離した消去ゲート（１０）とを備える。消去ゲート（１０）は、基板（１）内に設けられた分離領域（２）中に、又はその上に設けられる。そのため消去ゲート（１０）は、セル・サイズを増加させない。消去ゲート（１０）と浮遊ゲート（１６）との間の容量は、制御ゲート（１９）と浮遊ゲート（１６）との間の容量に比べて小さく、消去ゲート（１０）と浮遊ゲート（１６）との間の酸化物層を介してファウラー・ノルドハイム・トンネルによって浮遊ゲート（１６）の帯電が消去される。
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【課題】 カーボン・ナノチューブ電界効果トランジスタと、カーボン・ナノチューブ電界効果トランジスタのアレイと、デバイス構造体とを製造するための方法、及び、該方法によって形成されたデバイス構造体のアレイを提供する。
【解決手段】 本方法は、ゲート電極層と、各々がソース／ドレイン・コンタクトと電気的に結合された触媒パッドとを含む積層構造体を形成することを含む。ゲート電極層は多数のゲート電極に分割され、少なくとも１つの半導体カーボン・ナノチューブが、化学気相堆積プロセスによって触媒パッドの各々の上に合成される。完成したデバイス構造体は、ゲート誘電体によって覆われた側壁を有するゲート電極と、該ゲート電極の該側壁に隣接する少なくとも１つの半導体カーボン・ナノチューブとを含む。ソース／ドレイン・コンタクトを半導体カーボン・ナノチューブの両端と電気的に結合することによって、デバイス構造体が完成する。多数のデバイス構造体は、メモリ回路又は論理回路のいずれかとして構成することができる。 （もっと読む）

本発明は、半導体本体（１）内に配置された半導体部品を記述したもので、前記半導体部品は、第１の導電型である少なくとも１つのソース領域（４）及び少なくとも１つのドレイン領域（５）を有し、ソース領域とドレイン領域の間に配置された第２の導電型である少なくとも１つの本体領域（８）を有し、絶縁層（９）により半導体本体から絶縁された少なくとも１つのゲート電極（１０）を有し、前記絶縁層（９）は好ましくは焼結された一体化量子ドット含有層である。本発明は更に、量子ドット含有誘電性懸濁液が半導体本体に塗布され、次に例えば焼結によって一体化される上記の半導体部品の作製方法を記述する。
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半導体装置１０のゲートカップリング比を増大させるため、超微細結晶等の個別素子２２が浮遊ゲート１６上に析出される。一実施形態において、個別素子２２は、蒸気相中で予め形成され、静電気力によって半導体装置１０に吸着される。一実施形態において、個別素子２２は、それらが吸着されるチャンバとは異なるチャンバ内で予め形成される。更に別の実施例において、同じチャンバが全ての析出工程に使用される。界面層１７は、必要に応じて、浮遊ゲート１６と個別素子２２との間に形成される。
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