トンネル層に量子ドットを有するトランジスタ
本発明は、半導体本体（１）内に配置された半導体部品を記述したもので、前記半導体部品は、第１の導電型である少なくとも１つのソース領域（４）及び少なくとも１つのドレイン領域（５）を有し、ソース領域とドレイン領域の間に配置された第２の導電型である少なくとも１つの本体領域（８）を有し、絶縁層（９）により半導体本体から絶縁された少なくとも１つのゲート電極（１０）を有し、前記絶縁層（９）は好ましくは焼結された一体化量子ドット含有層である。本発明は更に、量子ドット含有誘電性懸濁液が半導体本体に塗布され、次に例えば焼結によって一体化される上記の半導体部品の作製方法を記述する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１の導電型である少なくとも１つのソース領域及び少なくとも１つのドレイン領域を有し、ソース領域とドレイン領域の間に配置された第２の導電型である少なくとも１つの本体領域を有し、絶縁層により半導体本体から絶縁された少なくとも１つのゲート電極を有する、半導体本体内に配置された半導体部品に関する。本発明は半導体部品を作製する方法にも関する。
【背景技術】
【０００２】
トランジスタ機能を有する部品は広い範囲の実施形態で知られており、これら実施形態の１つは電界効果トランジスタ（ＦＥＴ）タイプである。電界効果トランジスタの場合、ソース領域及びドレイン領域に接触して配置された電気チャネル内の電荷キャリア濃度は、制御電極（ゲート電極）へ電圧を印加することにより変更される。制御電極はＰＮ接合（ＪＦＥＴ）によってか、絶縁層（一般にＳｉＯ２又は金属酸化皮膜）（ＭＯＳＦＥＴ）によってかのいずれかによりチャネルから絶縁されることがある。ＭＯＳＦＥＴの場合、導電チャネルトンネルは、ゲート電圧が上昇するにつれて、ゲート電極の誘電により生成される。電圧のタイプ、即ち正又は負電圧は、ＦＥＴのドーピングタイプに依存する。
【０００３】
不揮発性メモリに使用するためそれ自体大きな潜在力を有するいわゆる単一電子トランジスタの作製には多くの関心がある。ゲート酸化物に量子ドットを有するＭＯＳＦＥＴは、このような単一電子トランジスタである。電圧がゲート電極に印加されると、電子はゲート酸化物から量子ドットへトンネルし、それにより吸い上げられる（ｔａｋｅｎ ｕｐ）。量子ドットに吸い上げられる電子の数は、量子ドットの負の電荷、及び負に荷電された量子ドットと負に荷電された電子との間の結果として生じるクーロン反発力によって制限される。
【０００４】
保持時間即ち電荷がゲート酸化物の量子ドットに保存される時間は、電子がトンネルされるときに高いエネルギバリアを克服しなければならないので、このようなトランジスタでは極めて長い。これは、特に関心の高い不揮発性メモリでこれらのトランジスタを使用させている。エネルギバリアは、ゲート電極へ電圧を印加することにより下げられることがある。
【０００５】
米国特許第６５８６７８５号は、トランジスタの浮遊ゲートが、誘電体シェルに包囲された半導体ナノ粒子の層を含んでいるトランジスタを記載している。浮遊ゲートは、２つの酸化物層の間に配置され、そのうちの一方はトンネル酸化物である。ナノ粒子は真空技術を使用して作製され、堆積される。
【０００６】
このトランジスタの欠点は、真空技術を使用した作製が極めて複雑且つ費用がかかることである。トンネル酸化物層の作製は、しばしば更なる困難をもたらす。トンネル酸化物層は、薄すぎる場合には短絡を起こすので、薄すぎず従って導電性であってはならない。他方厚すぎてもならず、厚すぎると電子がトンネル酸化物層をトンネルすることができない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って本発明の目的は、作製が簡単で経済的な、絶縁層を有する改善された半導体部品を提供することである。
【課題を解決するための手段】
【０００８】
この目的は、第１の導電型である少なくとも１つのソース領域及び少なくとも１つのドレイン領域を有し、ソース領域とドレイン領域の間に配置された第２の導電型である少なくとも１つの本体領域（body zone）を有し、量子ドットを含む一体化層（consolidated layer）である絶縁層により半導体本体（semiconductor body）から絶縁された少なくとも１つのゲート電極を有する、半導体本体内に配置された半導体部品（semiconductor component）によって達成される。
【０００９】
本発明による半導体部品は、いかなる個別に配置された量子ドットも含まない一体化された絶縁層を使用し、対象の量子ドットが連続層に配置され、従ってこの層がより頑丈であるという利点を有する。
【００１０】
また本発明による半導体部品の場合には、トンネル酸化物層が追加される必要がない。これは半導体部品を作製する方法を単純化し、より少ない層しか半導体部品内に存在しないので、半導体部品が動作するときに層の界面に起こることがある接触問題の数を減少させる。
【００１１】
本発明による半導体部品の更なる利点は、量子ドットが湿式化学プロセスによって作製され、従って半導体部品の生産コストを低減できることである。
【００１２】
本発明は更に、第１の導電型である少なくとも１つのソース領域及び少なくとも１つのドレイン領域を有し、ソース領域とドレイン領域の間に配置された第２の導電型である少なくとも１つの本体領域を有し、量子ドットを含む一体化層により半導体本体から絶縁された少なくとも１つのゲート電極を有する、半導体本体内に配置された半導体部品を作製する方法に関し、この方法では、一体化された絶縁層は量子ドット包含懸濁液を半導体本体に塗布し、それを一体化することによって作製される。
【００１３】
絶縁層を作製するときに、有利にはナノ結晶材料の融点低下が利用される。この効果を利用することによって、絶縁層は低温Ｔで一体化され、一般にＴ＜３００℃である。
【００１４】
更なる有利な開発は、それぞれの特許請求の範囲の独立項から明らかになるであろう。
【００１５】
本発明は、図面に示された実施形態の実施例を参照して更に記載されるが、本発明はそれらに限定されない。
【発明を実施するための最良の形態】
【００１６】
図１はＭＯＳＦＥＴの構造の略図である。例えばシリコン、ＧａＡｓ、ＳｉＣ、ＧａＮ、又はＩｎＰの半導体本体１は第１表面（ウエハ表面）２及び第２表面（ウエハ裏面）３を備えている。高濃度のｎ型にドープされたソース領域４及びこれから離隔した高濃度のｎ型にドープされたドレイン領域５が第１表面２へ導入される。ＭＯＳＦＥＴのこの実施形態において、第１導電タイプは従ってｎ型の導電性であり、第２導電タイプはｐ型の導電性であり、ｎチャネルＭＯＳＦＥＴが得られる。原理的には、ｎ型及びｐ型のドーピングは逆転されることがあり、従ってｐチャネルＭＯＳＦＥＴが得られる。ホウ素が例えばｐ型導電性領域のドーピング原子として使用され、リン、ヒ素又はアンチモンが例えばｎ型導電性領域のドーピング原子として使用されてもよい。ソース領域４はソースメタライゼーション６（ソース電極）により導電的に接触され、ドレイン領域５はドレインメタライゼーション７（ドレイン電極）により導電的に接触される。ｐ型導電性本体領域８は、ソース領域４とドレイン領域５の間に配置される。第１表面２に配置された本体領域８の範囲のエリアには、絶縁層９により半導体本体１から絶縁されたゲート電極１０（制御電極）が配置されている。ゲート電極１０、ソース電極６及びドレイン電極７はそれぞれゲート端子Ｇ、ソース端子Ｓ及びドレイン端子Ｄに接続され、図１に示されていないパッシベーション層、例えば電界酸化物により、第１表面２で互いにある距離で外側が絶縁されている。絶縁層１１は、半導体部品の臨界域にも配置されている。ゲート電極１０、ソース電極６及びドレイン電極７は、例えばＡｌ、Ａｕ−Ｓｂ、Ｎｉ−Ｇｅ、Ａｕ−Ｎｉ−Ｇｅ、Ｎｉ−Ａｇ−Ｇｅ、Ｎｉ−Ｐｄ−Ｇｅ、Ｎｉ−Ｐｔ−Ｇｅ、Ｎｉ−Ｉｎ−Ｇｅ、Ｔｉ、Ａｌ−Ｔｉ、Ａｌ−Ｔｉ−Ａｌ、Ｎｉ、Ｔｉ−Ａｕ、又はＰｄ−Ａｕを材料として含んでいてもよい。各個々の場合で材料の選択は、それ自体、使用される半導体材料及びドーピングの型に依存する。
【００１７】
一体化絶縁層９は誘電体マトリックスに埋め込まれた量子ドットを含む。量子ドットは、例えばいわゆる複合半導体即ち周期律表の主群からの各種元素で構成された半導体を含む。半導体材料は、例えばＩＶ群材料、ＩＩＩ／Ｖ群材料、ＩＩ／ＶＩ群材料、Ｉ／ＶＩＩ群材料又はこれら半導体材料の１つ又は複数の組み合わせである。好ましくは量子ドットは、Ｓｉ、或いは例えばＣｄＳｅ、ＣｄＳ、ＣｄＴｅ、ＺｎＳ、ＨｇＳ、ＺｎＴｅ、ＺｎＳｅ、ＺｎＯなどのＩＩ／ＶＩ群材料、或いは例えばＩｎＰ、ＩｎＡｓ、ＩｎＮ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＧａＳｂ、ＡｌＡｓ又はＡｌＰなどのＩＩＩ／Ｖ群材料を含む。量子ドットは、ＴｉＯ２、ＰｂＳ又はその他の所望の材料を含む。
【００１８】
代替的に、量子ドットは、量子ドットが大きなバンドギャップの誘電体シェルによって包囲された半導体材料のコアを含むように構成されてもよい。誘電体シェルの材料は、例えばＳｉＯ２、Ａｌ２Ｏ３又はＹ２Ｏ３などの誘電体材料である。これら材料は大きなバンドギャップを示し、従って良好な絶縁性を有する。このような量子ドットは「コア／シェル量子ドット」としても知られている。コア／シェル構造の好ましい量子ドットは、例えばＴｉＯ２／ＳｉＯ２又はＺｎ／ＳｉＯ２である。
【００１９】
量子ドットの直径又はコア／シェル量子ドットのコア直径は使用される材料に依存し、好ましくは１〜１０ｎｍの間の大きさである。量子ドットの直径は、１〜５ｎｍの間であることが特に好ましいことがある。誘電体シェルの層の厚さも使用される材料に依存する。層の厚さは、それが大きい場合には電子がもはや誘電体マトリックスを通って、完成した一体化された絶縁層９の量子ドットへトンネルできないので大きすぎてはならない。層の厚さは、小さすぎると誘電体マトリックスが不十分に絶縁され、従って短絡をもたらすことがあるので、小さすぎてもならない。誘電体シェルの層厚は２．５ｎｍの範囲であることが好ましい。
【００２０】
この文脈において、一体化とは、粒子即ち量子ドットを集めて連続絶縁層９を形成する物理的方法を表している。これは、例えば熱、圧力、光への露出、化学反応又はこれら手段の組み合わせによって起こることがある。一体化プロセスは、熱によって行われることが特に好ましい。この方法は、絶縁層９の焼結を示すこともある。
【００２１】
量子ドットは、一般にコロイド化学合成により作製される。この方法では、反応相手、通常は金属含有化合物及び非金属含有化合物が有機溶液又は水に混合され、高温で反応させられる。
【００２２】
コア及び誘電体を含有した量子ドットを作製するために、まずコアが上記のように作製される。次に溶液が冷却され、誘電体シェルの１つ又は複数の前駆体が溶液に加えられる。
【００２３】
ＳｉＯ２の誘電体シェルの場合、まずコアが作製され、アルコール溶液に分散される。テトラエチルオルソシリケート（ＴＥＯＳ）を添加しｐＨ値を上昇させた後、ＳｉＯ２前駆体がコアに付着される。溶液を約４００℃の温度まで加熱することにより、ＳｉＯ２の完全なシェルが得られる。Ｙ２Ｏ３の誘電体シェルの場合、まずコアが上記のように作製される。次にＹ（ＮＯ３）３の水性溶液が（ＮＨ２）２ＣＯと混合され、コア含有溶液に添加される。この混合液を８０℃に加熱すると、Ｙ（ＯＨ）ＣＯ３がコアに徐々に付着され、次いで約６００℃の温度でＹ２Ｏ３に転化される。
【００２４】
沈殿反応中、量子ドットの表面に結合する錯体配位子（complexing ligand）が添加される。サイズの分布を改善するために、次いでサイズの分別（fractionation）が行われる。
【００２５】
錯体配位子は、一体化プロセス中、特に焼結中に残留物を残さず蒸発する有機配位子を含むことが好ましい。ピリジンが錯体配位子として使用されることが好ましい。代替的には、例えばヘキサデシルアミン（ＨＤＡ）、トリオクチルホスフィン酸化物（ＴＯＰＯ）及び／又はトリオクチルホスフィン（ＴＯＰ）など、他の錯体配位子がまず量子ドットの合成中に使用されることができる。一体化絶縁層９の作製前に、錯体配位子は、ピリジンでの反復洗浄によりピリジンと置き換えられる。
【００２６】
量子ドットのタイプに応じて、２つの異なる変形が一体化絶縁層９を作製するために使用される。
【００２７】
誘電体シェルを有する量子ドットに基づいて一体化絶縁層９を作製するために、安定化された量子ドット含有懸濁液が半導体本体１に塗布される。これは、例えば半導体本体１の懸濁液への反復浸漬、スピンコーティング、電気泳動又は沈殿により行われてもよい。
【００２８】
絶縁層９は次に不活性雰囲気中で３５０℃、好ましくは３００℃以下の温度で一体化される。一体化温度は、一体化プロセス中に過度の圧力が加えられれば下げられる。
【００２９】
一体化プロセス中に、シェルはコアよりも前に溶融し、シェルの材料も量子ドットのコアの間に広がる。冷却後、量子ドットが誘電体マトリックスに埋め込まれた連続一体化絶縁層９が得られる。この変形を用いると、誘電体マトリックスが量子ドットの誘電体シェルから作製される。
【００３０】
代替的に、誘電体材料の粒子の直径が量子ドット全体（シェルを含む）の粒子直径よりも小さい、安定化された量子ドット含有懸濁液へ誘電体材料の粒子が添加されるような一体化絶縁層９が得られることがある。絶縁層９は次に半導体本体１に塗布され、上記のように一体化される。一体化プロセス中に、誘電体材料は、ナノ結晶材料の融点低下の結果として、量子ドットの前に融解し、誘電体材料は量子ドットの間に一様に広がる。量子ドットが分布する誘電体材料の連続する膜を含む一体化絶縁層９が得られる。これらの変形において、量子ドットは絶縁シェル付きでも、絶縁シェルなしでも使用できる。誘電体材料の量は、電子が一体化絶縁層９の量子ドットへトンネルできるように選択される。誘電体材料は、好ましくはＳｉＯ２、Ａｌ２Ｏ３又はＹ２Ｏ３である。誘電体シェルの材料が誘電体粒子の材料と同一の場合、誘電体シェル付き量子ドットが追加的に好ましい。
【００３１】
半導体部品の作動時に、対応する電圧がゲート電極１０に印加され量子ドットにより蓄積されたとき、電子は本体領域８から一体化絶縁層９にトンネルする。誘電体シェル材料及び／又は誘電体粒子から形成される誘電体マトリックスは、量子ドットと本体領域８の間でトンネル酸化物として機能する。電荷（＝電子）は、本体領域８に面する縁部に配置された量子ドットによってのみ吸い上げられる。その上に配置された一体化絶縁層９の領域は、絶縁の働きをする。従って、往来技術による半導体部品と異なり、本発明による半導体部品においては、単一層即ち一体化絶縁層９のみが必要とされ、トンネル酸化物、量子ドット及び絶縁酸化物からなる層構造は必要ない。この半導体部品は付加的に更に、ゲート電極１０と一体化絶縁層９の間の酸化物層を備えることがあるが、時には作製するのが困難なトンネル酸化物層が除去されているので、この実施形態でもなお依然として従来技術に関して有利である。
【００３２】
この半導体部品自体は、知られている方法を使用して作製される。
【実施例１】
【００３３】
本発明による半導体部品を作製するために、まずｎ型導電性ソース領域４及びｎ型導電性ドレイン領域５が、ホウ素をドープしたシリコンの半導体本体へのリンのイオン注入によって作製された。０．５重量％のＣｕがドープされたＡｌのソース電極６及びドレイン電極７が、リソグラフィ法を使用して付着された。ＴｉＯ２／ＳｉＯ２量子ドット含有懸濁液が、不活性雰囲気中３００℃以下の温度でのスピンコーティング及び一体化により２つの電極４、５の間に塗布された。一体化絶縁層９は、ＳｉＯ２のマトリックスに埋め込まれた５ｎｍの直径を有するＴｉＯ２量子ドットを含んでいた。室温に冷却した後、Ａｌのゲート電極１０が絶縁層９に付着された。
【図面の簡単な説明】
【００３４】
【図１】ＭＯＳ電界効果トランジスタの構造の断面図である。
【技術分野】
【０００１】
本発明は、第１の導電型である少なくとも１つのソース領域及び少なくとも１つのドレイン領域を有し、ソース領域とドレイン領域の間に配置された第２の導電型である少なくとも１つの本体領域を有し、絶縁層により半導体本体から絶縁された少なくとも１つのゲート電極を有する、半導体本体内に配置された半導体部品に関する。本発明は半導体部品を作製する方法にも関する。
【背景技術】
【０００２】
トランジスタ機能を有する部品は広い範囲の実施形態で知られており、これら実施形態の１つは電界効果トランジスタ（ＦＥＴ）タイプである。電界効果トランジスタの場合、ソース領域及びドレイン領域に接触して配置された電気チャネル内の電荷キャリア濃度は、制御電極（ゲート電極）へ電圧を印加することにより変更される。制御電極はＰＮ接合（ＪＦＥＴ）によってか、絶縁層（一般にＳｉＯ２又は金属酸化皮膜）（ＭＯＳＦＥＴ）によってかのいずれかによりチャネルから絶縁されることがある。ＭＯＳＦＥＴの場合、導電チャネルトンネルは、ゲート電圧が上昇するにつれて、ゲート電極の誘電により生成される。電圧のタイプ、即ち正又は負電圧は、ＦＥＴのドーピングタイプに依存する。
【０００３】
不揮発性メモリに使用するためそれ自体大きな潜在力を有するいわゆる単一電子トランジスタの作製には多くの関心がある。ゲート酸化物に量子ドットを有するＭＯＳＦＥＴは、このような単一電子トランジスタである。電圧がゲート電極に印加されると、電子はゲート酸化物から量子ドットへトンネルし、それにより吸い上げられる（ｔａｋｅｎ ｕｐ）。量子ドットに吸い上げられる電子の数は、量子ドットの負の電荷、及び負に荷電された量子ドットと負に荷電された電子との間の結果として生じるクーロン反発力によって制限される。
【０００４】
保持時間即ち電荷がゲート酸化物の量子ドットに保存される時間は、電子がトンネルされるときに高いエネルギバリアを克服しなければならないので、このようなトランジスタでは極めて長い。これは、特に関心の高い不揮発性メモリでこれらのトランジスタを使用させている。エネルギバリアは、ゲート電極へ電圧を印加することにより下げられることがある。
【０００５】
米国特許第６５８６７８５号は、トランジスタの浮遊ゲートが、誘電体シェルに包囲された半導体ナノ粒子の層を含んでいるトランジスタを記載している。浮遊ゲートは、２つの酸化物層の間に配置され、そのうちの一方はトンネル酸化物である。ナノ粒子は真空技術を使用して作製され、堆積される。
【０００６】
このトランジスタの欠点は、真空技術を使用した作製が極めて複雑且つ費用がかかることである。トンネル酸化物層の作製は、しばしば更なる困難をもたらす。トンネル酸化物層は、薄すぎる場合には短絡を起こすので、薄すぎず従って導電性であってはならない。他方厚すぎてもならず、厚すぎると電子がトンネル酸化物層をトンネルすることができない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って本発明の目的は、作製が簡単で経済的な、絶縁層を有する改善された半導体部品を提供することである。
【課題を解決するための手段】
【０００８】
この目的は、第１の導電型である少なくとも１つのソース領域及び少なくとも１つのドレイン領域を有し、ソース領域とドレイン領域の間に配置された第２の導電型である少なくとも１つの本体領域（body zone）を有し、量子ドットを含む一体化層（consolidated layer）である絶縁層により半導体本体（semiconductor body）から絶縁された少なくとも１つのゲート電極を有する、半導体本体内に配置された半導体部品（semiconductor component）によって達成される。
【０００９】
本発明による半導体部品は、いかなる個別に配置された量子ドットも含まない一体化された絶縁層を使用し、対象の量子ドットが連続層に配置され、従ってこの層がより頑丈であるという利点を有する。
【００１０】
また本発明による半導体部品の場合には、トンネル酸化物層が追加される必要がない。これは半導体部品を作製する方法を単純化し、より少ない層しか半導体部品内に存在しないので、半導体部品が動作するときに層の界面に起こることがある接触問題の数を減少させる。
【００１１】
本発明による半導体部品の更なる利点は、量子ドットが湿式化学プロセスによって作製され、従って半導体部品の生産コストを低減できることである。
【００１２】
本発明は更に、第１の導電型である少なくとも１つのソース領域及び少なくとも１つのドレイン領域を有し、ソース領域とドレイン領域の間に配置された第２の導電型である少なくとも１つの本体領域を有し、量子ドットを含む一体化層により半導体本体から絶縁された少なくとも１つのゲート電極を有する、半導体本体内に配置された半導体部品を作製する方法に関し、この方法では、一体化された絶縁層は量子ドット包含懸濁液を半導体本体に塗布し、それを一体化することによって作製される。
【００１３】
絶縁層を作製するときに、有利にはナノ結晶材料の融点低下が利用される。この効果を利用することによって、絶縁層は低温Ｔで一体化され、一般にＴ＜３００℃である。
【００１４】
更なる有利な開発は、それぞれの特許請求の範囲の独立項から明らかになるであろう。
【００１５】
本発明は、図面に示された実施形態の実施例を参照して更に記載されるが、本発明はそれらに限定されない。
【発明を実施するための最良の形態】
【００１６】
図１はＭＯＳＦＥＴの構造の略図である。例えばシリコン、ＧａＡｓ、ＳｉＣ、ＧａＮ、又はＩｎＰの半導体本体１は第１表面（ウエハ表面）２及び第２表面（ウエハ裏面）３を備えている。高濃度のｎ型にドープされたソース領域４及びこれから離隔した高濃度のｎ型にドープされたドレイン領域５が第１表面２へ導入される。ＭＯＳＦＥＴのこの実施形態において、第１導電タイプは従ってｎ型の導電性であり、第２導電タイプはｐ型の導電性であり、ｎチャネルＭＯＳＦＥＴが得られる。原理的には、ｎ型及びｐ型のドーピングは逆転されることがあり、従ってｐチャネルＭＯＳＦＥＴが得られる。ホウ素が例えばｐ型導電性領域のドーピング原子として使用され、リン、ヒ素又はアンチモンが例えばｎ型導電性領域のドーピング原子として使用されてもよい。ソース領域４はソースメタライゼーション６（ソース電極）により導電的に接触され、ドレイン領域５はドレインメタライゼーション７（ドレイン電極）により導電的に接触される。ｐ型導電性本体領域８は、ソース領域４とドレイン領域５の間に配置される。第１表面２に配置された本体領域８の範囲のエリアには、絶縁層９により半導体本体１から絶縁されたゲート電極１０（制御電極）が配置されている。ゲート電極１０、ソース電極６及びドレイン電極７はそれぞれゲート端子Ｇ、ソース端子Ｓ及びドレイン端子Ｄに接続され、図１に示されていないパッシベーション層、例えば電界酸化物により、第１表面２で互いにある距離で外側が絶縁されている。絶縁層１１は、半導体部品の臨界域にも配置されている。ゲート電極１０、ソース電極６及びドレイン電極７は、例えばＡｌ、Ａｕ−Ｓｂ、Ｎｉ−Ｇｅ、Ａｕ−Ｎｉ−Ｇｅ、Ｎｉ−Ａｇ−Ｇｅ、Ｎｉ−Ｐｄ−Ｇｅ、Ｎｉ−Ｐｔ−Ｇｅ、Ｎｉ−Ｉｎ−Ｇｅ、Ｔｉ、Ａｌ−Ｔｉ、Ａｌ−Ｔｉ−Ａｌ、Ｎｉ、Ｔｉ−Ａｕ、又はＰｄ−Ａｕを材料として含んでいてもよい。各個々の場合で材料の選択は、それ自体、使用される半導体材料及びドーピングの型に依存する。
【００１７】
一体化絶縁層９は誘電体マトリックスに埋め込まれた量子ドットを含む。量子ドットは、例えばいわゆる複合半導体即ち周期律表の主群からの各種元素で構成された半導体を含む。半導体材料は、例えばＩＶ群材料、ＩＩＩ／Ｖ群材料、ＩＩ／ＶＩ群材料、Ｉ／ＶＩＩ群材料又はこれら半導体材料の１つ又は複数の組み合わせである。好ましくは量子ドットは、Ｓｉ、或いは例えばＣｄＳｅ、ＣｄＳ、ＣｄＴｅ、ＺｎＳ、ＨｇＳ、ＺｎＴｅ、ＺｎＳｅ、ＺｎＯなどのＩＩ／ＶＩ群材料、或いは例えばＩｎＰ、ＩｎＡｓ、ＩｎＮ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＧａＳｂ、ＡｌＡｓ又はＡｌＰなどのＩＩＩ／Ｖ群材料を含む。量子ドットは、ＴｉＯ２、ＰｂＳ又はその他の所望の材料を含む。
【００１８】
代替的に、量子ドットは、量子ドットが大きなバンドギャップの誘電体シェルによって包囲された半導体材料のコアを含むように構成されてもよい。誘電体シェルの材料は、例えばＳｉＯ２、Ａｌ２Ｏ３又はＹ２Ｏ３などの誘電体材料である。これら材料は大きなバンドギャップを示し、従って良好な絶縁性を有する。このような量子ドットは「コア／シェル量子ドット」としても知られている。コア／シェル構造の好ましい量子ドットは、例えばＴｉＯ２／ＳｉＯ２又はＺｎ／ＳｉＯ２である。
【００１９】
量子ドットの直径又はコア／シェル量子ドットのコア直径は使用される材料に依存し、好ましくは１〜１０ｎｍの間の大きさである。量子ドットの直径は、１〜５ｎｍの間であることが特に好ましいことがある。誘電体シェルの層の厚さも使用される材料に依存する。層の厚さは、それが大きい場合には電子がもはや誘電体マトリックスを通って、完成した一体化された絶縁層９の量子ドットへトンネルできないので大きすぎてはならない。層の厚さは、小さすぎると誘電体マトリックスが不十分に絶縁され、従って短絡をもたらすことがあるので、小さすぎてもならない。誘電体シェルの層厚は２．５ｎｍの範囲であることが好ましい。
【００２０】
この文脈において、一体化とは、粒子即ち量子ドットを集めて連続絶縁層９を形成する物理的方法を表している。これは、例えば熱、圧力、光への露出、化学反応又はこれら手段の組み合わせによって起こることがある。一体化プロセスは、熱によって行われることが特に好ましい。この方法は、絶縁層９の焼結を示すこともある。
【００２１】
量子ドットは、一般にコロイド化学合成により作製される。この方法では、反応相手、通常は金属含有化合物及び非金属含有化合物が有機溶液又は水に混合され、高温で反応させられる。
【００２２】
コア及び誘電体を含有した量子ドットを作製するために、まずコアが上記のように作製される。次に溶液が冷却され、誘電体シェルの１つ又は複数の前駆体が溶液に加えられる。
【００２３】
ＳｉＯ２の誘電体シェルの場合、まずコアが作製され、アルコール溶液に分散される。テトラエチルオルソシリケート（ＴＥＯＳ）を添加しｐＨ値を上昇させた後、ＳｉＯ２前駆体がコアに付着される。溶液を約４００℃の温度まで加熱することにより、ＳｉＯ２の完全なシェルが得られる。Ｙ２Ｏ３の誘電体シェルの場合、まずコアが上記のように作製される。次にＹ（ＮＯ３）３の水性溶液が（ＮＨ２）２ＣＯと混合され、コア含有溶液に添加される。この混合液を８０℃に加熱すると、Ｙ（ＯＨ）ＣＯ３がコアに徐々に付着され、次いで約６００℃の温度でＹ２Ｏ３に転化される。
【００２４】
沈殿反応中、量子ドットの表面に結合する錯体配位子（complexing ligand）が添加される。サイズの分布を改善するために、次いでサイズの分別（fractionation）が行われる。
【００２５】
錯体配位子は、一体化プロセス中、特に焼結中に残留物を残さず蒸発する有機配位子を含むことが好ましい。ピリジンが錯体配位子として使用されることが好ましい。代替的には、例えばヘキサデシルアミン（ＨＤＡ）、トリオクチルホスフィン酸化物（ＴＯＰＯ）及び／又はトリオクチルホスフィン（ＴＯＰ）など、他の錯体配位子がまず量子ドットの合成中に使用されることができる。一体化絶縁層９の作製前に、錯体配位子は、ピリジンでの反復洗浄によりピリジンと置き換えられる。
【００２６】
量子ドットのタイプに応じて、２つの異なる変形が一体化絶縁層９を作製するために使用される。
【００２７】
誘電体シェルを有する量子ドットに基づいて一体化絶縁層９を作製するために、安定化された量子ドット含有懸濁液が半導体本体１に塗布される。これは、例えば半導体本体１の懸濁液への反復浸漬、スピンコーティング、電気泳動又は沈殿により行われてもよい。
【００２８】
絶縁層９は次に不活性雰囲気中で３５０℃、好ましくは３００℃以下の温度で一体化される。一体化温度は、一体化プロセス中に過度の圧力が加えられれば下げられる。
【００２９】
一体化プロセス中に、シェルはコアよりも前に溶融し、シェルの材料も量子ドットのコアの間に広がる。冷却後、量子ドットが誘電体マトリックスに埋め込まれた連続一体化絶縁層９が得られる。この変形を用いると、誘電体マトリックスが量子ドットの誘電体シェルから作製される。
【００３０】
代替的に、誘電体材料の粒子の直径が量子ドット全体（シェルを含む）の粒子直径よりも小さい、安定化された量子ドット含有懸濁液へ誘電体材料の粒子が添加されるような一体化絶縁層９が得られることがある。絶縁層９は次に半導体本体１に塗布され、上記のように一体化される。一体化プロセス中に、誘電体材料は、ナノ結晶材料の融点低下の結果として、量子ドットの前に融解し、誘電体材料は量子ドットの間に一様に広がる。量子ドットが分布する誘電体材料の連続する膜を含む一体化絶縁層９が得られる。これらの変形において、量子ドットは絶縁シェル付きでも、絶縁シェルなしでも使用できる。誘電体材料の量は、電子が一体化絶縁層９の量子ドットへトンネルできるように選択される。誘電体材料は、好ましくはＳｉＯ２、Ａｌ２Ｏ３又はＹ２Ｏ３である。誘電体シェルの材料が誘電体粒子の材料と同一の場合、誘電体シェル付き量子ドットが追加的に好ましい。
【００３１】
半導体部品の作動時に、対応する電圧がゲート電極１０に印加され量子ドットにより蓄積されたとき、電子は本体領域８から一体化絶縁層９にトンネルする。誘電体シェル材料及び／又は誘電体粒子から形成される誘電体マトリックスは、量子ドットと本体領域８の間でトンネル酸化物として機能する。電荷（＝電子）は、本体領域８に面する縁部に配置された量子ドットによってのみ吸い上げられる。その上に配置された一体化絶縁層９の領域は、絶縁の働きをする。従って、往来技術による半導体部品と異なり、本発明による半導体部品においては、単一層即ち一体化絶縁層９のみが必要とされ、トンネル酸化物、量子ドット及び絶縁酸化物からなる層構造は必要ない。この半導体部品は付加的に更に、ゲート電極１０と一体化絶縁層９の間の酸化物層を備えることがあるが、時には作製するのが困難なトンネル酸化物層が除去されているので、この実施形態でもなお依然として従来技術に関して有利である。
【００３２】
この半導体部品自体は、知られている方法を使用して作製される。
【実施例１】
【００３３】
本発明による半導体部品を作製するために、まずｎ型導電性ソース領域４及びｎ型導電性ドレイン領域５が、ホウ素をドープしたシリコンの半導体本体へのリンのイオン注入によって作製された。０．５重量％のＣｕがドープされたＡｌのソース電極６及びドレイン電極７が、リソグラフィ法を使用して付着された。ＴｉＯ２／ＳｉＯ２量子ドット含有懸濁液が、不活性雰囲気中３００℃以下の温度でのスピンコーティング及び一体化により２つの電極４、５の間に塗布された。一体化絶縁層９は、ＳｉＯ２のマトリックスに埋め込まれた５ｎｍの直径を有するＴｉＯ２量子ドットを含んでいた。室温に冷却した後、Ａｌのゲート電極１０が絶縁層９に付着された。
【図面の簡単な説明】
【００３４】
【図１】ＭＯＳ電界効果トランジスタの構造の断面図である。
【特許請求の範囲】
【請求項１】
半導体本体内に配置された半導体部品であって、第１の導電型である少なくとも１つのソース領域及び少なくとも１つのドレイン領域を有し、ソース領域とドレイン領域の間に配置された第２の導電型である少なくとも１つの本体領域を有し、量子ドットを含む一体化層である絶縁層により前記半導体本体から絶縁された少なくとも１つのゲート電極を有する、半導体部品。
【請求項２】
前記一体化された絶縁層が誘電体材料のマトリックスに埋め込まれた量子ドットを含むことを特徴とする請求項１に記載の半導体部品。
【請求項３】
前記量子ドットが半導体材料を含むことを特徴とする請求項１に記載の半導体部品。
【請求項４】
前記一体化された絶縁層が焼結された層であることを特徴とする請求項１に記載の半導体部品。
【請求項５】
半導体本体内に配置された半導体部品を作製する方法であって、前記半導体部品は、第１の導電型である少なくとも１つのソース領域及び少なくとも１つのドレイン領域を有し、ソース領域とドレイン領域の間に配置された第２の導電型である少なくとも１つの本体領域を有し、量子ドットを含む一体化された絶縁層により半導体本体から絶縁された少なくとも１つのゲート電極を有するものであり、この方法において、前記一体化された絶縁層を、量子ドット包含懸濁液を前記半導体本体に塗布し、それを一体化することにより製造する、方法。
【請求項６】
前記絶縁層の一体化が焼結により行われることを特徴とする請求項５に記載の方法。
【請求項７】
前記懸濁液が誘電体材料の粒子を追加的に含み、前記誘電体材料の前記粒子の直径が前記量子ドットの直径よりも小さいことを特徴とする請求項５に記載の方法。
【請求項１】
半導体本体内に配置された半導体部品であって、第１の導電型である少なくとも１つのソース領域及び少なくとも１つのドレイン領域を有し、ソース領域とドレイン領域の間に配置された第２の導電型である少なくとも１つの本体領域を有し、量子ドットを含む一体化層である絶縁層により前記半導体本体から絶縁された少なくとも１つのゲート電極を有する、半導体部品。
【請求項２】
前記一体化された絶縁層が誘電体材料のマトリックスに埋め込まれた量子ドットを含むことを特徴とする請求項１に記載の半導体部品。
【請求項３】
前記量子ドットが半導体材料を含むことを特徴とする請求項１に記載の半導体部品。
【請求項４】
前記一体化された絶縁層が焼結された層であることを特徴とする請求項１に記載の半導体部品。
【請求項５】
半導体本体内に配置された半導体部品を作製する方法であって、前記半導体部品は、第１の導電型である少なくとも１つのソース領域及び少なくとも１つのドレイン領域を有し、ソース領域とドレイン領域の間に配置された第２の導電型である少なくとも１つの本体領域を有し、量子ドットを含む一体化された絶縁層により半導体本体から絶縁された少なくとも１つのゲート電極を有するものであり、この方法において、前記一体化された絶縁層を、量子ドット包含懸濁液を前記半導体本体に塗布し、それを一体化することにより製造する、方法。
【請求項６】
前記絶縁層の一体化が焼結により行われることを特徴とする請求項５に記載の方法。
【請求項７】
前記懸濁液が誘電体材料の粒子を追加的に含み、前記誘電体材料の前記粒子の直径が前記量子ドットの直径よりも小さいことを特徴とする請求項５に記載の方法。
【図１】
【公表番号】特表２００７−５１９２４０（Ｐ２００７−５１９２４０Ａ）
【公表日】平成１９年７月１２日（２００７．７．１２）
【国際特許分類】
【出願番号】特願２００６−５４８４４６（Ｐ２００６−５４８４４６）
【出願日】平成１６年１２月２２日（２００４．１２．２２）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５２９０５
【国際公開番号】ＷＯ２００５／０７６３６８
【国際公開日】平成１７年８月１８日（２００５．８．１８）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成１９年７月１２日（２００７．７．１２）
【国際特許分類】
【出願日】平成１６年１２月２２日（２００４．１２．２２）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５２９０５
【国際公開番号】ＷＯ２００５／０７６３６８
【国際公開日】平成１７年８月１８日（２００５．８．１８）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
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