本願はクロスバーメモリアレイを記載する。メモリアレイは、第１の材料からなる並列ナノワイヤの第１のアレイ、および第２の材料からなる並列ナノワイヤの第２のアレイを含む。第１のアレイおよび第２のアレイは互いにある角度で方向付けられる。アレイは、さらに、第１の材料からなるナノワイヤと第２の材料からなるナノワイヤとの間において２つのアレイの各交差部に配置される非結晶質シリコンからなる複数のナノ構造を含む。ナノ構造は第１の材料からなるナノワイヤおよび第２の材料からなるナノワイヤとともに抵抗メモリセルを形成する。
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フラッシュメモリデバイス及びフラッシュメモリデバイスを形成する方法を提供する。１つのバージョンでは、フラッシュメモリデバイスは、炭素、ホウ素、又は酸素を含むドーパントを有するドープト窒化シリコン層を含む。ドープト窒化シリコン層は、層中に発生する窒素ダングリングボンド及びシリコンダングリングボンドの数及び濃度を増大させ、不揮発性メモリデバイスのユニットセルの電荷保有能力及び電荷保持時間を増加させる。
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方法は、半導体基板（１２）上にゲート材料の第一層（１８）を形成すること、第一層上にハードマスク層（２０）を形成すること、開口（２２）を形成すること、ハードマスク層上と開口内とに電荷蓄積層（２４）を形成すること、電荷蓄積層上にゲート材料の第二層（２６）を形成すること、ハードマスク層を被覆している、第二層の一部と電荷蓄積層の一部とを除去することであって、第二層の第二部分が開口内に残存している、除去すること、ハードマスク層上と第二部分上とに、第一ビットセル及び第二ビットセルの両方を画定するパターン化されたマスク層（２８、３０、３２）を形成すること、パターン化されたマスク層を用いて第一ビットセル及び第二ビットセルを形成することを含み、第一ビットセル及び第二ビットセルはそれぞれ、第一層から形成された選択ゲート（３８、４０）と、第二層から形成された制御ゲート（３４、３６）とを含む。
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【課題】プログラム時にヒューズ素子の絶縁膜に金属原子が侵入するのを抑制する。
【解決手段】ヒューズ素子１１のＭＯＳトランジスタのシリサイド層４７ａ、４７ｂは、サイドウォール４９ａ、４９ｂからそれぞれ所定の間隔を隔てて不純物拡散層４６ａ、４６ｂ上に形成するとともに、シリサイド層４７ｄは、ゲート酸化膜４３上のゲート電極４４上を避けるようにしてゲート電極４４上のコンタクト領域に形成する。 （もっと読む）

【課題】記憶装置へのデータの書き込みまたは読み出しの際の誤動作が少なく、及び／または記憶素子の集積度の向上を図れるアンチヒューズ型の記憶装置を提供することを課題の１つとする。
【解決手段】複数のワード線と、複数のビット線と、複数のワード線のいずれか、及び複数のビット線のいずれか、の交差部に応じて設けられたメモリセルと、を有し、メモリセルは、ｐｉｎ型ダイオード及びアンチヒューズを有し、ｐｉｎ型ダイオードの陽極は、ビット線のいずれかに電気的に接続され、ｐｉｎ型ダイオードの陰極は、アンチヒューズの第１端子に電気的に接続され、アンチヒューズの第２端子は、ワード線のいずれかに電気的に接続され、アンチヒューズは、電極に挟持されたシリコン層及び絶縁層を有する。 （もっと読む）

【課題】電気的特性の優れた絶縁膜のプラズマ処理方法を提供する。
【解決手段】本発明に係るプラズマ処理方法の一形態は、絶縁膜が形成された基板を真空容器内に搬入する工程と、上記真空容器内に供給された処理ガスに３００ＭＨｚ以上２５００ＭＨｚ以下の周波数を有する高周波電力を供給することによりプラズマを生成し、上記プラズマにより、上記絶縁膜を改質する工程と、を含むプラズマ処理方法であって、上記処理ガスは、希ガスと酸素を含む混合ガス、または希ガスと窒素を含む混合ガスであり、上記プラズマは、上記処理ガスが希ガスと酸素を含む混合ガスの場合、上記酸素ガスの流量を１〜１０００ｓｃｃｍ、上記希ガスの流量を２００〜３０００ｓｃｃｍとして、上記処理ガスが希ガスと窒素を含むガスの場合、窒素ガスの流量を１０〜５００ｓｃｃｍ、上記希ガスの流量を２００〜３０００ｓｃｃｍとして生成される。 （もっと読む）

【課題】金属酸化物層の表面のアモルファス層を低減し、金属酸化物層の誘電率を向上させること。
【解決手段】金属酸化物の前駆体層を分解して金属酸化物層を形成する工程と、金属酸化物層にレーザを照射して前記金属酸化物層を結晶化する工程と、結晶化された金属酸化物層に対して、１０〜３００Ｈｚの間隔で、最初のパルスの照射フルエンスを６０〜１００ｍＪ／ｃｍ^２とし、最後のパルスの照射フルエンスを１０ｍＪ／ｃｍ^２以下とし、照射フルエンスの減少速度Ｖが−１５０≦Ｖ［ｍＪ／（ｃｍ^２ｍｉｎ）］＜０となるように、各パルスの照射フルエンスを減少させながらパルスレーザを照射する除冷工程と、を備える金属酸化物層の製造方法。 （もっと読む）

【課題】半導体基板上の凹部が逆テーパ形状やオーバーハング形状を有する場合においても、埋め込み性や膜質の劣化を抑制しつつ、埋め込み絶縁膜の応力を低減することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上にトレンチ５を形成し、熱ＣＶＤ法を用いることで、トレンチ５内の一部を埋め込む埋め込み絶縁膜６を半導体基板１上に成膜し、埋め込み絶縁膜６の成膜時よりも高い温度にて埋め込み絶縁膜６を熱処理した後、熱ＣＶＤ法を用いることで、トレンチ５内の一部を埋め込む埋め込み絶縁膜７を埋め込み絶縁膜６上に成膜し、埋め込み絶縁膜７の成膜時よりも高い温度にて埋め込み絶縁膜７を熱処理した後、熱ＣＶＤ法を用いることで、トレンチ５内を完全に埋め込む埋め込み絶縁膜を埋め込み絶縁膜７上に成膜し、埋め込み絶縁膜の成膜時よりも高い温度にて埋め込み絶縁膜を熱処理する。 （もっと読む）

半導体素子（１０）を半導体層内に、そして半導体層の上に形成する方法が実現される。トレンチ（１８，２０，２２）は、第１活性領域（２４，２６，２８，３０）に隣接して形成される。前記トレンチには、絶縁材料（３２，３４，３６）が充填される。マスクパターン（４８，５０，５２）を前記トレンチの中央部分の上に形成して、前記トレンチのうち、前記マスクパターンの第１側部と前記第１活性領域との間に位置する第１側部を露出させる。前記トレンチの前記第１側部を掘り込むエッチングを行なう工程によって、第１窪み（５４，５６，５８，６０）が前記トレンチに残る。第１エピタキシャル領域（６２，６６）を前記第１窪みに成長させて、前記第１活性領域を延長して前記第１窪みを包含することにより、第１拡幅活性領域を形成する。
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【課題】低電圧で書き込み、読み出しを行うことができる、消費電力の小さい安価な記憶素子と、その製造方法を提供する。
【解決手段】絶縁性基板１００上の第１の導電体１０１上に、０．１μｍ以上１０μｍ以下の大きさの導電性を有する粒子、溶媒及び樹脂を含む導電性ペースト１０２を配置し、溶媒を気化させて導電性ペースト１０２中に含まれる導電性を有する粒子１０３同士を接触させ、導電性ペースト１０２の導電性を向上させる。一方、第１の導電体１０１と導電性を有する粒子１０３の間には、薄い樹脂の層１０５が残存し、樹脂の層１０５は、電圧印加によって絶縁破壊させることが可能である。そのため、樹脂の層１０５は、メモリ層として機能させることが可能である。このように、メモリ層を有する第２の導電体１０６を形成することができる。 （もっと読む）

【課題】ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）ストッパ膜を終点検出膜として利用しつつ、ＣＭＰによる平坦化精度を向上させる半導体装置及びその製造方法の提供。
【解決手段】ゲート電極３ａ上にはシリサイド層７ａを形成するとともに、ゲート電極３ｂ上にはシリサイド防止膜４ｂを形成し、半導体基板１上の第１の領域においては、シリサイド防止膜４ｂが露出するように、犠牲膜１０、ＣＭＰストッパ膜９および層間絶縁膜８のＣＭＰを行い、第２の領域においては、ＣＭＰストッパ膜９が露出するように、犠牲膜１０のＣＭＰを行うことで、第１の領域Ｒ１および第２の領域Ｒ２を平坦化する。 （もっと読む）

【課題】高耐圧トランジスタのオフ時のリーク電流を抑制し、周辺回路内部の電圧を安定化することが可能な、ＮＡＮＤ型フラッシュメモリ等に適用される半導体記憶装置を提供する。
【解決手段】周辺回路領域ＰＲにおいて、シリコン基板１１の一部にシリコンよりバンドギャップの広いＳｉＣやＧａＮ等の半導体層１４が形成されている。メモリセル１３は、シリコン基板１１内に形成されている。周辺回路を構成するトランジスタ１５は半導体層１４内に形成されている。半導体層１４のバンドギャップは、シリコンのバンドギャップより広いため、トランジスタ１５がオフ状態において、トンネル電子が発生しない。このため、ＧＩＤＬの発生を抑制することができる。 （もっと読む）

半導体デバイスを製作する方法は、絶縁層（１０８）に取り囲まれた柱形半導体デバイスを形成するステップであって、絶縁層内のコンタクトホール（１１１）が半導体デバイスの上面を露出させるステップを含む。この方法はまた、絶縁層（１０８）上にシャドウマスク層（３０２）を形成するステップであって、シャドウマスク層（３０２）の一部分がコンタクトホール（１１１）の一部分に突出するステップと、導電層を形成するステップであって、導電層の第１の部分（３０４）がコンタクトホール内に露出する半導体デバイスの上面に位置し、導電層の第２の部分（３０６）がシャドウマスク層（３０２）上に位置するステップと、シャドウマスク層（３０２）と導電層の第２の部分（３０６）とを除去するステップと、を含む。
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スプリット・ゲート・メモリ・デバイス（１０）は、第１の仕事関数を有する選択ゲート（４６）を基板（１２）の第１の部分の上に有する。第２の仕事関数を有する制御ゲート（４４）は、第１の部分に隣接する基板の第２の部分の上にある。スプリット・ゲート・メモリ・デバイス（１０）の多数キャリアが電子であるとき、第１の仕事関数は第２の仕事関数よりも大きい。スプリット・ゲート・メモリ・デバイス（１０）の多数キャリアがホールであるとき、第１の仕事関数は第２の仕事関数よりも小さい。基板（１２）内の第１の電流電極（６２）および第２の電流電極（６４）は、制御ゲートおよび選択ゲートの下にあるチャネルによって分離される。制御ゲートおよび選択ゲートの異なる仕事関数は、デバイス性能を最適化するために各ゲートに対して異なる閾値電圧をもたらす。ｎチャネルデバイスでは、選択ゲートはｐ導電型であり、制御ゲートはｎ導電型である。
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【課題】自己整合でエッチング可能かつ製造方法の容易な光変調装置およびその製造方法を提供する。
【解決手段】下部電極２と、下部電極２上に配置される強誘電体膜３と、強誘電体膜３上に配置される上部電極４とを備えた強誘電体キャパシタを含む光変調装置であって、上部電極４が、強誘電体膜３のエッチングマスクとして強誘電体膜３と自己整合パターニングされた導電膜を含んでいることを特徴とし、さらに強誘電体キャパシタを駆動するための制御回路を半導体基板１０上に有するとともに、強誘電体キャパシタを、下部電極２と上部電極４間に印加する電界に応じて強誘電体膜３の屈折率が変化するファブリーペロー型の共振器６として機能させる。 （もっと読む）

【解決手段】
書き込みビット線（４５２）、読み出しビット線（４５４）、及び少なくとも１つのメモリセル（４１０）を含むメモリデバイス（３４０）が提供される。メモリセル（４１０）は、書き込みアクセストランジスタ（４７０）と、読み出しビット線（４５４）及び先の書き込みアクセストランジスタ（４７０）に結合される読み出しアクセストランジスタ（４８０）と、先の書き込みアクセストランジスタ（４７０）に結合されるゲート型横型サイリスタ（ＧＬＴ）デバイス（４６０）とを含む。その多くの特徴の中でも、メモリセル（４１０）は、読み出し及び書き込みビット線（４５４，４５２）を分離することによって読み出し動作中の読み出し障害を回避する。 （もっと読む）

【解決手段】
ゲート型横型サイリスタベースメモリデバイス（ｇｌｔｒａｍ）を製造するための方法が提供される。半導体層（４０６）内の第１の伝導性タイプの第１、第２、第３及び第４のウエル領域（４６３，４７１，４８６，４９３）を含む半導体層（４０６）が設けられる。第１のゲート構造（４６５／４０８）は第１のウエル領域（４６３）上にあり、第２のゲート構造（４７５／４０８）は第２のウエル領域（４７１）上にあり、第３のゲート構造（４８５／４０８）は第３のウエル領域（４８６）上にあり且つ第２のゲート構造（４７５／４０８）と一体であり、第４のゲート構造（４９５／４０８）は第４のウエル領域（４９３）上に配置される。第１のゲート構造（４６５／４０８）の第１の側壁（４１４）及び第２乃至第４のゲート構造（４７５／４０８，４８５／４０８，４９５／４０８）の側壁（４１２，４１３，４１６，４１７，４１８，４１９）に隣接して側壁スペーサ（４６９）が形成される。また、第１のウエル領域（４６３）の部分（４６８）及び第１のゲート構造（４６５／４０８）の部分を覆う絶縁スペーサブロック（４６７）が形成される。絶縁スペーサブロック（４６７）は第１のゲート構造（４６５／４０８）の第２の側壁（４１５）に隣接する。第１のゲート構造（４６５／４０８）に隣接して第１のソース領域（４７２）が形成され、第１及び第２のゲート構造（４６５／４０８，４７５／４０８）の間に共通ドレイン／カソード領域（４７４／４６４）が形成され、第３のゲート構造（４８５／４０８）に隣接して第２のソース領域（４８２）が形成され、第３及び第４のゲート構造（４８５／４０８，４９５／４０８）の間に共通ドレイン／ソース領域（４８４／４９２）が形成され、第４のゲート構造（４９５／４０８）に隣接してドレイン領域（４９４）が形成される。第１のゲート構造（４６５／４０８）に隣接する絶縁スペーサブロック（４６７）の下で第１のウエル領域（４６３）内に延在する第１のベース領域（４６８）が形成され、第１のベース領域（４６８）に隣接する第１のウエル領域（４６３）内に延在するアノード領域（４６６）が第１のウエル領域（４６３）内に形成される。 （もっと読む）

【課題】酸素バリア性と水素バリア性を有し、強誘電体キャパシタの構造が簡単で製造方法が容易な強誘電体メモリ装置およびその製造方法を提供する。
【解決手段】プラグ電極２４に接続された導電性バリア膜１と、導電性バリア膜１上に配置され、導電性バリア膜１を介してプラグ電極２４に接続された下部電極２と、下部電極２上に配置された強誘電体膜３と、強誘電体膜３上に配置された上部電極４と、上部電極４上に配置された導電性水素バリア膜５と、導電性水素バリア膜５上に配置され、導電性水素バリア膜５を介して上部電極４に接続されたＶＩＡ電極２６と、導電性水素バリア膜５上、および導電性バリア膜１，下部電極２、強誘電体膜３，上部電極４，および導電性水素バリア膜５の側壁上に配置された絶縁性水素バリア膜６とを備える。 （もっと読む）

【課題】メモリセル当たり２ビットを記憶可能な不揮発性半導体記憶装置を提供することを課題とする。
【解決手段】半導体基板の表面層に備えられたチャネル領域を挟む一対の不純物拡散領域と、チャネル領域上に備えられたゲート絶縁膜をチャネル長方向で挟む一対の電荷保持膜と、ゲート絶縁膜及び一対の電荷保持膜上に備えられた単一層からなるゲート電極とを含むメモリセルを、チャネル長方向及びチャネル幅方向のそれぞれに少なくとも２つずつ隣接して有し、チャネル長方向に隣接するメモリセル間の不純物拡散領域が、隣接するメモリセルで共有され、チャネル長方向に隣接するメモリセルのゲート電極上に、チャネル長方向に隣接するメモリセルで共有されるワード線を備え、一対の不純物拡散領域が、チャネル幅方向で隣接するメモリセルにおいてそれぞれビット線として共有された不揮発性半導体記憶装置により上記課題を解決する。 （もっと読む）

【課題】トランジスタを絶縁破壊させることなく、記憶素子において確実にデータの書き込みを行うことを課題とする。
【解決手段】半導体記憶装置は、電位制御回路１００と、ゲート端子、ソース端子、及びドレイン端子を有するトランジスタ１０１と、電位供給端子１０２と、第１端子及び第２端子を有する記憶素子１０３と、を有する。データ書き込み時において、記憶素子１０３の第２端子には負電位が与えられる。また、トランジスタ１０１のゲート端子とソース端子の電位差が、トランジスタ１０１の閾値電圧以上であり、且つトランジスタ１０１の絶縁耐圧以下である。また、記憶素子１０３の第１端子と第２端子の電位差が、トランジスタ１０１の絶縁耐圧より高く、且つ記憶素子１０３の書き込みに必要な電圧以上である。 （もっと読む）