半導体装置および半導体装置の製造方法
【課題】ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）ストッパ膜を終点検出膜として利用しつつ、ＣＭＰによる平坦化精度を向上させる半導体装置及びその製造方法の提供。
【解決手段】ゲート電極３ａ上にはシリサイド層７ａを形成するとともに、ゲート電極３ｂ上にはシリサイド防止膜４ｂを形成し、半導体基板１上の第１の領域においては、シリサイド防止膜４ｂが露出するように、犠牲膜１０、ＣＭＰストッパ膜９および層間絶縁膜８のＣＭＰを行い、第２の領域においては、ＣＭＰストッパ膜９が露出するように、犠牲膜１０のＣＭＰを行うことで、第１の領域Ｒ１および第２の領域Ｒ２を平坦化する。
【解決手段】ゲート電極３ａ上にはシリサイド層７ａを形成するとともに、ゲート電極３ｂ上にはシリサイド防止膜４ｂを形成し、半導体基板１上の第１の領域においては、シリサイド防止膜４ｂが露出するように、犠牲膜１０、ＣＭＰストッパ膜９および層間絶縁膜８のＣＭＰを行い、第２の領域においては、ＣＭＰストッパ膜９が露出するように、犠牲膜１０のＣＭＰを行うことで、第１の領域Ｒ１および第２の領域Ｒ２を平坦化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌｉｓｈｉｎｇ）による半導体装置の平坦化方法に適用して好適なものである。
【背景技術】
【０００２】
半導体装置では、駆動用トランジスタ、メモリセル、抵抗素子および容量素子などの様々の種類の半導体素子を１個の半導体チップ上に集積したものがある。このような半導体チップでは、各半導体素子に用いられる膜の積層構造が異なっていることから、これらの半導体素子の形成面に段差や凹凸が発生する。例えば、ＭＯＮＯＳ（金属／シリコン酸化膜／窒化シリコン膜／シリコン酸化膜／半導体）構造を採用した不揮発性半導体記憶装置では、メモリセルはＭＯＮＯＳ構造が用いられるのに対し、周辺回路はＭＯＳ構造が用いられる（特許文献１）。このため、メモリセルと周辺回路とでゲート電極が別工程で形成され、ゲート電極の高さが異なることから、メモリセルと周辺回路との境界で段差が発生する。
【０００３】
このような段差を解消するために、高さが異なるゲート電極を形成した後、ＣＭＰストッパ膜を介して犠牲膜を形成し、ＣＭＰストッパ膜を終点検出膜として犠牲膜のＣＭＰを行う方法が一般的に用いられている。
【０００４】
しかしながら、従来のＣＭＰでは、下地の段差に跨るように形成されたＣＭＰストッパ膜が終点検出膜として用いられるため、ＣＭＰによる平坦化面にも下地の段差が引きずられるようになり、その平坦化面上でのフォトリソグラフィーマージンの低下を招くという問題があった。
【０００５】
【特許文献１】特開２００５−１１６５５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、ＣＭＰストッパ膜を終点検出膜として利用しつつ、ＣＭＰによる平坦化精度を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様によれば、第１の領域および第２の領域を有する半導体基板と、前記第１の領域の前記半導体基板上に形成された第１のゲート絶縁膜と、前記第２の領域の前記半導体基板上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に形成され、前記第１のゲート電極の側壁と面一な側壁を有する第１のＣＭＰストッパ膜と、前記第２のゲート絶縁膜上に形成され、前記半導体基板からの高さが前記第１のＣＭＰストッパ膜の上面の高さより低く形成された第２のゲート電極と、前記第２の領域の前記第２のゲート電極上に、前記第２のゲート電極の幅より幅広に形成され、前記半導体基板からの上面の高さが前記第１のＣＭＰストッパ膜の上面の高さと一致するよう形成された第２のＣＭＰストッパ膜と、前記第１のＣＭＰストッパ膜の上面上および前記第２のＣＭＰストッパ膜の上面上に形成された層間絶縁層とを備えることを特徴とする半導体装置を提供する。
【０００８】
また、本発明の一態様によれば、半導体基板上の第１の領域に第１のゲート絶縁膜を介して多結晶シリコン膜からなる第１のゲート電極および第１のキャップ絶縁膜を形成し、前記半導体基板の第２の領域に第２のゲート絶縁膜を介して多結晶シリコン膜からなる第２のゲート電極および第２のキャップ絶縁膜を形成する工程と、前記第１および第２キャップ絶縁膜上に、前記第１および第２のゲート電極を埋め込むように第１の層間絶縁膜を形成する工程と、前記第１および第２キャップ絶縁膜をストッパ膜として、前記第１の層間絶縁膜の上面を平坦化する工程と、前記第２のキャップ絶縁膜を除去し、前記第２のゲート電極をシリサイド化する工程と、前記シリサイド化された前記第２のゲート電極上および前記第１のキャップ絶縁膜上にＣＭＰストッパ膜を形成する工程であって、前記第２の領域の前記ＣＭＰストッパ膜の上面の高さが前記第１のキャップ絶縁膜の表面の高さと一致するようＣＭＰストッパ膜を形成する工程と、前記第１の領域においては前記第１のキャップ絶縁膜をストッパとし、前記第２の領域においては前記ＣＭＰストッパ膜をストッパとして前記第１の領域の前記ＣＭＰストッパ膜を除去する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
以上説明したように、本発明によれば、ＣＭＰストッパ膜を終点検出膜として利用しつつ、ＣＭＰによる平坦化精度を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
【００１１】
図１〜図５は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図１において、半導体基板１上の第１の領域Ｒ１および第２の領域Ｒ２には、ゲート絶縁膜２ａ、２ｂがそれぞれ形成され、ゲート絶縁膜２ａ、２ｂ上には、ゲート電極３ａ、３ｂがそれぞれ形成されている。なお、半導体基板１の材質はＳｉに限定されることなく、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から選択するようにしてもよい。また、半導体基板１としては、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いるようにしてもよい。
【００１２】
また、ゲート絶縁膜２ａ、２ｂの材質としては、例えば、シリコン酸化膜を用いることができる。この場合、例えば、ゲート電極３ａは、電界効果トランジスタのゲートとして用いることができ、ゲート電極３ｂは、抵抗素子として用いることができる。あるいは、第２の領域Ｒ２にＭＯＮＯＳメモリセルを形成し、第１の領域Ｒ１に周辺回路を形成する場合、ゲート絶縁膜２ａとして、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜）を形成し、ゲート絶縁膜２ｂとしてシリコン酸化膜を形成するようにしてもよい。また、ゲート電極３ａ、３ｂの材質としては、例えば、多結晶シリコンを用いることができる。
【００１３】
そして、ゲート電極３ａ、３ｂ上には、シリサイド防止膜（キャップ絶縁膜）４ａ、４ｂがそれぞれ形成され、ゲート電極３ａ、３ｂの側壁には、サイドウォール５ａ、５ｂそれぞれ形成されている。なお、シリサイド防止膜４ａ、４ｂの材質としては、例えば、シリコン窒化膜やシリコン酸化膜などを用いることができる。また、サイドウォール５ａ、５ｂとしては、例えば、シリコン酸化膜あるいはＰＳＧ膜やＢＰＳＧ膜を用いることができる。
【００１４】
そして、ＣＶＤなどの方法を用いることで、シリサイド防止膜４ａ、４ｂ上に層間絶縁膜６を形成する。そして、ＣＭＰなどの方法を用いることで、層間絶縁膜６を平坦化し、シリサイド防止膜４ａ、４ｂの表面を露出させる。
【００１５】
次に、図２に示すように、第１の領域Ｒ１を覆うとともに、第２の領域Ｒ２を露出させるレジストパターンを形成する、そして、このレジストパターンをエッチングマスクとして、第２の領域Ｒ２のエッチングを行うことにより、第２の領域Ｒ２のシリサイド防止膜４ａを除去し、ゲート電極３ａの表面を露出させる。ここで、第２の領域Ｒ２のシリサイド防止膜４ａを除去する際に、第２の領域Ｒ２の層間絶縁膜６もエッチングされ、第１の領域Ｒ１と第２の領域Ｒ２との境界において層間絶縁膜６に段差Ｄが形成される。
【００１６】
そして、第１の領域Ｒ１を覆うレジストパターンを除去した後、スパッタや蒸着などの方法を用いることで、シリサイド形成用の金属膜（図示せず）をゲート電極３ａ上に形成する。なお、シリサイド形成用の金属膜としては、例えば、Ｎｉ、Ｃｏ、Ｗ、Ｍｏなどを用いることができる。
【００１７】
そして、シリサイド形成用の金属膜が形成された半導体基板１の熱処理を行うことにより、シリサイド形成用の金属膜をその下地の多結晶シリコンと反応させ、ゲート電極３ａの上層にシリサイド層７ａを形成する。そして、ゲート電極３ａの上層にシリサイド層７ａが形成されると、未反応の金属膜を半導体基板１上から除去する。
【００１８】
次に、図３に示すように、ＣＶＤなどの方法を用いることで、層間絶縁膜８、ＣＭＰストッパ膜９および犠牲膜１０を、シリサイド防止膜４ｂおよびシリサイド層７ａ上に順次積層する。なお、層間絶縁膜８および犠牲膜１０としては、例えば、シリコン酸化膜などを用いることができ、ＣＭＰストッパ膜９としては、例えば、シリコン窒化膜などを用いることができる。また、層間絶縁膜８およびＣＭＰストッパ膜９の膜厚は、ＣＭＰストッパ膜９の表面の高さが、シリサイド防止膜４ｂの表面の高さに実質的に一致するように設定する。
【００１９】
次に、図４に示すように、第１の領域Ｒ１においては、シリサイド防止膜４ｂが露出するように、犠牲膜１０、ＣＭＰストッパ膜９および層間絶縁膜８のＣＭＰを行い、第２の領域Ｒ２においては、ＣＭＰストッパ膜９が露出するように、犠牲膜１０のＣＭＰを行うことで、第１の領域Ｒ１および第２の領域Ｒ２を平坦化する。
【００２０】
次に、図５に示すように、ＣＶＤなどの方法を用いることで、シリサイド防止膜４ｂ上およびＣＭＰストッパ膜９上に層間絶縁膜１１を形成する。なお、層間絶縁膜１１の材質としては、例えば、シリコン酸化膜を用いることができる。そして、フォトリソグラフィー技術およびドライエッチング技術を用いてシリサイド防止膜４ｂ、層間絶縁膜８、ＣＭＰストッパ膜９および層間絶縁膜１１をパターニングすることで、シリサイド層７ａおよびゲート電極３ｂを露出させる開口部を形成し、その開口部内に埋め込み電極１２ａ、１２ｂを形成する。そして、埋め込み電極１２ａ、１２ｂにそれぞれ接続された配線１３ａ、１３を層間絶縁膜１１上に形成する。
【００２１】
ここで、シリサイド防止膜４ｂおよびＣＭＰストッパ膜９を終点検出膜として用いることで、層間絶縁膜６の段差に対応した段差がＣＭＰストッパ膜９に形成される場合においても、第１の領域Ｒ１および第２の領域Ｒ２の平坦化面に下地の段差が引きずられるのを防止することができる。このため、ＣＭＰ後に第１の領域Ｒ１および第２の領域Ｒ２に形成される層間絶縁膜１１の平坦性を確保することが可能となり、フォトリソグラフィーマージンの低下を抑制することが可能となることから、埋め込み電極１２ａ、１２ｂや配線１３ａ、１３の微細化に支障をきたすのを防止することができる。
【００２２】
なお、上述した実施形態では、第１の領域Ｒ１のＣＭＰストッパ膜としてシリサイド防止膜４ｂを用いる方法について説明したが、第１の領域Ｒ１のＣＭＰストッパ膜は必ずしもシリサイド防止膜４ｂに限定されることなく、シリサイド防止膜４ｂ以外の膜をＣＭＰストッパ膜として用いるようにしてもよい。
【００２３】
また、上述した実施形態では、第１の領域Ｒ１および第２の領域Ｒ２の両方にＣＭＰストッパ膜９を形成してから、第１の領域Ｒ１および第２の領域Ｒ２のＣＭＰを行う方法について説明したが、第２の領域Ｒ２にＣＭＰストッパ膜９を残したまま、第１の領域Ｒ１のＣＭＰストッパ膜９を除去し、その後に第１の領域Ｒ１および第２の領域Ｒ２のＣＭＰを行うようにしてもよい。
【００２４】
また、上述した実施形態では、ゲート電極３ｂ上のシリサイド防止膜４ｂをＣＭＰストッパ膜として用いる方法について説明したが、ＡｌやＣｕなどの配線上にＣＭＰストッパ膜を形成し、このＣＭＰストッパ膜を終点検出膜として利用することで、ＡｌやＣｕなどの配線上に形成されるエロージョンを抑制するようにしてもよい。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００２６】
１ 半導体基板、２ａ、２ｂ ゲート絶縁膜、３ａ、３ｂ ゲート電極、４ａ、４ｂ シリサイド防止膜、５ａ、５ｂ サイドウォール、６、８、１１ 層間絶縁膜、７ａ シリサイド層、９ ＣＭＰストッパ膜、１０ 犠牲膜、１２ａ、１２ｂ 埋め込み電極、１３ａ、１３ｂ 配線
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌｉｓｈｉｎｇ）による半導体装置の平坦化方法に適用して好適なものである。
【背景技術】
【０００２】
半導体装置では、駆動用トランジスタ、メモリセル、抵抗素子および容量素子などの様々の種類の半導体素子を１個の半導体チップ上に集積したものがある。このような半導体チップでは、各半導体素子に用いられる膜の積層構造が異なっていることから、これらの半導体素子の形成面に段差や凹凸が発生する。例えば、ＭＯＮＯＳ（金属／シリコン酸化膜／窒化シリコン膜／シリコン酸化膜／半導体）構造を採用した不揮発性半導体記憶装置では、メモリセルはＭＯＮＯＳ構造が用いられるのに対し、周辺回路はＭＯＳ構造が用いられる（特許文献１）。このため、メモリセルと周辺回路とでゲート電極が別工程で形成され、ゲート電極の高さが異なることから、メモリセルと周辺回路との境界で段差が発生する。
【０００３】
このような段差を解消するために、高さが異なるゲート電極を形成した後、ＣＭＰストッパ膜を介して犠牲膜を形成し、ＣＭＰストッパ膜を終点検出膜として犠牲膜のＣＭＰを行う方法が一般的に用いられている。
【０００４】
しかしながら、従来のＣＭＰでは、下地の段差に跨るように形成されたＣＭＰストッパ膜が終点検出膜として用いられるため、ＣＭＰによる平坦化面にも下地の段差が引きずられるようになり、その平坦化面上でのフォトリソグラフィーマージンの低下を招くという問題があった。
【０００５】
【特許文献１】特開２００５−１１６５５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、ＣＭＰストッパ膜を終点検出膜として利用しつつ、ＣＭＰによる平坦化精度を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様によれば、第１の領域および第２の領域を有する半導体基板と、前記第１の領域の前記半導体基板上に形成された第１のゲート絶縁膜と、前記第２の領域の前記半導体基板上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に形成され、前記第１のゲート電極の側壁と面一な側壁を有する第１のＣＭＰストッパ膜と、前記第２のゲート絶縁膜上に形成され、前記半導体基板からの高さが前記第１のＣＭＰストッパ膜の上面の高さより低く形成された第２のゲート電極と、前記第２の領域の前記第２のゲート電極上に、前記第２のゲート電極の幅より幅広に形成され、前記半導体基板からの上面の高さが前記第１のＣＭＰストッパ膜の上面の高さと一致するよう形成された第２のＣＭＰストッパ膜と、前記第１のＣＭＰストッパ膜の上面上および前記第２のＣＭＰストッパ膜の上面上に形成された層間絶縁層とを備えることを特徴とする半導体装置を提供する。
【０００８】
また、本発明の一態様によれば、半導体基板上の第１の領域に第１のゲート絶縁膜を介して多結晶シリコン膜からなる第１のゲート電極および第１のキャップ絶縁膜を形成し、前記半導体基板の第２の領域に第２のゲート絶縁膜を介して多結晶シリコン膜からなる第２のゲート電極および第２のキャップ絶縁膜を形成する工程と、前記第１および第２キャップ絶縁膜上に、前記第１および第２のゲート電極を埋め込むように第１の層間絶縁膜を形成する工程と、前記第１および第２キャップ絶縁膜をストッパ膜として、前記第１の層間絶縁膜の上面を平坦化する工程と、前記第２のキャップ絶縁膜を除去し、前記第２のゲート電極をシリサイド化する工程と、前記シリサイド化された前記第２のゲート電極上および前記第１のキャップ絶縁膜上にＣＭＰストッパ膜を形成する工程であって、前記第２の領域の前記ＣＭＰストッパ膜の上面の高さが前記第１のキャップ絶縁膜の表面の高さと一致するようＣＭＰストッパ膜を形成する工程と、前記第１の領域においては前記第１のキャップ絶縁膜をストッパとし、前記第２の領域においては前記ＣＭＰストッパ膜をストッパとして前記第１の領域の前記ＣＭＰストッパ膜を除去する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
以上説明したように、本発明によれば、ＣＭＰストッパ膜を終点検出膜として利用しつつ、ＣＭＰによる平坦化精度を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
【００１１】
図１〜図５は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図１において、半導体基板１上の第１の領域Ｒ１および第２の領域Ｒ２には、ゲート絶縁膜２ａ、２ｂがそれぞれ形成され、ゲート絶縁膜２ａ、２ｂ上には、ゲート電極３ａ、３ｂがそれぞれ形成されている。なお、半導体基板１の材質はＳｉに限定されることなく、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から選択するようにしてもよい。また、半導体基板１としては、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いるようにしてもよい。
【００１２】
また、ゲート絶縁膜２ａ、２ｂの材質としては、例えば、シリコン酸化膜を用いることができる。この場合、例えば、ゲート電極３ａは、電界効果トランジスタのゲートとして用いることができ、ゲート電極３ｂは、抵抗素子として用いることができる。あるいは、第２の領域Ｒ２にＭＯＮＯＳメモリセルを形成し、第１の領域Ｒ１に周辺回路を形成する場合、ゲート絶縁膜２ａとして、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜）を形成し、ゲート絶縁膜２ｂとしてシリコン酸化膜を形成するようにしてもよい。また、ゲート電極３ａ、３ｂの材質としては、例えば、多結晶シリコンを用いることができる。
【００１３】
そして、ゲート電極３ａ、３ｂ上には、シリサイド防止膜（キャップ絶縁膜）４ａ、４ｂがそれぞれ形成され、ゲート電極３ａ、３ｂの側壁には、サイドウォール５ａ、５ｂそれぞれ形成されている。なお、シリサイド防止膜４ａ、４ｂの材質としては、例えば、シリコン窒化膜やシリコン酸化膜などを用いることができる。また、サイドウォール５ａ、５ｂとしては、例えば、シリコン酸化膜あるいはＰＳＧ膜やＢＰＳＧ膜を用いることができる。
【００１４】
そして、ＣＶＤなどの方法を用いることで、シリサイド防止膜４ａ、４ｂ上に層間絶縁膜６を形成する。そして、ＣＭＰなどの方法を用いることで、層間絶縁膜６を平坦化し、シリサイド防止膜４ａ、４ｂの表面を露出させる。
【００１５】
次に、図２に示すように、第１の領域Ｒ１を覆うとともに、第２の領域Ｒ２を露出させるレジストパターンを形成する、そして、このレジストパターンをエッチングマスクとして、第２の領域Ｒ２のエッチングを行うことにより、第２の領域Ｒ２のシリサイド防止膜４ａを除去し、ゲート電極３ａの表面を露出させる。ここで、第２の領域Ｒ２のシリサイド防止膜４ａを除去する際に、第２の領域Ｒ２の層間絶縁膜６もエッチングされ、第１の領域Ｒ１と第２の領域Ｒ２との境界において層間絶縁膜６に段差Ｄが形成される。
【００１６】
そして、第１の領域Ｒ１を覆うレジストパターンを除去した後、スパッタや蒸着などの方法を用いることで、シリサイド形成用の金属膜（図示せず）をゲート電極３ａ上に形成する。なお、シリサイド形成用の金属膜としては、例えば、Ｎｉ、Ｃｏ、Ｗ、Ｍｏなどを用いることができる。
【００１７】
そして、シリサイド形成用の金属膜が形成された半導体基板１の熱処理を行うことにより、シリサイド形成用の金属膜をその下地の多結晶シリコンと反応させ、ゲート電極３ａの上層にシリサイド層７ａを形成する。そして、ゲート電極３ａの上層にシリサイド層７ａが形成されると、未反応の金属膜を半導体基板１上から除去する。
【００１８】
次に、図３に示すように、ＣＶＤなどの方法を用いることで、層間絶縁膜８、ＣＭＰストッパ膜９および犠牲膜１０を、シリサイド防止膜４ｂおよびシリサイド層７ａ上に順次積層する。なお、層間絶縁膜８および犠牲膜１０としては、例えば、シリコン酸化膜などを用いることができ、ＣＭＰストッパ膜９としては、例えば、シリコン窒化膜などを用いることができる。また、層間絶縁膜８およびＣＭＰストッパ膜９の膜厚は、ＣＭＰストッパ膜９の表面の高さが、シリサイド防止膜４ｂの表面の高さに実質的に一致するように設定する。
【００１９】
次に、図４に示すように、第１の領域Ｒ１においては、シリサイド防止膜４ｂが露出するように、犠牲膜１０、ＣＭＰストッパ膜９および層間絶縁膜８のＣＭＰを行い、第２の領域Ｒ２においては、ＣＭＰストッパ膜９が露出するように、犠牲膜１０のＣＭＰを行うことで、第１の領域Ｒ１および第２の領域Ｒ２を平坦化する。
【００２０】
次に、図５に示すように、ＣＶＤなどの方法を用いることで、シリサイド防止膜４ｂ上およびＣＭＰストッパ膜９上に層間絶縁膜１１を形成する。なお、層間絶縁膜１１の材質としては、例えば、シリコン酸化膜を用いることができる。そして、フォトリソグラフィー技術およびドライエッチング技術を用いてシリサイド防止膜４ｂ、層間絶縁膜８、ＣＭＰストッパ膜９および層間絶縁膜１１をパターニングすることで、シリサイド層７ａおよびゲート電極３ｂを露出させる開口部を形成し、その開口部内に埋め込み電極１２ａ、１２ｂを形成する。そして、埋め込み電極１２ａ、１２ｂにそれぞれ接続された配線１３ａ、１３を層間絶縁膜１１上に形成する。
【００２１】
ここで、シリサイド防止膜４ｂおよびＣＭＰストッパ膜９を終点検出膜として用いることで、層間絶縁膜６の段差に対応した段差がＣＭＰストッパ膜９に形成される場合においても、第１の領域Ｒ１および第２の領域Ｒ２の平坦化面に下地の段差が引きずられるのを防止することができる。このため、ＣＭＰ後に第１の領域Ｒ１および第２の領域Ｒ２に形成される層間絶縁膜１１の平坦性を確保することが可能となり、フォトリソグラフィーマージンの低下を抑制することが可能となることから、埋め込み電極１２ａ、１２ｂや配線１３ａ、１３の微細化に支障をきたすのを防止することができる。
【００２２】
なお、上述した実施形態では、第１の領域Ｒ１のＣＭＰストッパ膜としてシリサイド防止膜４ｂを用いる方法について説明したが、第１の領域Ｒ１のＣＭＰストッパ膜は必ずしもシリサイド防止膜４ｂに限定されることなく、シリサイド防止膜４ｂ以外の膜をＣＭＰストッパ膜として用いるようにしてもよい。
【００２３】
また、上述した実施形態では、第１の領域Ｒ１および第２の領域Ｒ２の両方にＣＭＰストッパ膜９を形成してから、第１の領域Ｒ１および第２の領域Ｒ２のＣＭＰを行う方法について説明したが、第２の領域Ｒ２にＣＭＰストッパ膜９を残したまま、第１の領域Ｒ１のＣＭＰストッパ膜９を除去し、その後に第１の領域Ｒ１および第２の領域Ｒ２のＣＭＰを行うようにしてもよい。
【００２４】
また、上述した実施形態では、ゲート電極３ｂ上のシリサイド防止膜４ｂをＣＭＰストッパ膜として用いる方法について説明したが、ＡｌやＣｕなどの配線上にＣＭＰストッパ膜を形成し、このＣＭＰストッパ膜を終点検出膜として利用することで、ＡｌやＣｕなどの配線上に形成されるエロージョンを抑制するようにしてもよい。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００２６】
１ 半導体基板、２ａ、２ｂ ゲート絶縁膜、３ａ、３ｂ ゲート電極、４ａ、４ｂ シリサイド防止膜、５ａ、５ｂ サイドウォール、６、８、１１ 層間絶縁膜、７ａ シリサイド層、９ ＣＭＰストッパ膜、１０ 犠牲膜、１２ａ、１２ｂ 埋め込み電極、１３ａ、１３ｂ 配線
【特許請求の範囲】
【請求項１】
第１の領域および第２の領域を有する半導体基板と、
前記第１の領域の前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第２の領域の前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極上に形成され、前記第１のゲート電極の側壁と面一な側壁を有する第１のＣＭＰストッパ膜と、
前記第２のゲート絶縁膜上に形成され、前記半導体基板からの高さが前記第１のＣＭＰストッパ膜の上面の高さより低く形成された第２のゲート電極と、
前記第２の領域の前記第２のゲート電極上に、前記第２のゲート電極の幅より幅広に形成され、前記半導体基板からの上面の高さが前記第１のＣＭＰストッパ膜の上面の高さと一致するよう形成された第２のＣＭＰストッパ膜と、
前記第１のＣＭＰストッパ膜の上面上および前記第２のＣＭＰストッパ膜の上面上に形成された層間絶縁層とを備えることを特徴とする半導体装置。
【請求項２】
前記第１のＣＭＰストッパ膜の少なくとも一部は、シリサイド防止膜のであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のＣＭＰストッパ膜は前記第２の領域全面にわたり形成されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１および第２のＣＭＰストッパ膜はそれぞれシリコン窒化膜からなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上の第１の領域に第１のゲート絶縁膜を介して多結晶シリコン膜からなる第１のゲート電極および第１のキャップ絶縁膜を形成し、前記半導体基板の第２の領域に第２のゲート絶縁膜を介して多結晶シリコン膜からなる第２のゲート電極および第２のキャップ絶縁膜を形成する工程と、
前記第１および第２キャップ絶縁膜上に、前記第１および第２のゲート電極を埋め込むように第１の層間絶縁膜を形成する工程と、
前記第１および第２キャップ絶縁膜をストッパ膜として、前記第１の層間絶縁膜の上面を平坦化する工程と、
前記第２のキャップ絶縁膜を除去し、前記第２のゲート電極をシリサイド化する工程と、
前記シリサイド化された前記第２のゲート電極上および前記第１のキャップ絶縁膜上にＣＭＰストッパ膜を形成する工程であって、前記第２の領域の前記ＣＭＰストッパ膜の上面の高さが前記第１のキャップ絶縁膜の表面の高さと一致するようＣＭＰストッパ膜を形成する工程と、
前記第１の領域においては前記第１のキャップ絶縁膜をストッパとし、前記第２の領域においては前記ＣＭＰストッパ膜をストッパとして前記第１の領域の前記ＣＭＰストッパ膜を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１】
第１の領域および第２の領域を有する半導体基板と、
前記第１の領域の前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第２の領域の前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極上に形成され、前記第１のゲート電極の側壁と面一な側壁を有する第１のＣＭＰストッパ膜と、
前記第２のゲート絶縁膜上に形成され、前記半導体基板からの高さが前記第１のＣＭＰストッパ膜の上面の高さより低く形成された第２のゲート電極と、
前記第２の領域の前記第２のゲート電極上に、前記第２のゲート電極の幅より幅広に形成され、前記半導体基板からの上面の高さが前記第１のＣＭＰストッパ膜の上面の高さと一致するよう形成された第２のＣＭＰストッパ膜と、
前記第１のＣＭＰストッパ膜の上面上および前記第２のＣＭＰストッパ膜の上面上に形成された層間絶縁層とを備えることを特徴とする半導体装置。
【請求項２】
前記第１のＣＭＰストッパ膜の少なくとも一部は、シリサイド防止膜のであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のＣＭＰストッパ膜は前記第２の領域全面にわたり形成されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１および第２のＣＭＰストッパ膜はそれぞれシリコン窒化膜からなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上の第１の領域に第１のゲート絶縁膜を介して多結晶シリコン膜からなる第１のゲート電極および第１のキャップ絶縁膜を形成し、前記半導体基板の第２の領域に第２のゲート絶縁膜を介して多結晶シリコン膜からなる第２のゲート電極および第２のキャップ絶縁膜を形成する工程と、
前記第１および第２キャップ絶縁膜上に、前記第１および第２のゲート電極を埋め込むように第１の層間絶縁膜を形成する工程と、
前記第１および第２キャップ絶縁膜をストッパ膜として、前記第１の層間絶縁膜の上面を平坦化する工程と、
前記第２のキャップ絶縁膜を除去し、前記第２のゲート電極をシリサイド化する工程と、
前記シリサイド化された前記第２のゲート電極上および前記第１のキャップ絶縁膜上にＣＭＰストッパ膜を形成する工程であって、前記第２の領域の前記ＣＭＰストッパ膜の上面の高さが前記第１のキャップ絶縁膜の表面の高さと一致するようＣＭＰストッパ膜を形成する工程と、
前記第１の領域においては前記第１のキャップ絶縁膜をストッパとし、前記第２の領域においては前記ＣＭＰストッパ膜をストッパとして前記第１の領域の前記ＣＭＰストッパ膜を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−２１１９５（Ｐ２０１０−２１１９５Ａ）
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願番号】特願２００８−１７８０３１（Ｐ２００８−１７８０３１）
【出願日】平成２０年７月８日（２００８．７．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願日】平成２０年７月８日（２００８．７．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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