【課題】基板上に形成される、ワード線長およびビット線長が異なるＳＲＡＭの動作速度を、簡単な構成により最適化する半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、基板上の第１の領域に形成された第１のＳＲＡＭ２０Ａと、基板上の第２の領域に形成された第２のＳＲＡＭ２０Ｂと、を備え、第１のＳＲＡＭ２０Ａでは、ワード線ＷＬの方がビット線ＢＬよりも長く、第２のＳＲＡＭ２０Ｂでは、ビット線ＢＬの方がワード線ＷＬよりも長く、第１のＳＲＡＭ２０Ａでは、ワード線ＷＬが、ビット線ＢＬを構成する配線層よりも下の配線層に形成され、第２のＳＲＡＭ２０Ｂでは、ビット線ＢＬが、ワード線ＷＬを構成する配線層よりも下の配線層に形成される。 （もっと読む）

【課題】アルミニウム酸化物膜をブロック絶縁膜とする高性能なＭＯＮＯＳ型のＮＡＮＤ型不揮発性半導体メモリ装置およびその製造方法を提供する。
【解決手段】半導体基板に、直列接続された複数のメモリセルトランジスタと、選択トランジスタを備えるＮＡＮＤ型不揮発性半導体メモリ装置である。メモリセルトランジスタは、半導体基板上の第１の絶縁膜１０２ａと、電荷蓄積層１０４と、アルミニウム酸化物である第２の絶縁膜１０６ａと、第１の制御ゲート電極１０８ａと、第１のソース／ドレイン領域を有する。選択トランジスタは、半導体基板上の第３の絶縁膜１０２ｂと、アルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を含有する第４の絶縁膜１０６ｂと、第２の制御電極１０８ｂと、第２のソース／ドレイン領域を有する。 （もっと読む）

メモリデバイスを作る方法は、第１の伝導性電極（２８）を形成するステップと、第１の伝導性電極の上に絶縁構造（１３）を形成するステップと、絶縁構造の側壁上に抵抗率スイッチング素子（１４）を形成するステップと、抵抗率スイッチング素子の上に第２の伝導性電極（２６）を形成するステップと、第１の伝導性電極および第２の伝導性電極の間に抵抗率スイッチング素子と直列にステアリング素子（２２）を形成するステップと、を含み、第１の伝導性電極から第２の伝導性電極への第１の方向における抵抗率スイッチング素子の高さは第１の方向に垂直な第２の方向における抵抗率スイッチング素子の厚さより大きい。
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【課題】ＥＯＴを薄くしても低電界におけるリーク電流を抑制することができるとともに高電界におけるリーク電流を高くすることができるトンネル絶縁膜を有する不揮発性半導体記憶装置を得ることを可能にする。
【解決手段】半導体基板１と、半導体基板に離間して形成されたソース領域２ａおよびドレイン領域２ｂと、ソース領域とドレイン領域との間の半導体基板上に形成され、母材と異なる元素が添加されることにより形成される、電子の捕獲および放出するサイトを有し、異なる誘電率の絶縁層８，９を含み、電子の捕獲および放出するサイトは半導体基板を構成する材料のフェルミレベルよりも高いレベルにある第１の絶縁膜３と、第１の絶縁膜上に形成された電荷蓄積膜４と、電荷蓄積膜上に形成された第２の絶縁膜５と、第２の絶縁膜上に形成された制御ゲート電極６と、を有する記憶素子を備えている。 （もっと読む）

【課題】抵抗物質および内部電極を使用する不揮発性メモリ装置、これの製造方法、およびこれを含むプロセシングシステムを提供する。
【解決手段】不揮発性メモリ装置は、基板の一面に実質的に垂直の方向に延長され形成された内部電極と、前記基板の一面に実質的に平行な方向に延長されて形成され、前記各内部電極の第１側に配置される第１外部電極と、前記基板の一面に実質的に平行な方向に延長されて形成され、前記各内部電極の第２側に配置される第１外部電極、および前記各内部電極、前記各第１外部電極、および前記各第２外部電極と接触する複数の可変抵抗体と、を含む。 （もっと読む）

【課題】コスト効率の高い製造プロセスと、これにより得られた電荷蓄積層と制御ゲートとの間の誘電体の絶縁特性が改良された不揮発性デバイスとを提供する。
【解決手段】不揮発性メモリデバイス２０の製造方法において、電荷が蓄積される層３の上部層の上に、ＤｙＳｃＯのシリコン酸化物消費材料の層を成長させる工程を含む。また、ポリシリコン間／ブロッキング誘電体４１，４２が、電荷が蓄積される層３の上部層の上に、ＤｙＳｃＯのシリコン酸化物消費材料の層を含み、シリコン酸化物消費材料が上部層の少なくとも一部を消費した不揮発性メモリデバイス。 （もっと読む）

【課題】ＭＯＳトランジスタから成るアンチヒューズのゲート絶縁膜を安定的に破壊させて、読み取り動作時のデータセンスマージンを改善させ、動作の信頼性を向上させることができるアンチヒューズおよびその形成方法、そしてこれを備えた不揮発性メモリ素子の単位セルを提供する。
【解決手段】本発明は、基板上に形成されたゲート絶縁膜と、本体部と、前記本体部から伸長された複数個の突出部を備え、前記本体部および前記突出部が前記ゲート絶縁膜上に接するように前記ゲート絶縁膜上に形成されたゲート電極と、前記突出部の側壁に露出した前記基板内に形成された接合領域と、を備える。 （もっと読む）

【課題】熱的安定性に優れた不揮発性記憶素子を提供する。
【解決手段】不揮発性記憶素子は、半導体領域１１と、半導体領域１１内に互いに離間して設けられたソース領域１２及びドレイン領域１３と、ソース領域１２及びドレイン領域１３間の半導体領域１１上に設けられたトンネル絶縁膜１４と、トンネル絶縁膜１４上に設けられた電荷蓄積層１５と、電荷蓄積層１５上に設けられたブロック絶縁膜１６と、ブロック絶縁膜１６上に設けられた制御ゲート電極１７とを含む。電荷蓄積層１５は、Ｈｆ、Ａｌ、Ｚｒ、Ｔｉ、及び希土類金属のうち少なくとも１つを含む、全部又は一部が結晶化した酸化物、窒化物、或いは酸窒化物を含む。ブロック絶縁膜１６は、希土類金属のうち少なくとも１つを含む酸化物、酸窒化物、シリケート、或いはアルミネートを含む。 （もっと読む）

【課題】電荷トラップ量の大きな電荷蓄積膜を有する高性能なＭＯＮＯＳ型の不揮発性半導体メモリ装置およびその製造方法を提供する。
【解決手段】半導体基板上のトンネル絶縁膜と、トンネル絶縁膜上の電荷蓄積膜と、電荷蓄積膜上のブロッキング絶縁膜と、ブロッキング絶縁膜上の制御ゲート電極と、制御ゲート電極の両側の半導体基板に形成されるソース／ドレイン領域を備え、電荷蓄積膜が、少なくともシリコン窒化膜と、シリコン窒化膜上のＬａおよびＳｉを含む絶縁膜を備えることを特徴とする不揮発性半導体メモリ装置およびその製造方法。 （もっと読む）

ある態様において、メモリセルを製造する方法が提供され、この方法は、（１）基板上に第１の導体を製造することと、（２）第１の導体上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造することと、（３）ＣＮＴ材料上にダイオードを製造することと、（４）ダイオード上に第２の導体を製造することとを含む。他の多数の態様が提供される。
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【課題】より高集積化され、薄型化及び小型化された半導体装置を作製することを目的の一とする。また、半導体装置において、高性能化、低消費電力化を目的の一とする。
【解決手段】剥離層を用いて基板から剥離された半導体素子層を、他基板に形成され、平坦化された無機絶縁層に覆われた半導体素子層上に積層する。上層の半導体素子層を基板より剥離後、剥離層を除去し半導体素子層下に形成される無機絶縁膜を露出する。平坦化された無機絶縁層及び無機絶縁膜を密着させて接合する。また、半導体素子層の有する半導体層は半導体基板より分離され、作製基板に転置された単結晶半導体層である。 （もっと読む）

ある態様において、メモリセルを製造する方法が提供され、この方法は、（１）基板上に第１の導体を製造することと、（２）第１の導体上にカーボンナノチューブ（ＣＮＴ）材料を製造することと、（３）ＣＮＴ材料の上面に誘電体材料を堆積させることと、（４）ＣＮＴ材料の少なくとも一部分を露出させるように誘電体材料を平坦化することと、（５）第１の導体上にダイオードを製造することと、（６）ＣＮＴ材料およびダイオード上に第２の導体を製造することとを含む。他の多数の態様が提供される。
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不揮発性メモリデバイスは、実質的に六角形のパターンに配置された複数の不揮発性メモリセルを含む。不揮発性メモリセルはピラー形の不揮発性メモリセルであってよく、これは三重または四重露光リソグラフィか自己集合層によりパターニングできる。セルは平行四辺形のサブアレイに配置される。ビット線は６０度の角度でワード線と交差する。このメモリデバイスは三次元アレイにできる。
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【課題】高い性能の単一トランジスタＤＲＡＭを有する半導体記憶装置を提供する。
【解決手段】支持基板１１の主面に絶縁膜１２を介して形成された半導体膜１３に、ゲート絶縁膜１４を介して形成されたゲート電極１５と、ゲート電極１５をゲート長方向に挟むように形成されたドレイン領域１６およびソース領域１７とを有し、ドレイン領域１６がゲート電極１５と隣接する長さＷｄが、ソース領域１７がゲート電極１５と隣接する長さＷｓより大きいセルトランジスタ１８を具備する。セルトランジスタ１８がマトリックス状に配置され、第１の方向Ｘには、隣接するセルトランジスタ１８同士でドレイン領域１６およびソース領域１７を共用するように配列され、第２の方向Ｙには、素子分離領域２７を挟んで隣り合うセルトランジスタ１８がドレイン領域１６とソース領域１７とが互いに対向するように配列されている。 （もっと読む）

【課題】書込／消去速度を劣化させることなく記憶保持時間を効率良く改善できるような、Ｓｉ量子ドットを利用した半導体装置を提供することを目的とする。
【解決手段】電荷の蓄積が可能な電荷蓄積部と、チャネルを有する半導体と、前記電荷蓄積部と前記チャネルとの間に設けられ前記電荷蓄積部と前記チャネルとの間の電荷の移動を制御するゲートと、を備え、前記ゲートは、クーロンブロッケイド条件を満たす少なくとも１つの導電性粒子と、前記導電性粒子を挟む少なくとも二つのトンネル絶縁膜と、を有し、前記二つのトンネル絶縁膜の膜厚は、いずれも実効酸化膜厚に換算して０．５ナノメータ以上３．５ナノメータ以下であり、前記二つのトンネル絶縁膜のうちの前記チャネル側のトンネル絶縁膜の方が前記電荷蓄積部側のトンネル絶縁膜よりも実効トンネル膜厚が厚いものとされ、前記電荷蓄積部は、原子間結合の欠陥により形成された電荷捕捉準位であることを特徴とする半導体装置を提供する。 （もっと読む）

本発明は、基板上にＳＲＡＭメモリセルなどの少なくとも１つの素子を備えるマイクロ電子デバイスであって、前記素子が、それぞれが、基板の主面とゼロ以外の角度を成す方向に平行なｋ個（ｋ≧１）のチャネルを備えた１つまたは複数の第１のトランジスタと、それぞれが、基板の主面とゼロ以外の角度を成す方向、好ましくは垂直方向に平行な、ｍ＞ｋとなるようなｍ個のチャネルを備えた１つまたは複数の第２のトランジスタとから構成されるマイクロ電子デバイスに関する。
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【課題】電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を低減させることにより集積度を向上させ、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより一層増大させるとともに、製造プロセスに起因するセル特性のばらつきが抑制された半導体記憶装置を提供する。
【解決手段】半導体基板１００と、少なくとも１つの島状半導体層１１０、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有する半導体記憶装置であって、前記メモリセルの島状半導体層が不純物拡散層により前記半導体基板から電気的に絶縁されてなることを特徴とする半導体記憶装置。 （もっと読む）

【課題】 相互に異なるしきい値電圧要件を有する複数のトランジスタを結合するための技法を提供する。
【解決手段】 一態様では、半導体デバイスは、第１および第２のｎＦＥＴ領域と第１および第２のｐＦＥＴ領域とを有する基板と、第１のｎＦＥＴ領域の上の基板上のロジックｎＦＥＴと、第１のｐＦＥＴ領域の上の基板上のロジックｐＦＥＴと、第２のｎＦＥＴ領域の上の基板上のＳＲＡＭ ｎＦＥＴと、第２のｐＦＥＴ領域の上の基板上のＳＲＡＭ ｐＦＥＴとを含み、そのそれぞれが、高Ｋ層の上の金属層を有するゲート・スタックを含む。ロジックｎＦＥＴゲート・スタックは、高Ｋ層から金属層を分離するキャッピング層をさらに含み、キャッピング層は、ロジックｐＦＥＴ、ＳＲＡＭ ｎＦＥＴ、およびＳＲＡＭ ｐＦＥＴのうちの１つまたは複数のしきい値電圧に対してロジックｎＦＥＴのしきい値電圧をシフトするようにさらに構成される。 （もっと読む）

【課題】強誘電体メモリ用途ＰＺＴにおいて、ＺｒとＴｉの比率が５２／４８を境にＺｒを多く含む稜面体晶ＰＺＴの場合、スリムなヒステリシス形状を示し、低電圧駆動が可能であるが、角型性が不良なヒステリシスを示し、Ｔｉをリッチに含む正方晶ＰＺＴの場合、角型性良好なヒステリシスの形状を有しているが、抗電界が大きく、低電圧駆動が困難であり、信頼性が確保出来ないという課題があった。
【解決手段】正方晶ＰＺＴ形成用ゾルゲル溶液において、有機酸のエステルを４≦ｐＨ＜７の範囲で添加し、３次元巨大ネットワークゲルを形成し、添加剤の添加前よりも、Ｐｔ（１１１）膜被服基板の格子情報を生かした（１１１）配向ＰＺＴ膜を提供する。或いは、稜面体晶ＰＺＴ強誘電体膜形成用ゾルゲル溶液において、塩基性のアルコールを７≦ｐＨ＜１０添加することで、２次元微小ネットワークゲルを形成し、添加剤の添加前よりも、目的の稜面体晶ＰＺＴ強誘電体結晶自身が安定に存在できる方向の（００１）配向膜を提供する。 （もっと読む）

【課題】強誘電体薄膜の製造方法を提供すること。
【解決手段】オンアクシス方式スパッタリングにより結晶性及び表面粗さに優れ、かつ蒸着率が顕著に改善された強誘電体薄膜素子及びその製造方法を提供する。本発明の強誘電体製造方法は、ＳｒＴｉＯ_３（ＳＴＯ）基板上にＳｒＲｕＯ_３（ＳＲＯ）薄膜を蒸着する工程と、同蒸着されたＳＲＯ薄膜にＢｉＦｅＯ_３（ＢＦＯ）薄膜を蒸着する工程とを含み、各薄膜の蒸着はＳＴＯ基板を接地から絶縁した状態で蒸着する。本発明の強誘電体製造方法によると、大量生産が可能で蒸着率が顕著に向上するのみならず、強誘電体薄膜の表面が均一に形成されて漏洩電流が顕著に低減し、かつ残留分極が大きくなるという効果がある。 （もっと読む）