【課題】
幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。一部の構造及び方法は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。一部の構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得る。
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【課題】メモリセル部と周辺回路部との段差を低減させつつ、メモリセル部を積層する。
【解決手段】メモリセル部Ｒ１には、層間絶縁膜１１と半導体層９とが交互に積層された積層構造をフィン状に半導体基板１上に配置し、周辺回路部Ｒ２には、ゲート絶縁膜３を介してゲート電極４を半導体基板１上に配置し、ゲート電極４の上面の高さは、層間絶縁膜１１と半導体層９とが交互に積層された積層構造の上面の高さと実質的に等しくなるように設定する。 （もっと読む）

【課題】強誘電体キャパシタを積層した構造を有し、読み出し速度を向上させつつ微細化を可能とする不揮発性半導体記憶装置を提供する。
【解決手段】強誘電体キャパシタＣ１、Ｃ２を互いに直列に接続し、強誘電体キャパシタＣ１、Ｃ２の接続点に対する導通状態をセルトランジスタＭ１にて制御し、プレート線ＰＬ０Ａを強誘電体キャパシタの他端Ｃ１に接続し、プレート線ＰＬ０Ｂを強誘電体キャパシタの他端Ｃ２に接続し、ビット線ＢＬ０、ＢＬ１を共有する複数のメモリセルＭＣ００〜ＭＣ０３にてプレート線ＰＬ０Ａ、ＰＬ０Ｂを共有させる。 （もっと読む）

【課題】同一の基板上に形成されたメモリトランジスタ及び駆動トランジスタを備える透明不揮発性メモリセル及びその製造方法を提供する。
【解決手段】本発明による不揮発性メモリセルは、基板上に形成された半導体膜、バッファー膜、有機強誘電体膜及びゲート電極を含むメモリトランジスタと；前記基板上に形成された前記半導体膜、前記バッファー膜、ゲート絶縁膜及び前記ゲート電極を含む駆動トランジスタと；を備える。本発明によれば、同一の基板上に形成されたメモリトランジスタ及び駆動トランジスタを備え、可視光領域で透明な不揮発性メモリセルを提供することができる。 （もっと読む）

【課題】消費電力の少ない抵抗スイッチ素子を提供する。
【解決手段】抵抗スイッチ素子は、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極と、前記下部電極と前記上部電極との間に、セット電圧を印加することにより、前記誘電体膜の状態を第１の抵抗状態から、より高抵抗の第２の抵抗状態に遷移させるセット電圧源と、を含み、前記誘電体膜は、非ドープまたは深い不純物でドープされたペロブスカイト膜より構成される。 （もっと読む）

【課題】アンチヒューズ素子への書き込み時にゲート電極に電流が分散して流れるのを抑制する。
【解決手段】ゲート電極３０２の一端からは引き出し配線２０４を引き出して端子２０２に接続するとともに、ゲート電極３０２の他端からは引き出し配線２０５を引き出して端子２０３に接続し、引き出し配線２０４の長さＬ２は、引き出し配線２０５の長さＬ１と異なるように設定する。 （もっと読む）

【課題】半導体層の界面に生じるダングリングボンドをフッ素で終端することで、界面準位を低減することができ、また、低熱履歴のプロセスでも活性領域のみへ効率よくフッ素を導入することができる半導体基板を提供する。
【解決手段】フッ素拡散防止膜６と該フッ素拡散防止膜６上に形成されたフッ素を含有するシリコン酸化膜７からなる絶縁層９と、前記絶縁層９上に形成された半導体層８と、を含み、前記半導体層８とフッ素を含有する前記シリコン酸化膜７とが接触していることを特徴とする。 （もっと読む）

【課題】リーク電流の増加が抑制されたキャパシタを形成可能な半導体装置の製造方法を提供する。
【解決手段】基板上に第１絶縁膜と第２絶縁膜とを順次形成する工程と、第２絶縁膜を貫いて第１絶縁膜内に達する孔部を形成する工程と、孔部の底部及び側面を覆うとともに断面視で凹字型の形状を有する電極を形成する工程と、電極上及び第２絶縁膜上に、電極の上面の一部から第２絶縁膜の上面の一部にかけて開口を有するマスクを形成する工程と、マスクを用いてドライエッチングを行い、開口から露出する第２絶縁膜を除去して第２絶縁膜に開口部を形成すると共に、開口から露出する電極の上部の一部を掘削して電極の上部に切り欠き部を形成する工程と、切り欠き部の端部の少なくとも一部を等方性エッチングにより削る工程とを備える半導体装置の製造方法を採用する。 （もっと読む）

【課題】分極方向の均一性が高められた強誘電体層を有し、書き込み及び読み出しに際しての精度を高め得る強誘電体メモリ素子の製造方法。
【解決手段】基板２上に電極３が形成されており、電極３上に強誘電体層４が積層されている積層体を用意し、積層体を空気雰囲気下で熱処理する、強誘電体メモリ素子１の製造方法。 （もっと読む）

半導体デバイスを作る方法は、下位層の上にシード材を備える第１の層を形成することと、シード材とは異なる犠牲材を備える第２の層を第１の層の上に形成することと、第１の層および第２の層を複数の分離したフィーチャとなるようにパターニングすることと、複数の分離したフィーチャの間に絶縁充填材を形成することと、絶縁充填材の中に複数の開口部を形成して、複数の開口部の中でシード材を露出させるため、分離したフィーチャから犠牲材を除去することと、複数の開口部の中で露出されたシード材の上に半導体材を成長させることと、を含む。
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不揮発性メモリセルにアクセスするための半導体装置が提供される。いくつかの実施形態においては、半導体装置は、ソース、ドレインおよびウェルを含む半導体層の縦型スタックを有する。半導体装置へのドレイン−ソースバイアス電圧の印加は、ウェルにわたってパンチスルー機構を生成し、ソースとドレインとの間の電流の流れを発生させる。
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不揮発性メモリ装置が複数の柱（１）を備え、複数の柱のそれぞれは、ステアリング素子（１１０）および記憶素子（１１８）を含む不揮発性メモリセルを備え、複数の柱のそれぞれのトップコーナーまたはボトムコーナーの少なくとも一方が丸くされる。不揮発性メモリ装置を製作する方法が、装置層のスタックを形成すること、およびこのスタックをパターン形成して複数の柱を形成することを含み、複数の柱のそれぞれは、ステアリング素子および記憶素子を含む不揮発性メモリセルを備え、複数の柱のそれぞれのトップコーナーまたはボトムコーナーの少なくとも一方が丸くされる。
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本発明は、ドレイン（８）と、ソース（７）と、絶縁ゲート（１２）によって覆われたバルク領域とを有するＭＯＳトランジスタの形状を成すメモリセルに関する。バルク領域の厚さは、ゲート面に平行に延びる絶縁層の部分（１６）によって分離される２つの異なる領域（１３，１４）に分けられる。
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【課題】従来構造のフラッシュメモリと比べてはるかに微細化可能な、フラーレンによるダイポールを利用した半導体記憶素子を提供する。
【解決手段】半導体領域を含む第１の電極１１と、第１の電極１１上に形成され、膜厚方向に設けられた孔を有する絶縁膜１２と、孔の開口部を覆って閉鎖された空間１３を形成する金属を含む第２の電極１５と、閉鎖空間１３内に配置され、電圧の印加により第１または第２の電極１１，１５のいずれかの側に移動することにより第１の電極１１と第２の電極１５との間にダイポールを発生させて、フラットバンド電圧をシフトさせるフラーレン１４を具備する。 （もっと読む）

【課題】より速い駆動電流およびより小さな短チャネル効果を備え、微細化されたスタティック・ランダム・アクセス・メモリ・セルを提供する。
【解決手段】スタティック・ランダム・アクセス・メモリ・セル３００は、半導体基板上の１つ以上のフィンを備える２つの非プレーナ型パスゲート・トランジスタを備える。２つの非プレーナ型プルアップ・トランジスタは、半導体基板上の１つ以上のフィンを備える。２つの非プレーナ型プルダウン・トランジスタは、半導体基板上の１つ以上のフィンを備える。半導体基板上の２つのアシスト・バー３１４、３１６は、非プレーナ型プルアップ・トランジスタのフィンの一部と非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続する。 （もっと読む）

【課題】本発明の目的は、セラミックスの結晶化温度を低減させることができ、セラミックスの表面モフォロジを改善することができる、セラミックスの製造方法を提供することにある。
【解決手段】セラミックスの製造方法は、酸素八面体構造を有する複合酸化物材料と、該複合酸化物材料に対して触媒作用を有する常誘電体材料とが混在した膜を形成し、その後該膜を熱処理することを含み、前記常誘電体材料は、構成元素中にSiを含む層状触媒物質、または構成元素中にSi及びGeを含む層状触媒物質からなる。前記熱処理は焼成及びポストアニールを含み、少なくとも該ポストアニールは、加圧された、酸素及びオゾンの少なくとも一方を含む雰囲気中で行われることが望ましい。セラミックスは、酸素八面体構造を有する複合酸化物であって、該酸素八面体構造中にSi及びGeを含む。 （もっと読む）

【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子及びその製造方法が提供される。本発明の不揮発性メモリ素子は、基板と、互いに対向するように垂直伸張する第１部及び第２部と、前記第１部及び第２部を連結する底部とを前記基板上に含む半導体構造物と、前記半導体構造物の前記第１部及び第２部に沿って離隔配置されて互いに直列に連結された複数のメモリセルと、を含む。本発明の不揮発性メモリ素子の製造方法は、互いに対向するように垂直伸張する第１部及び第２部と、前記第１部及び第２部を連結する底部と、を基板上に含む半導体構造物を前記基板上に形成する段階と、前記半導体構造物の前記第１部及び第２部に沿って離隔配置され、互いに直列に連結された複数のメモリセルを形成する段階と、を含む。 （もっと読む）

【課題】メモリセルを可及的に小さくできるとともにセル単位で書き込み消去が可能な不揮発性半導体メモリを提供する。
【解決手段】ＮＡＮＤ列であって、絶縁膜１１上の半導体領域と、ソース／ドレイン領域１４ａ、１４ｂと、チャネル領域１２と、電荷をトラップできる電荷トラップ膜２０と、磁化の向きが固定された第１のハーフメタル強磁性金属からなるソース／ドレイン電極４０_１とを有し、各電荷トラップ膜上に設けられ、第２のハーフメタル強磁性金属からなるゲート電極３０_ａ１、３０_ａ２であって、前記ゲート電極は、磁化の向きが前記ソース／ドレイン電極の磁化の向きに略平行な第１の領域と、磁化の向きが略反平行な第２領域から構成され、前記第１の領域が、前記ゲート電極に電流を印加することにより、前記電荷トラップ膜上から前記絶縁膜上へ、及び前記絶縁膜上から前記電荷トラップ膜上へと、可逆的に移動可能となっているゲート電極と、を備える。 （もっと読む）

【課題】コンタクト抵抗を低減し、動作信頼性を向上出来る半導体装置を提供すること。
【解決手段】半導体基板１０上に形成された、第１導電型の第１ＭＯＳトランジスタ５と、前記半導体基板１０上に形成された、第２導電型の複数の第２ＭＯＳトランジスタ６と、円形の平面形状を有する第１コンタクトプラグＣＰ１０−１と、楕円形の平面形状を有する第２コンタクトプラグＣＰ１０−２とを具備し、前記第２コンタクトプラグＣＰ１０−２は、前記第２ＭＯＳトランジスタ６のいずれか６−１の、ソースまたはドレイン上に形成され、前記第１コンタクトプラグＣＰ１０−１は、残りの前記第２ＭＯＳトランジスタ６−２、及び前記第１ＭＯＳトランジスタ５の、ソースまたはドレイン上に形成される。 （もっと読む）

【課題】 制御ゲートと浮動ゲートとの間にジグザグ容量を含み、浮動ゲートおよびチャネルに対する制御ゲートの結合を増大するフラッシュ・メモリ・デバイスを提供する。
【解決手段】 フラッシュ・メモリ・デバイスは、ウェハと、このウェハの上に配置されたゲート酸化物層と、このゲート酸化物層、ウェハ、またはそれらの組み合わせの上に配置された浮動ゲートであって、平坦な浮動ゲート部およびこの平坦な浮動ゲート部の選択された領域の上に配置された概ね矩形の浮動ゲート部を含む浮動ゲートと、浮動ゲートの上に配置された高Ｋ誘電材料と、高Ｋ誘電材料の上に配置された制御ゲートとを含み、高Ｋ誘電材料が浮動ゲートを制御ゲートに結合するジグザグ・パターンを形成する。 （もっと読む）