不揮発性半導体メモリ
【課題】メモリセルを可及的に小さくできるとともにセル単位で書き込み消去が可能な不揮発性半導体メモリを提供する。
【解決手段】ＮＡＮＤ列であって、絶縁膜１１上の半導体領域と、ソース／ドレイン領域１４ａ、１４ｂと、チャネル領域１２と、電荷をトラップできる電荷トラップ膜２０と、磁化の向きが固定された第１のハーフメタル強磁性金属からなるソース／ドレイン電極４０１とを有し、各電荷トラップ膜上に設けられ、第２のハーフメタル強磁性金属からなるゲート電極３０ａ１、３０ａ２であって、前記ゲート電極は、磁化の向きが前記ソース／ドレイン電極の磁化の向きに略平行な第１の領域と、磁化の向きが略反平行な第２領域から構成され、前記第１の領域が、前記ゲート電極に電流を印加することにより、前記電荷トラップ膜上から前記絶縁膜上へ、及び前記絶縁膜上から前記電荷トラップ膜上へと、可逆的に移動可能となっているゲート電極と、を備える。
【解決手段】ＮＡＮＤ列であって、絶縁膜１１上の半導体領域と、ソース／ドレイン領域１４ａ、１４ｂと、チャネル領域１２と、電荷をトラップできる電荷トラップ膜２０と、磁化の向きが固定された第１のハーフメタル強磁性金属からなるソース／ドレイン電極４０１とを有し、各電荷トラップ膜上に設けられ、第２のハーフメタル強磁性金属からなるゲート電極３０ａ１、３０ａ２であって、前記ゲート電極は、磁化の向きが前記ソース／ドレイン電極の磁化の向きに略平行な第１の領域と、磁化の向きが略反平行な第２領域から構成され、前記第１の領域が、前記ゲート電極に電流を印加することにより、前記電荷トラップ膜上から前記絶縁膜上へ、及び前記絶縁膜上から前記電荷トラップ膜上へと、可逆的に移動可能となっているゲート電極と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに関する。
【背景技術】
【０００２】
高周波移動体通信の目覚しい普及に代表されるように、超高速高機能の半導体装置の実現により社会生活の情報化が著しく進行している。これに伴い、不揮発性半導体メモリの需要も時を追って増大している。
【０００３】
このような不揮発性半導体メモリとしては、現在、フラッシュメモリが最も注目を集めている。このフラッシュメモリは、その構造によりさらに細分化され、ＮＯＲ型とＮＡＮＤ型とに分かれるのであるが、より単純な構造と少ないコンタクト数により、メモリセルを微細化できるのは、電荷トラップ層(電荷蓄積層)を備えたトランジスタを直列接続したＮＡＮＤ型である（例えば、非特許文献１参照）。
【０００４】
微細化に適したこのＮＡＮＤ型フラッシュメモリでは、データの書き込みはセル単位で行うのであるが、しかし、データの消去は、各セルで共有している基板ウェル領域に正電位を与えて一括して行っている。
【０００５】
もちろん、セル単位で消去を行うことができれば、メモリとしての利便性が向上することは明らかではあるが、ＮＡＮＤ型フラッシュメモリにおいてセル単位で消去を行う場合、各ビットラインでウェル領域を個別に設ける必要が生じる。このため、メモリセルを小さくすることが適わなくなるのである。
【０００６】
セル単位で消去を行うことができる不揮発性半導体メモリとしては、ＭＲＡＭ (Magnetic Random Access Memory)が知られているが、このＭＲＡＭの構造は、基本的には、選択トランジスタとこれに接続されたＭＴＪと呼ばれる磁気抵抗素子から構成され、結局、その構造は、ＮＯＲ型フラッシュメモリと同等かそれ以上に複雑となってしまう。この事情は、磁気抵抗素子の代わりに強誘電体を用いた、強誘電体メモリ（以下、ＦｅＲＡＭ(Ferroelectric Random Access Memory)とも云う）においても変わらない。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】"Nonvolatile Memory Technologies with Emphasis on Flash", J. Brewer and M. Gill, (2008) Wiely-Interscience (Wiley & Sons,Inc)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上、説明した通り、セル単位で書き込み消去が可能な不揮発性半導体メモリを、微細化が可能な、トランジスタを直列接続したＮＡＮＤ型構造で実現しようとしても、ウェル領域を分離する必要が生じるため、結局、メモリセルを小さくすることができなくなるという困難があった。
【０００９】
また、セル単位で書き込み消去が可能な不揮発性半導体メモリを、ＮＯＲ型構造で実現しようとしても、各セルに選択トランジスタとこれに接続された外部記憶素子からなる複雑なセル構造が必要となり、やはり、微細化に不適であった。
【００１０】
本発明は、上記事情を考慮してなされたものであって、メモリセルを可及的に小さくできるとともにセル単位で書き込み消去が可能な不揮発性半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様による不揮発性半導体メモリは、少なくとも１つのＮＡＮＤ列を含み、前記ＮＡＮＤ列は、絶縁膜上に物理的に離間して配置された複数の半導体領域と、各半導体領域内に、互いに離間して形成されたソース／ドレイン領域と、各半導体領域内の前記ソース／ドレイン領域の間に形成されたチャネル領域と、各チャネル領域上に設けられ、前記チャネル領域から電荷をトラップすることのできる電荷トラップ膜と、前記半導体領域内の少なくとも一つのソース／ドレイン領域に物理的及び電気的に接続され、且つ互いに物理的に離間し、磁化の向きが同一の方向に固定された第１のハーフメタル強磁性金属からなるソース／ドレイン電極と、を有し、前記各ソース／ドレイン領域には、ただ一つの、前記ソース／ドレイン電極が物理的及び電気的に接続され、且つ、前記半導体領域と前記ソース／ドレイン電極は、前記物理的接続により、一つに連結され、端部をソース／ドレイン電極により終端された単一の直列構造を構成する少なくとも１つのＮＡＮＤ列と、前記ＮＡＮＤ列の各電荷トラップ膜上に設けられ、さらに前記電荷トラップ膜以外の前記絶縁膜上に延在する、互いに電気的に絶縁された第２のハーフメタル強磁性金属からなるゲート電極であって、前記ゲート電極のそれぞれは、磁化の向きが前記ソース／ドレイン電極の磁化の向きに略平行な第１の領域と、磁化の向きが前記ソース／ドレイン電極の磁化の向きに略反平行な第２領域から構成され、前記第１領域が、前記ゲート電極に電流を印加することにより、前記電荷トラップ膜上から前記電荷トラップ膜以外の前記絶縁膜上へ、及び、前記電荷トラップ膜以外の前記絶縁膜上から前記電荷トラップ膜上へ、可逆的に移動可能となっているゲート電極と、を備えていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、メモリセルを可及的に小さくできるとともにセル単位で書き込み消去が可能な不揮発性半導体メモリを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態による半導体メモリのＮＡＮＤ列を示す回路図。
【図２】一実施形態による半導体メモリのメモリセルの構成および作用を説明する模式図。
【図３】一実施形態による半導体メモリのメモリセルの構成および作用を説明する模式図。
【図４】一実施形態による半導体メモリの上面図。
【図５】図４に示す切断線Ａ−Ａで切断した場合の一実施形態による半導体メモリの断面図。
【図６】一実施形態による半導体メモリの上面図。
【図７】図６に示す切断線Ｂ−Ｂで切断した場合の一実施形態による半導体メモリの断面図。
【図８】電荷トラップ膜の一具体例を示す断面図。
【図９】ゲート電極に楔状の掘削部を設けた場合の半導体メモリの上面図。
【図１０】図９に示す切断線Ｃ−Ｃで切断した場合の一実施形態による半導体メモリの断面図。
【図１１】一実施形態による半導体メモリの構成を示すブロック図。
【図１２】一実施形態による半導体メモリの製造工程を示す断面図。
【図１３】一実施形態による半導体メモリの製造工程を示す断面図。
【図１４】一実施形態による半導体メモリの製造工程を示す断面図。
【図１５】一実施形態による半導体メモリの製造工程を示す断面図。
【図１６】一実施形態による半導体メモリの製造工程を示す断面図。
【図１７】一実施形態による半導体メモリの製造工程を示す断面図。
【図１８】磁区の移動制御を説明する断面図。
【図１９】磁区の移動制御を説明する断面図。
【図２０】磁区の移動制御を説明する断面図。
【図２１】磁区の移動制御を説明する断面図。
【図２２】磁区の移動制御を説明する断面図。
【図２３】ゲート電極の他の段差形状を示す断面図。
【図２４】ゲート電極の更に段差形状を示す断面図。
【発明を実施するための形態】
【００１４】
本発明の一実施形態による不揮発性半導体メモリについて図面を参照して説明する。
【００１５】
まず、ＮＡＮＤ型メモリの基本構成について説明する。
【００１６】
本実施形態の不揮発性半導体メモリ（以下、単に半導体メモリともいう）は、ＮＡＮＤ型半導体メモリであって、図１に示すように、複数のメモリセルＭを有している。これらの複数のメモリセルＭは、通常、第一の方向（図１の縦方向）、及び、第二の方向（図１の横方向）に周期性を持つ格子状に配置される。第一の方向（図１の縦方向）に隣接するメモリセルＭは、ソース／ドレイン電極を共有する形で直列接続されてＮＡＮＤ列を構成する。このようなＮＡＮＤ列が並列されてメモリセルアレイが構成される。
【００１７】
各ＮＡＮＤ列の一端側のドレイン電極は、選択トランジスタＳ１を介してビット線ＢＬに接続され、他端側のソース電極はやはり選択トランジスタＳ２を介してソース線（図示せず）に接続される。
【００１８】
また、相異なるＮＡＮＤ列に属する第二の方向（図１の横方向）に隣接したメモリセルＭは互いにゲート電極を共有し、第二の方向（図１の横方向）に延在する各ゲート電極がワード線ＷＬを構成する。また、選択トランジスタＳ１、Ｓ２のゲートも同様に選択ゲート線ＳＳＬ、ＧＳＬに共通接続される。
【００１９】
次に、本実施形態の半導体メモリに用いられるメモリセルＭの構成および作用を説明する。
【００２０】
図２および図３は、本実施形態に係る半導体メモリセルＭの断面図である。これらに示すように、メモリセルＭは、半導体層からなるチャネル領域１２と、このチャネル領域１２上に設けられた電荷トラップ膜２０と、この電荷トラップ膜上に設けられたハーフメタル強磁性金属のゲート電極３０と、チャネル領域１２の両側面に設けられたソース／ドレイン領域となるｎ型不純物領域１４ａ、１４ｂと、これらソース／ドレイン領域１４ａ、１４ｂのそれぞれに接し、チャネル領域を間に挟んで対向するように設けられたハーフメタル強磁性金属のソース／ドレイン電極４０ａ、４０ｂと、を備えている。
【００２１】
また、ソース／ドレイン電極４０ａ、４０ｂは、所定の方向（図２及び図３では、例えば、左から右の方向として図示してある）に固定された磁化を有しているとする。さらに、後に別途詳しく説明するのでここでは図示はしないが、紙面に垂直方向に延在するゲート電極には、一部例外的にソース／ドレイン電極４０の磁化の向きと略平行に磁化した領域（以下、簡単のため、単に「磁区」と表現する）を除いて、ソース／ドレイン電極４０の磁化の向きと略反平行に磁化しているとする。このとき、この磁区の位置は、ゲート電極に電流を流すことで移動させることができる。従って、ソース／ドレイン電極の磁化の向きと略平行に磁化した磁区をチャネル領域上に移動させれば、チャネル領域上のゲート電極の磁化方向を、ソース／ドレイン電極の磁化の向きと略平行とすることができることになる。逆に、また、磁区の位置をチャネル領域から離間させることで、チャネル領域上のゲート電極の磁化方向を、略反平行に変化させることもできる。
【００２２】
当然、以下詳しく説明するように、このような、ゲート電極の磁化方向の変化は、半導体メモリセルの動作に影響を与える。まず、図２に示すように、ゲート電極３０の磁化方向が、ソース／ドレイン電極４０の磁化の向きと略反平行（右から左の方向として表現してある）となっている場合を考える。
【００２３】
ハーフメタル強磁性金属から形成されているソース電極４０ａからは、当然、その磁化方向と整合した方向にスピン偏極した電子のみがチャネル領域１２に注入されることになる。従って、ゲート電極３０に正電位を印加した時に、電荷トラップ膜２０中の電荷トラップに捕縛される電子５０も、ソース電極の磁化方向と整合した方向にスピン偏極している（図では、電子５０に左から右の矢印を付与してこれを示す）。このとき、ゲート電極３０の磁化方向はソース電極の磁化の向きと略反平行となっているので、ソース電極の磁化方向と整合した方向にスピン偏極している捕縛電子５０は、ゲート電極３０に流入することはできない。なぜならば、ソース電極の磁化の向きと反平行に磁化したハーフメタル強磁性金属中には、ソース電極の磁化方向と整合した方向にスピン偏極している電子が遷移できる量子力学的状態が存在しないからである。したがって、ソース電極の磁化方向と整合した方向にスピン偏極した捕縛電子５０から見れば、ソース電極の磁化の向きと反平行に磁化したハーフメタル強磁性金属のゲート電極３０は、実効的には絶縁膜として機能することになる。
【００２４】
次に、図３に示すように、ゲート電極に電流を流すことで、磁区をチャネル領域上に移動させ、ゲート電極３０の磁化方向が、ソース／ドレイン電極４０の磁化の向きと略平行（左から右の方向として図示してある）となった場合を考える。この場合、ゲート電極３０の磁化方向はソース電極の磁化の向きと略平行となっているので、ソース電極の磁化方向と整合した方向にスピン偏極している捕縛電子５０は、ゲート電極３０に流入できるようになる。したがって、ゲート電極３０に正電位を印加すれば、電荷トラップ膜２０中に捕縛された電子５０は、容易に、ゲート電極３０に移動し、電荷トラップ膜２０中の電荷を消去できることになる。
【００２５】
ゲート電極中の磁区を、同時には一つのチャネル領域上にしか存在しないように設えれば、磁区が特定のメモリセルのチャネル領域上にあるときには、これ以外のメモリセルのチャネル領域上のゲート電極の磁化方向はソース電極の磁化の向きと略反平行となる。当然、磁区がそのチャネル領域上にある特定のメモリセルを除いて、その他のメモリセルでは、ソース電極の磁化方向と整合した方向にスピン偏極している捕縛電子は、ゲート電極に流入することはできない。よって、電荷の消去は起こらない。従って、電荷トラップ膜２０中の電荷の消去は、この特定のトランジスタのみで進行することになる。
【００２６】
このようにして、ゲート電極３０の磁化方向に応じて特定のトランジスタ、すなわちメモリセルでの選択的個別消去が可能となる。
【００２７】
続いて、この原理を利用した、ＮＡＮＤ型構造を持ちながらも、セル単位で書き込み消去が可能な不揮発性半導体メモリの具体的構成を示す。図４は、本実施形態による半導体メモリのメモリセルアレイの上面図である。図５は、図４における切断線Ａ−Ａによって切断した断面図である。なお、図５においては、層間絶縁膜や配線金属などは図示していない。
【００２８】
図５に示すように、シリコン半導体基板１０上にシリコン酸化膜（ＢＯＸ膜）１１が形成されている。このシリコン酸化膜１１の上部に、複数の単結晶シリコン半導体層（ＳＯＩ層）が形成されている。さらに、各ＳＯＩ層には、互いに離間して形成されたソース／ドレイン領域１４ａ、１４ｂと、これらの間にチャネル領域１２が設けられている。チャネル領域に含まれないＳＯＩ層は、チャネル領域により２つの連結領域に分断されている。本明細書では、以降、この各連結領域を、「ソース／ドレイン領域」と区別せず同じ呼称で統一的に表現する。ここで、各ＳＯＩ層はシリコン酸化膜の上面に、第一の方向、及び、これとは異なる、第二の方向に周期性を持つ２次元格子状に配置されることが望ましい。ここで、「２次元格子」とは、直交格子、斜交格子等の平面的周期構造の一部を意味する。加えて、チャネル領域１２にはｐ型不純物が導入されていることが好ましい。
【００２９】
また、各チャネル領域１２上には、電荷トラップを内部に有する電荷トラップ膜２０が設けられている。さらに、シリコン酸化膜１１および電荷トラップ膜上に延在して、ハーフメタル強磁性金属からなるゲート電極３０１、３０２が、形成されている。これら延在する２つのゲート電極３０１、３０２は、図４に上面図として示すように、それぞれ、縦方向に並行して、複数の電荷トラップ膜２０上に積層している。延在する各ゲート電極は、それぞれワード線を形成する。加えて、各ＳＯＩ層の、各ソース／ドレイン領域には、ハーフメタル強磁性金属からなるソース／ドレイン電極が、それぞれ物理的に接続されている。ここで、「物理的に接続されている」とは、「物理的に接触している」ことを意味する。本明細書では、ソース／ドレイン領域に接続する、物理的及び電気的に一体的に連結したハーフメタル強磁性金属領域を「ソース／ドレイン電極」と同じ呼称で統一的に表現する。このとき、任意のソース／ドレイン電極は、互いに物理的に離間し、且つ、少なくとも一つ、高々２つの異なるＳＯＩ層のソース／ドレイン領域に物理的及び電気的に接続するものとする。
【００３０】
加えて、同一のＳＯＩ層の各ソース／ドレイン領域には、必ず、ただ一つの、ソース／ドレイン電極が物理的及び電気的に接続され、これにより、同一のＳＯＩ層には、必ず、異なる２つのソース／ドレイン電極が接続されるものとする。ここで、「電気的に接続する」とは、「電圧を印加したとき電流が流れる状態にある」ことを意味する。また、ただ一つのＳＯＩ層にのみ接続しているソース／ドレイン電極を特に端部ソース／ドレイン電極と表現することにする。また、ＳＯＩ層とソース／ドレイン電極との接続により一つに物理的に連結されているＳＯＩ層とソース／ドレイン電極の集合をＮＡＮＤ列と表現することにする。
【００３１】
すべてのＮＡＮＤ列は、必ず、端部ソース／ドレイン電極を含むとする。加えて、すべてのＮＡＮＤ列に含まれるＳＯＩ層の個数は複数であるとする。この結果、任意のＮＡＮＤ列は、端部ソース／ドレイン電極により終端された単一の直列構造となる。各ＮＡＮＤ列はビット線を形成する。
【００３２】
また、任意のワード線と任意のビット線は必ずただ一つのチャネル領域上で交差するとする。具体的には、図４に上面図として示すように、横方向（第一の方向）に互いに隣接した２つのＳＯＩ層の間を接続するように、ハーフメタル強磁性金属からなるソース／ドレイン電極４０１、４０２が設けられる。ソース／ドレイン電極４０１及びこれに接続するＳＯＩ層、また、ソース／ドレイン電極４０２及びこれに接続するＳＯＩ層が、それぞれ、第一の方向に並行して伸展するＮＡＮＤ列（ビット線）を構成する。図示はしないが、各ＮＡＮＤ列の端部には、端部ソース／ドレイン電極が存在することは言うまでもない。
【００３３】
ゲート電極３０１、３０２は、シリコン酸化膜および電荷トラップ膜上に、縦方向（第二の方向）に、並行して延在しワード線を構成する。縦方向（第二の方向）に並行して延在するワード線と、横方向（第一の方向）に並行して伸展するビット線は、ただ一つのチャネル領域上でのみ交差することも明らかである。
【００３４】
図４に示す各ＮＡＮＤ列においては、複数のＳＯＩ層（半導体層）が、図４に示す横方向に直線的に配置された構成となっているが、連続な「単純曲線」に沿って配置されていてもよい。ここで、「単純曲線」とは、自身と交わらない曲線を意味し、曲線は、直線や、折れ線をも含むものとする。この場合も、複数のＮＡＮＤ列に含まれる複数のＳＯＩ層はシリコン酸化膜（ＢＯＸ膜）の上面に、第一の方向、及び、第二の方向に周期性を持つ２次元格子状に配置されることが望ましい。このとき、各ＮＡＮＤ列は、第一の方向に沿って延在し、各ゲート電極は、第二の方向に沿って延在することなる。
【００３５】
また、任意のＮＡＮＤ列上の各ゲート電極は、同時に、他の任意のＮＡＮＤ列上のゲート電極でもあるようにする。即ち、各ゲート電極（ワード線）は、一体として、ハーフメタル強磁性金属により構成されているのであって、単に、異なるＮＡＮＤ列上の各ハーフメタル強磁性金属ゲート電極を、常磁性金属等により電気的に接続して、共通のゲート電極を構成するよう延在させたものではないことを注意しておく。
【００３６】
このような構成では、任意のNAND列（ビット線）と任意のゲート電極（ワード線）は、必ず、ただ一つのチャネル領域上でのみ交差する。また、以下に説明する「磁区」も、各ゲート電極中に少なくとも１つあればよいことになる。
【００３７】
ソース／ドレイン電極４０１、４０２、およびゲート電極３０１、３０２を形成するハーフメタル強磁性金属としては、例えば、Ｃｏ２ＭｎＸ（ここでＸはＧａ、Ｓｉ、Ａｌ、Ｇｅ、Ｓｎ、Ｓｂなどの元素を表す）や、Ｃｏ２（ＣｒｙＦｅ１−ｙ）Ａｌ系、或いは、Ｃｏ２ＦｅＡｌｙＳｉ１−ｙ系のホイスラー合金、ＣａＢｉ、ＣｒまたはＭｎを（数ａｔｏｍｉｃ％以上）導入したＳｉＣ、ＫＣｒＳｅ２、ＣｒＯ２、ＣｒＡｓ、ＣｒＳｂ、Ｆｅ３Ｏ４、ＦｅｘＣｏ１−ｘＳ２等を用いることができる。
【００３８】
加えて、ソース／ドレイン電極の上部に、それぞれの磁化を強固に且つ安定的に固着するために、例えば、ＦｅＭｎ、ＰｔＭｎ、ＮｉＭｎ、ＩｒＭｎ、ＮｉＯ、Ｆｅ２Ｏ３などのような反強磁性層を設けても良い。
【００３９】
さらに、ゲート電極３０１、３０２の両側には例えばシリコン窒素化膜からなるゲート側壁３５を設けることが望ましい。
【００４０】
そして、この、ゲート側壁３５の直下の、ＳＯＩ層に、ｎ型の導電性不純物を導入し、ソース／ドレイン領域１４ａ、１４ｂを形成すれば都合が良い。ｎ型ソース／ドレイン領域の存在により、メモリセルはｎ型電界効果型トランジスタとして機能する。また同時に、高濃度のｎ型の導電性不純物の導入により、ソース／ドレイン電極４０１、４０２と、チャネル領域１２を含む半導体層との間のコンタクト抵抗が低減することになる。
【００４１】
さらに、図４に示すように、ハーフメタル強磁性金属ソース／ドレイン電極４０１、４０２の磁化は、ある一定の方向（図４では、上方向として表示）に固定されている。また、ワード線を構成する各ハーフメタル強磁性金属ゲート電極３０１、３０２には、それぞれ、ソース／ドレイン電極の磁化の向きと略平行に磁化した磁区３０ｂ１、３０ｂ２が形成されている。もちろん、これ以外のゲート電極部分３０ａ１、３０ａ２の磁化は、ソース／ドレイン電極４０１、４０２の磁化と略反平行となっている。特に、図４に示す状態では、各メモリセルのチャネル領域上のゲート電極の磁化の方向は、ソース／ドレイン電極の磁化の方向と略反平行となっている。すなわち、各メモリセルの状態は、図２に示す状態となっている。
【００４２】
この場合、ゲート電極の磁化方向がソース電極の磁化の向きと略反平行となっているので、図５に断面図として示すように、各ゲート電極に正電位を印加した場合、ソース電極の磁化方向と整合した方向にスピン偏極している捕縛電子（図では、左から右の矢印を付与してこれを表現する。矢印の方向は偏極の方向とは必ずしも一致してはいない。）が、電荷トラップ膜２０中の電荷トラップに捕縛されるものの、ゲート電極には流入しない。したがって、通常のＮＡＮＤ型フラッシュメモリと同等の操作で、各メモリセルの電荷トラップ膜中の電荷トラップに電荷を蓄えること、すなわち書き込みすることが可能となる。
【００４３】
これに対し、ワード線３０２に電流パルスを与えれば、磁区３０ｂ２を特定のメモリセルのチャネル層上部に移動させれば、図６に示すような磁区配置を実現できる。実際、磁区は、米国特許第６，８３４，００５号明細書に開示されているように、電流パルスの流れる方向と反対に移動させることが可能である。このため、ワード線３０２に、図６に矢印で示す方向に、電子流をパルス状に与えることで、磁区３０ｂ２をメモリセルのチャネル層上部に移動させることができる。
【００４４】
図７は、図６に示す切断線Ｂ−Ｂで切断した断面図である。図７に示すように、シリコン酸化膜（ＢＯＸ）１１の上部のチャネル領域１２を含む半導体層１０２の側部には、絶縁膜３８が形成されている。ワード線となるゲート電極３０２は、矢印で示す方向に磁化している。ソース／ドレイン電極４０１、４０２の磁化方向と略平行となるように磁化した磁区３０ｂ２は、電流により、図７に示す右側のメモリセルの電荷トラップ膜２０上に移動し、このメモリセルでは、図３に示す状態が実現されている。
【００４５】
このとき、右側のメモリセルの電荷トラップ膜２０に捕獲された、スピン偏極した捕縛電子は、磁区３０ｂ２からなるゲート電極に流入できるようになる。したがって、ゲート電極に正電位を印加すれば、電荷トラップ膜２０中に捕縛された電子は、容易に、ゲート電極に移動し、電荷トラップ膜中の電荷を消去できる。
【００４６】
このとき、ソース／ドレイン電極の磁化の方向と略平行に磁化したゲート電極（磁区）と電荷トラップ膜２０中の電荷トラップとの間の電荷遷移確率を、チャネル領域１２と電荷トラップ膜中の電荷トラップとの間の電荷遷移確率よりも大きくしておくことが望ましい。これは、電荷トラップ膜２０中の電荷トラップの位置を、チャネル領域１２よりゲート電極により近づけることにより容易に実現できる。または、図８に示すように、電荷トラップ膜２０を、絶縁層２０ａ、電荷トラップ層２０ｂ、および絶縁層２０ｃをこの順序でチャネル領域１２上に積層した積層構造とし、絶縁層２０ａと、絶縁層２０ｃを異なる材質で構成し、更に絶縁層２０ａの、チャネル領域１２を構成する半導体の伝導帯からのエネルギーバリアの高さを大きくすることでも実現できる。
【００４７】
捕縛電子５０のゲート電極への遷移確率が、チャネル領域と電荷トラップ膜２０中の電荷トラップとの間の遷移確率よりも大きければ、書き込み時のゲート電圧より小さな正電位をゲート電極に与えることで、チャネル領域１２から電荷トラップへ電子を捕縛することなく、電荷トラップ膜２０中の電荷を消去できる。ここで、電荷トラップ膜２０中の電荷トラップ層としては、もちろん、例えばシリコンからなる、フローティングゲート電極を利用できる。
【００４８】
もちろん、ソース／ドレイン電極の磁化の方向と略平行な方向に磁化したワード線の磁区が、特定のメモリセルのチャネル領域上のみに存在するようにすれば、上記の電荷トラップ膜２０中の電荷の消去は、この特定のメモリセルのみで進行する。チャネル領域上のゲート電極に、ソース／ドレイン電極の磁化の方向と略反平行な方向に磁化したハーフメタル強磁性体が存在するその他のメモリセル（例えば、図７の左側のメモリセル）では、スピン偏極した捕縛電子がゲート電極に流入することはできないので、電荷の消去は起こらない。したがって、特定のメモリセルでの消去が個別に可能となる。
【００４９】
また、図７に示すように、ワード線となるゲート電極の下部には、ＢＯＸ１１上にチャネル領域１２を設けたことによる生じる段差１８をそのまま残しておいてもよい。このような段差１８が生じた場所（段差部）には磁区の境界である磁壁が束縛されやすい傾向がある。したがって、磁区の移動を、このような段差部に整合して離散的に行うことが可能となる。この結果、磁区を、制御性よく、チャネル領域上に移動させたり、ここから外したりすることができる。
【００５０】
また、これとは別に、図９に上面図、図１０に図９のＣ−Ｃ断面図として示すように、ゲート電極３０１、３０２に、楔状の掘削部１９を形成すれば（即ち非磁性体の食い込みを入れることと同等）磁壁は、強磁性体中に存在する非磁性体領域に束縛されやすい性質があるので、磁壁を掘削部１９に誘導することができる。このような掘削部１９を所望の位置に配置することで、磁区３０ｂ１、３０ｂ２の移動を、掘削部１９の配置に整合して離散的に行うことが可能となる。
【００５１】
この結果、図７に示す場合のように段差部１８を残置しなくとも、チャネル領域１２を含む半導体層間に絶縁膜を埋め込み、半導体層間の段差を平坦化し上で、この平坦面上にハーフメタル強磁性金属のゲート電極を延在形成した場合でも、磁区３０ｂ１、３０ｂ２を、制御性よく移動させることができる。また、磁区３０ｂ１、３０ｂ２は、ハーフメタル強磁性金属のゲート電極の下部の材質の変化（誘電率の変化など）に同調して移動する傾向があるので、掘削部や段差がなくても、チャネル領域１２を含む半導体層に移動させたり、ここから外したりすることも可能である。
【００５２】
このように構成されたメモリセルアレイの周囲には、図１１に示すように、周辺回路を設置する。アドレスピンから適切な信号（例えば、アドレス信号、制御信号等）を入力すると、アドレスバッファ、行デコーダ、列デコーダ、マルチプレクサ、デマルチプレクサを経てビット線、ワード線が選択され、この選択されたビット線およびワード線に接続するメモリセルが選択される。この選択されたメモリセルに、上記ビット線およびワード線を通して制御信号を送ることにより、書き込み、消去を行うことができる。また選択されたメモリセルの応答を出力ピンから検出することで、選択されたメモリセルに記憶された情報を読み出すことができる。
【００５３】
本実施形態のように、各メモリセルに対して個別に消去を行う場合に、選択されたワード線に、電流パルスを印加するためには、図１１に示すように、パルス発生器と、これをワード線への入力とするためのマルチプレクサを加えるだけで良い。
【００５４】
このように、ＮＡＮＤ型構造を持ちながら、メモリセル単位で書き込み、消去が可能な不揮発性半導体メモリが実現される。
【００５５】
＜Magnetic Shift Resisterとの差異＞
次に、本実施形態の半導体メモリと、磁区の移動を利用した他のメモリ素子との差異について、説明する。
【００５６】
磁区の電流パルスによる移動を用いたメモリ素子(Magnetic Shift Resister)は、米国特許第６，８３４，００５号明細書に開示されているが、この素子は、長い強磁性体中の磁区の配置そのものに情報を蓄えるものである。当然、情報の書き換えには、強磁性体各部の磁化の反転を必要とする。一方、本実施形態においては、情報は、各メモリセルの電荷トラップ膜に電荷として蓄えられており、当然、磁化の反転は必要としない。また、本実施形態においては、磁区の移動のみを用いているので、磁化反転のための装置を設ける必要はない。
【００５７】
また、米国特許第６，８３４，００５号明細書では、情報の蓄積に利用できる領域は、基本的に、強磁性体トラックのうち半分しかない。これは、情報の蓄積された磁区の配置パターンを変えずに、読み取り装置のある特定位置に移動させるためには、情報の蓄積された磁区の配置パターンと同一の長さの、情報蓄積に利用しえないバッファ領域を設けなければならないからであり、非効率的である。
【００５８】
一方、本実施形態においては、情報は、各メモリセルの電荷トラップ膜に電荷として蓄えられており、基本的に、各ワード線に１個の磁区を設け、これを移動させるだけで良い。不必要な強磁性体トラックを形成しなくてもよいので、集積化が容易となる。
【００５９】
＜製造方法＞
次に、本実施形態による半導体メモリの製造方法の一例を、図面を参照して説明する。図１２乃至図１７は、図４におけるＡ−Ａ断面図に対応する断面図である。
【００６０】
まず、公知の技術を用いて形成した、ＳＯＩ(Silicon On Insulator)ウェハーを用意する。このＳＯＩウェハーは、シリコン半導体基板１０、このシリコン半導体基板１０上に形成されたシリコン酸化膜（以下、ＢＯＸ膜とも云う）１１、およびこのＢＯＸ膜１１上に形成された素子形成用単結晶シリコン半導体層（ＳＯＩ層）１２を有している。
【００６１】
次いで、ＳＯＩ層１２上に、電荷トラップを含む電荷トラップ膜２０（例えば、図８に示すように、シリコン酸化膜２０ａ、シリコン窒化膜２０ｂ、シリコン酸化膜２０ｃの積層膜２０）を公知の技術を用いて形成する（図１２）。
【００６２】
次に、メモリセル形成領域以外のＳＯＩ層１２および電荷トラップ膜２０をリソグラフィー技術、ＲＩＥ(Reactive Ion Etching)法などを用いて除去し、チャネル領域１２を含む半導体層を形成する。この半導体層１２の側部には、例えば熱酸化により、図７に示す絶縁膜３８を更に形成する。
【００６３】
次いで、ゲート電極（即ちワード線）を形成すべき領域に、リソグラフィー技術、ＲＩＥ法などを用いて、例えば、炭素からなるダミーゲート５００を形成する（図１３）。このダミーゲート５００をマスクとして、例えばイオン注入法を用いて、ｎ型不純物をダミーゲート５００の両側の半導体層１２に導入し、熱処理を行い、これを活性化することで、ソース／ドレイン領域１４を形成する（図１３）。
【００６４】
なお、チャネル領域１２を含む半導体層１２には、予め、ソース／ドレイン領域１４と逆導電型であるｐ型不純物を導入しておいてもよい。また、完全空乏型のトランジスタを形成する場合は、チャネル領域１２に特に導電性不純物を導入する必要はない。
【００６５】
この後、ダミーゲート５００の左右の側面に、ゲート側壁２５となる例えばシリコン窒化膜を、例えばＣＶＤ(Chemical Vapor Deposition)法、ＲＩＥ法により形成する。このとき、ゲート側壁２５の直下以外の領域のソース／ドレイン領域１４も同時に除去する。したがって、ゲート側壁２５の直下にのみ、ソース／ドレイン領域１４が存在する（図１４）。
【００６６】
次に、層間絶縁膜６００として例えばシリコン酸化膜を、ＣＶＤ法などを用いて堆積する。続いて、この層間絶縁膜６００にリソグラフィー技術、ＲＩＥ法などの方法で、ソース／ドレイン電極の形成部分に開口６０１を形成し、その後、例えば方向性スパッタ法を用いて、ハーフメタル強磁性金属４０を堆積する。ソース／ドレイン電極の形成部分には、ハーフメタル強磁性金属のソース／ドレイン電極４０が形成される（図１５）。
【００６７】
ハーフメタル強磁性金属４０としては、例えば、Ｃｏ２ＭｎＸ（ここで、ＸはＧａ、Ｓｉ、Ａｌ、Ｇｅ、Ｓｎ、Ｓｂなどの元素を表す）や、Ｃｏ２（ＣｒｙＦｅ１−ｙ）Ａｌ系、或いは、Ｃｏ２ＦｅＡｌｙＳｉ１−ｙ系のホイスラー合金、ＣａＢｉ、ＣｒまたはＭｎを（数ａｔｏｍｉｃ％以上）導入したＳｉＣ、ＫＣｒＳｅ２、ＣｒＯ２、ＣｒＡｓ、ＣｒＳｂ、Ｆｅ３Ｏ４、ＦｅｘＣｏ１−ｘＳ２等を用いることができる。更に、ハーフメタル強磁性金属のソース／ドレイン電極の上部に、それぞれの磁化を強固に且つ安定的に固着するために、例えば、ＦｅＭｎ、ＰｔＭｎ、ＮｉＭｎ、ＩｒＭｎ、ＮｉＯ、Ｆｅ２Ｏ３などのような反強磁性層を設けても良い。
【００６８】
次に、図１６に示すように、ソース／ドレイン領域４０に至る開口部６０１に、ＳＯＧ（Spin on Glass、珪素化合物ＲｎＳｉ（ＯＨ）４−ｎ、Ｒ：有機分子及び添加材）のような流動性を示すシリコン酸化膜の材料物質を含む材料７００を埋め戻し、その後、表層のハーフメタル強磁性金属４０および層間絶縁膜６００を、ＲＩＥ法などの公知の技術の効果的な方法でエッチング除去する。さらに、ＣＭＰ(Chemical Mechanical Polishing)法などを用いて平坦化して、炭素からなるダミーゲート５００の上部を露出させる。次いで、炭素からなるダミーゲート５００を、例えば、酸素プラズマに曝すことで選択的に除去する（図１６）。これにより、ダミーゲート５００が除去された後には、ゲート電極形成用の溝が形成されることになる。
【００６９】
このようにして形成されたゲート電極形成用の溝に、ハーフメタルゲート強磁性金属のゲート電極３０１、３０２となる、ハーフメタル強磁性金属を、スパッタ法、ＲＩＥ法、ＣＭＰ法などの公知の技術を用いて埋め戻す（図１７）。このゲート電極の製造方法は、ダマシン形成法である。
【００７０】
ゲート電極３０１、３０２となるハーフメタル強磁性金属としては、例えば、Ｃｏ２ＭｎＸ（ここでＸはＧａ、Ｓｉ、Ａｌ、Ｇｅ、Ｓｎ、Ｓｂなどの元素を表す）や、Ｃｏ２（ＣｒｙＦｅ１−ｙ）Ａｌ系、或いは、Ｃｏ２ＦｅＡｌｙＳｉ１−ｙ系のホイスラー合金、ＣａＢｉ、ＣｒまたはＭｎを（数ａｔｏｍｉｃ％以上）導入したＳｉＣ、ＫＣｒＳｅ２、ＣｒＯ２、ＣｒＡｓ、ＣｒＳｂ、Ｆｅ３Ｏ４、ＦｅｘＣｏ１−ｘＳ２等を用いることができる。ソース／ドレイン電極４０を形成するハーフメタル強磁性金属と必ずしも同一である必要はない。
【００７１】
引き続き、ソース／ドレイン電極４０とゲート電極３０１、３０２に互いに反平行な磁化を付与する。それぞれの電極に磁化を与えるに当たっては、基板の温度を、それぞれの工程に適切な温度に設定しつつ、磁化したい方向に磁場を印加することが望ましい。特に、強磁性金属とともに、磁化を強固に且つ安定的に固着するために、反強磁性層を用いる場合、反強磁性体のＮｅｅｌ温度程度に昇温して磁場中で冷却を行うことが効果的である。異なるＮｅｅｌ温度を持つ反強磁性層を各強磁性金属の電極に用いることで、適切な温度で磁化付与を行えば、各電極への個別的な磁化付与が可能となる。
【００７２】
特に、ワード線となるゲート電極３０１、３０２の所定の位置に、ソース／ドレイン電極の磁化の方向に磁化した磁区３０ｂ１、３０ｂ２を形成するためには、磁区３０ｂ１、３０ｂ２を形成したい部分に、ゲート電極の３０ａ１、３０ａ２部とは異なる反強磁性層を積層し、上記の要領で異なる磁化を与えればよい。磁化を付与した後は、ゲート電極上の反強磁性層は除去しても良い。
【００７３】
また、初期的に磁区を形成したい部分のみハーフメタル強磁性体の膜厚を特に薄くすることも有効である。ハーフメタル強磁性体の膜厚が異なると磁気異方性エネルギーが実効的に異なるため、ウェハー全体を磁場中において３００℃前後の温度範囲でアニールし、磁場中で室温まで冷却すると、磁気異方性エネルギーが実効的に大きい膜厚が厚い層のみが、磁場の方向に向くことになる。
【００７４】
この後、さらに層間絶縁膜を形成し、これに、必要な部分にコンタクトホールを穿ち、このコンタクトホールに、例えばＡｌのような配線金属を充填形成する。この上にコンタクトホールを接続する金属配線を加工形成し、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体メモリを完成させる。
【００７５】
＜磁区移動制御について＞
次に、磁区の移動制御について図１８（ａ）乃至図２４を参照して説明する。図１８（ａ）乃至図２４は、図６に示す切断線Ｂ−Ｂで切断した断面図である。
【００７６】
図７で説明したように、ワード線となるハーフメタル強磁性金属のゲート電極の段差部には磁区の境界である磁壁が束縛されやすい傾向があること、および図９、図１０で説明したように、ゲート電極に、掘削部を形成すれば磁壁が、掘削部に配置しやすいことは前述した。このことを利用して、磁区の移動を細かく制御することで、多段階の消去動作を実現することもできる。
【００７７】
図１８（ａ）、１８（ｂ）には、電子パルスの印加によって誘起される磁区の移動を、電子パルスの印加前後の磁区の配置によって示す。各チャネル領域１２を含む半導体層の上部のハーフメタル強磁性金属のゲート電極３０２には、図に示すように、ＲＩＥ法などの公知の技術の効果的な方法で、両側に溝３２２が形成されている。
【００７８】
図１８（ａ）に示す磁区配置Ａにおいては、ソース／ドレイン電極４０の磁化の方向に略平行に磁化した磁区３０ａ２はＢＯＸ膜１１の上部に位置している。
【００７９】
ゲート電極３０２に図に示す方向に第１電子流パルスを印加することで、磁区３０ｂ２は移動し、チャネル領域１２を含む半導体層上の溝３２２に隣接する。この結果、図１８（ｂ）に示す磁区配置Ｂが実現する。
【００８０】
この状態で、更に第２電子流パルスをゲート電極３０２に印加すると、磁区３０ｂ２が移動して、図１９（ａ）に示す磁区配置Ｂから、図１９（ｂ）に示す磁区配置Ｃとなる。すなわち、チャネル領域１２と、磁区３０ｂ２とのオーバラップ部分が生じる。
【００８１】
この状態で、更に第３電子流パルスをゲート電極３０２に印加すると、磁区３０ｂ２が移動して、図２０（ａ）に示す磁区配置Ｃから、図２０（ｂ）に示す磁区配置Ｄとなる。この磁区配置Ｄは、磁区配置Ｃに比べてチャネル領域１２と、磁区３０ｂ２とのオーバラップ部分が増加した状態となっている。
【００８２】
この状態で、更に第４電子流パルスをゲート電極３０２に印加すると、磁区３０ｂ２が移動して、図２１（ａ）に示す磁区配置Ｄから、図２１（ｂ）に示す磁区配置Ｅとなる。この磁区配置Ｅは、チャネル領域１２が磁区３０ｂ２によって完全に覆われた状態となっている。
【００８３】
この状態で、更に第５電子流パルスをゲート電極３０２に印加すると、磁区３０ｂ２が移動して、図２２（ａ）に示す磁区配置Ｅから、図２２（ｂ）に示す磁区配置Ａ’となる。
【００８４】
この磁区配置Ａ’は、チャネル領域１２と、磁区３０ｂ２とのオーバラップ部分が存在しない状態となっている。そして、この磁区配置Ａ’はビット線を一周期分移動したことを除いて、実質的に、磁区配置Ａと同等である。磁区配置Ｅから磁区配置Ａ’へと遷移させる第５電子流パルスは他の第１乃至第４電子流パルスに比べて強めにすることが望ましい。
【００８５】
磁区配置Ｃ乃至磁区配置Ｅにおいては、いずれも、チャネル領域１２を含む半導体層上にソース／ドレイン電極の方向に磁化した磁区３０ｂ２が存在するが、そのチャネル領域１２を含む半導体層上にある面積（オーバラップしている部分の面積）は、磁区配置Ｃから磁区配置Ｅに移るにしたがって順次大きくなる。
【００８６】
したがって、同じ消去動作を行っても、消去動作を、磁区配置Ｃ乃至磁区配置Ｅのどの磁区配置の時に行うかによって、電荷トラップ膜２０中の電荷の減少量を調節することが可能となる。逆にいえば、電荷トラップ膜２０中の残存電荷量を多段階に設定することができることになる。このことにより、多値ＮＡＮＤ型半導体メモリを実現することが可能となる。
【００８７】
なお、ゲート電極の段差形状としては、溝３２２を設ける代わりに、図２３及び図２４に示すような凸部３２３、３２４を設けてもよい。
【００８８】
また、上記実施形態は、メモリセルがｎ型電界効果型トランジスタであったが、メモリセルとしてｐ型電界効果型トランジスタを用いてよいことはいうまでもない。
【００８９】
更に、電界効果型トランジスタを形成する半導体基板は、Ｓｉに限定されるものではなく、Ｇｅ、ＧａＡｓのような半導体基板、或いは、これらとＳｉが同一基体上に形成された 複合基板などを使用することが可能である。
【００９０】
以上、詳述してきた様に、本実施形態の半導体メモリによれば、各メモリセルは、ＮＡＮＤ型構造で直列接続されたトランジスタのソース／ドレイン電極を所定の方向に磁化したハーフメタル強磁性金属により形成し、また、ゲート電極を上記所定の方向と略反平行な方向に磁化したハーフメタル強磁性金属により形成し、加えて、ゲート電極の一部に、電流によりその位置を移動できる、上記所定の方向に磁化した磁区を具備している。これにより、以下の効果を得ることができる。
（Ａ） チャネル領域上に所定方向と略反平行な方向に磁化したハーフメタル強磁性金属のゲート電極が存在するメモリセルでは、電荷トラップ膜中の電荷トラップに捕縛されるスピン偏極した電子はハーフメタル強磁性金属のゲート電極に流入することはできない。このため、ハーフメタル強磁性金属のゲート電極は絶縁膜としても機能する。
（Ｂ） チャネル領域上に所定の方向と略平行な方向に磁化した磁区が存在するメモリセルでは、電荷トラップ膜中の電荷トラップに捕縛されるスピン偏極した電子は、ゲート電極に流入できるようになる。したがって、ゲート電極に正電位を印加すれば、電荷トラップ膜中の電荷トラップに捕縛されるスピン偏極した電子は、容易に、ゲート電極に移動し、電荷トラップ膜中の電荷を消去することができる。
【００９１】
したがって、
（１） 各メモリセルのゲート電極の磁化の方向を、ソース／ドレイン電極の磁化の方向と略反平行とすることで、通常のＮＡＮＤ型フラッシュメモリと同等の操作で、各メモリセルの電荷トラップ膜中の電荷トラップに電荷を蓄えること（書き込み）が可能となる。
（２） ワード線に電流パルスを与え、ソース／ドレイン電極の磁化の方向と略平行な方向に磁化した磁区を特定のメモリセルのチャネル領域の上部に移動させ、その他のメモリセルのチャネル領域の上部のゲート電極の磁化の方向を、ソース／ドレイン電極の磁化の方向と略反平行とすることで、特定のメモリセルでの消去が個別に可能となる。
（３） 磁区と電荷トラップ膜中の電荷トラップとの間の電荷の遷移確率を、チャネル領域と電荷トラップ膜中の電荷トラップとの間の電荷の遷移確率よりも大きくしておくことで、書き込み時のゲート電圧より小さな正電位をゲート電極に与えることにより、チャネル領域から電荷トラップ膜への電荷蓄積を進行させることなく、電荷トラップ膜中の電荷を消去できる。
（４） チャネル領域を含む半導体層による段差をそのまま残すことで、このような段差が形成された段差部に整合して磁区の移動を離散的に行うことが可能となる。この結果、磁区を、制御性よく、チャネル領域を含む半導体層の上部に移動させたり、ここから外したりすることができる。
（５） チャネル領域を含む半導体層の上部のゲート電極に、さらに溝や凹凸を形成することで、磁区がチャネル領域を含む半導体層とオーバラップする面積を多段階に調節することが可能となる。この結果、電荷トラップ膜中の残存電荷量を多段階に設定することができ、多値半導体メモリが実現できる。
（６） 情報は、各メモリセルの電荷トラップ膜に蓄えられており、磁化の反転は必要としない。磁区の移動のみを用いているので、米国特許第６，８３４，００５号明細書に記載された発明と異なり、磁化反転のための装置を設ける必要はない。
（７） 情報は、各メモリセルの電荷トラップ膜に蓄えられており、基本的に、各ワード線に１個の磁区を設け、これを移動させるだけで良い。このため、米国特許第６，８３４，００５号明細書に記載された発明と異なり、情報蓄積に利用しえないバッファ領域が必要でなくなるので集積化が容易である。
【００９２】
このように、ＮＡＮＤ型構造を持ちながら、メモリセル単位で書き込み、消去が可能な不揮発性半導体メモリが実現される。
【００９３】
なお、上記実施形態の不揮発性半導体メモリにおいては、ビット線（ＮＡＮＤ列）は複数本であったが、１本であってもよい。この場合、メモリセルは一列に配置される。
【符号の説明】
【００９４】
１０ シリコン半導体基板
１１ シリコン酸化膜（ＢＯＸ膜）
１２ チャネル領域を含む半導体層
１４ ソース／ドレイン領域
１４ａ ソース領域
１４ｂ ドレイン領域
２０ 電荷トラップ膜
２０ａ 絶縁層
２０ｂ 電荷トラップ層
２０ｃ 絶縁層
３０ ハーフメタル強磁性金属のゲート電極
３０１ ハーフメタル強磁性金属のゲート電極（ワード線）
３０２ ハーフメタル強磁性金属のゲート電極（ワード線）
３０ａ１ 磁化の方向が反転しているゲート電極中の磁区
３０ｂ１ 磁化の方向が反転しているゲート電極中の磁区
３０ａ２ 磁化の方向が反転しているゲート電極部分
３０ｂ２ 磁化の方向が反転しているゲート電極部分
３５ ゲート側壁
３８ 絶縁膜
４０ ハーフメタル強磁性金属
４０１ ソース／ドレイン電極
４０２ ソース／ドレイン電極
４０ａ ソース電極
４０ｂ ドレイン電極
３２２ ゲート電極中の溝（凹部）
３２３ ゲート電極中に形成された凸部
３２４ ゲート電極中に形成された凸部
５００ ダミーゲート
６００ 層間絶縁膜
６０１ 層間絶縁膜の開口部
７００ 層間絶縁膜
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに関する。
【背景技術】
【０００２】
高周波移動体通信の目覚しい普及に代表されるように、超高速高機能の半導体装置の実現により社会生活の情報化が著しく進行している。これに伴い、不揮発性半導体メモリの需要も時を追って増大している。
【０００３】
このような不揮発性半導体メモリとしては、現在、フラッシュメモリが最も注目を集めている。このフラッシュメモリは、その構造によりさらに細分化され、ＮＯＲ型とＮＡＮＤ型とに分かれるのであるが、より単純な構造と少ないコンタクト数により、メモリセルを微細化できるのは、電荷トラップ層(電荷蓄積層)を備えたトランジスタを直列接続したＮＡＮＤ型である（例えば、非特許文献１参照）。
【０００４】
微細化に適したこのＮＡＮＤ型フラッシュメモリでは、データの書き込みはセル単位で行うのであるが、しかし、データの消去は、各セルで共有している基板ウェル領域に正電位を与えて一括して行っている。
【０００５】
もちろん、セル単位で消去を行うことができれば、メモリとしての利便性が向上することは明らかではあるが、ＮＡＮＤ型フラッシュメモリにおいてセル単位で消去を行う場合、各ビットラインでウェル領域を個別に設ける必要が生じる。このため、メモリセルを小さくすることが適わなくなるのである。
【０００６】
セル単位で消去を行うことができる不揮発性半導体メモリとしては、ＭＲＡＭ (Magnetic Random Access Memory)が知られているが、このＭＲＡＭの構造は、基本的には、選択トランジスタとこれに接続されたＭＴＪと呼ばれる磁気抵抗素子から構成され、結局、その構造は、ＮＯＲ型フラッシュメモリと同等かそれ以上に複雑となってしまう。この事情は、磁気抵抗素子の代わりに強誘電体を用いた、強誘電体メモリ（以下、ＦｅＲＡＭ(Ferroelectric Random Access Memory)とも云う）においても変わらない。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】"Nonvolatile Memory Technologies with Emphasis on Flash", J. Brewer and M. Gill, (2008) Wiely-Interscience (Wiley & Sons,Inc)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上、説明した通り、セル単位で書き込み消去が可能な不揮発性半導体メモリを、微細化が可能な、トランジスタを直列接続したＮＡＮＤ型構造で実現しようとしても、ウェル領域を分離する必要が生じるため、結局、メモリセルを小さくすることができなくなるという困難があった。
【０００９】
また、セル単位で書き込み消去が可能な不揮発性半導体メモリを、ＮＯＲ型構造で実現しようとしても、各セルに選択トランジスタとこれに接続された外部記憶素子からなる複雑なセル構造が必要となり、やはり、微細化に不適であった。
【００１０】
本発明は、上記事情を考慮してなされたものであって、メモリセルを可及的に小さくできるとともにセル単位で書き込み消去が可能な不揮発性半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様による不揮発性半導体メモリは、少なくとも１つのＮＡＮＤ列を含み、前記ＮＡＮＤ列は、絶縁膜上に物理的に離間して配置された複数の半導体領域と、各半導体領域内に、互いに離間して形成されたソース／ドレイン領域と、各半導体領域内の前記ソース／ドレイン領域の間に形成されたチャネル領域と、各チャネル領域上に設けられ、前記チャネル領域から電荷をトラップすることのできる電荷トラップ膜と、前記半導体領域内の少なくとも一つのソース／ドレイン領域に物理的及び電気的に接続され、且つ互いに物理的に離間し、磁化の向きが同一の方向に固定された第１のハーフメタル強磁性金属からなるソース／ドレイン電極と、を有し、前記各ソース／ドレイン領域には、ただ一つの、前記ソース／ドレイン電極が物理的及び電気的に接続され、且つ、前記半導体領域と前記ソース／ドレイン電極は、前記物理的接続により、一つに連結され、端部をソース／ドレイン電極により終端された単一の直列構造を構成する少なくとも１つのＮＡＮＤ列と、前記ＮＡＮＤ列の各電荷トラップ膜上に設けられ、さらに前記電荷トラップ膜以外の前記絶縁膜上に延在する、互いに電気的に絶縁された第２のハーフメタル強磁性金属からなるゲート電極であって、前記ゲート電極のそれぞれは、磁化の向きが前記ソース／ドレイン電極の磁化の向きに略平行な第１の領域と、磁化の向きが前記ソース／ドレイン電極の磁化の向きに略反平行な第２領域から構成され、前記第１領域が、前記ゲート電極に電流を印加することにより、前記電荷トラップ膜上から前記電荷トラップ膜以外の前記絶縁膜上へ、及び、前記電荷トラップ膜以外の前記絶縁膜上から前記電荷トラップ膜上へ、可逆的に移動可能となっているゲート電極と、を備えていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、メモリセルを可及的に小さくできるとともにセル単位で書き込み消去が可能な不揮発性半導体メモリを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態による半導体メモリのＮＡＮＤ列を示す回路図。
【図２】一実施形態による半導体メモリのメモリセルの構成および作用を説明する模式図。
【図３】一実施形態による半導体メモリのメモリセルの構成および作用を説明する模式図。
【図４】一実施形態による半導体メモリの上面図。
【図５】図４に示す切断線Ａ−Ａで切断した場合の一実施形態による半導体メモリの断面図。
【図６】一実施形態による半導体メモリの上面図。
【図７】図６に示す切断線Ｂ−Ｂで切断した場合の一実施形態による半導体メモリの断面図。
【図８】電荷トラップ膜の一具体例を示す断面図。
【図９】ゲート電極に楔状の掘削部を設けた場合の半導体メモリの上面図。
【図１０】図９に示す切断線Ｃ−Ｃで切断した場合の一実施形態による半導体メモリの断面図。
【図１１】一実施形態による半導体メモリの構成を示すブロック図。
【図１２】一実施形態による半導体メモリの製造工程を示す断面図。
【図１３】一実施形態による半導体メモリの製造工程を示す断面図。
【図１４】一実施形態による半導体メモリの製造工程を示す断面図。
【図１５】一実施形態による半導体メモリの製造工程を示す断面図。
【図１６】一実施形態による半導体メモリの製造工程を示す断面図。
【図１７】一実施形態による半導体メモリの製造工程を示す断面図。
【図１８】磁区の移動制御を説明する断面図。
【図１９】磁区の移動制御を説明する断面図。
【図２０】磁区の移動制御を説明する断面図。
【図２１】磁区の移動制御を説明する断面図。
【図２２】磁区の移動制御を説明する断面図。
【図２３】ゲート電極の他の段差形状を示す断面図。
【図２４】ゲート電極の更に段差形状を示す断面図。
【発明を実施するための形態】
【００１４】
本発明の一実施形態による不揮発性半導体メモリについて図面を参照して説明する。
【００１５】
まず、ＮＡＮＤ型メモリの基本構成について説明する。
【００１６】
本実施形態の不揮発性半導体メモリ（以下、単に半導体メモリともいう）は、ＮＡＮＤ型半導体メモリであって、図１に示すように、複数のメモリセルＭを有している。これらの複数のメモリセルＭは、通常、第一の方向（図１の縦方向）、及び、第二の方向（図１の横方向）に周期性を持つ格子状に配置される。第一の方向（図１の縦方向）に隣接するメモリセルＭは、ソース／ドレイン電極を共有する形で直列接続されてＮＡＮＤ列を構成する。このようなＮＡＮＤ列が並列されてメモリセルアレイが構成される。
【００１７】
各ＮＡＮＤ列の一端側のドレイン電極は、選択トランジスタＳ１を介してビット線ＢＬに接続され、他端側のソース電極はやはり選択トランジスタＳ２を介してソース線（図示せず）に接続される。
【００１８】
また、相異なるＮＡＮＤ列に属する第二の方向（図１の横方向）に隣接したメモリセルＭは互いにゲート電極を共有し、第二の方向（図１の横方向）に延在する各ゲート電極がワード線ＷＬを構成する。また、選択トランジスタＳ１、Ｓ２のゲートも同様に選択ゲート線ＳＳＬ、ＧＳＬに共通接続される。
【００１９】
次に、本実施形態の半導体メモリに用いられるメモリセルＭの構成および作用を説明する。
【００２０】
図２および図３は、本実施形態に係る半導体メモリセルＭの断面図である。これらに示すように、メモリセルＭは、半導体層からなるチャネル領域１２と、このチャネル領域１２上に設けられた電荷トラップ膜２０と、この電荷トラップ膜上に設けられたハーフメタル強磁性金属のゲート電極３０と、チャネル領域１２の両側面に設けられたソース／ドレイン領域となるｎ型不純物領域１４ａ、１４ｂと、これらソース／ドレイン領域１４ａ、１４ｂのそれぞれに接し、チャネル領域を間に挟んで対向するように設けられたハーフメタル強磁性金属のソース／ドレイン電極４０ａ、４０ｂと、を備えている。
【００２１】
また、ソース／ドレイン電極４０ａ、４０ｂは、所定の方向（図２及び図３では、例えば、左から右の方向として図示してある）に固定された磁化を有しているとする。さらに、後に別途詳しく説明するのでここでは図示はしないが、紙面に垂直方向に延在するゲート電極には、一部例外的にソース／ドレイン電極４０の磁化の向きと略平行に磁化した領域（以下、簡単のため、単に「磁区」と表現する）を除いて、ソース／ドレイン電極４０の磁化の向きと略反平行に磁化しているとする。このとき、この磁区の位置は、ゲート電極に電流を流すことで移動させることができる。従って、ソース／ドレイン電極の磁化の向きと略平行に磁化した磁区をチャネル領域上に移動させれば、チャネル領域上のゲート電極の磁化方向を、ソース／ドレイン電極の磁化の向きと略平行とすることができることになる。逆に、また、磁区の位置をチャネル領域から離間させることで、チャネル領域上のゲート電極の磁化方向を、略反平行に変化させることもできる。
【００２２】
当然、以下詳しく説明するように、このような、ゲート電極の磁化方向の変化は、半導体メモリセルの動作に影響を与える。まず、図２に示すように、ゲート電極３０の磁化方向が、ソース／ドレイン電極４０の磁化の向きと略反平行（右から左の方向として表現してある）となっている場合を考える。
【００２３】
ハーフメタル強磁性金属から形成されているソース電極４０ａからは、当然、その磁化方向と整合した方向にスピン偏極した電子のみがチャネル領域１２に注入されることになる。従って、ゲート電極３０に正電位を印加した時に、電荷トラップ膜２０中の電荷トラップに捕縛される電子５０も、ソース電極の磁化方向と整合した方向にスピン偏極している（図では、電子５０に左から右の矢印を付与してこれを示す）。このとき、ゲート電極３０の磁化方向はソース電極の磁化の向きと略反平行となっているので、ソース電極の磁化方向と整合した方向にスピン偏極している捕縛電子５０は、ゲート電極３０に流入することはできない。なぜならば、ソース電極の磁化の向きと反平行に磁化したハーフメタル強磁性金属中には、ソース電極の磁化方向と整合した方向にスピン偏極している電子が遷移できる量子力学的状態が存在しないからである。したがって、ソース電極の磁化方向と整合した方向にスピン偏極した捕縛電子５０から見れば、ソース電極の磁化の向きと反平行に磁化したハーフメタル強磁性金属のゲート電極３０は、実効的には絶縁膜として機能することになる。
【００２４】
次に、図３に示すように、ゲート電極に電流を流すことで、磁区をチャネル領域上に移動させ、ゲート電極３０の磁化方向が、ソース／ドレイン電極４０の磁化の向きと略平行（左から右の方向として図示してある）となった場合を考える。この場合、ゲート電極３０の磁化方向はソース電極の磁化の向きと略平行となっているので、ソース電極の磁化方向と整合した方向にスピン偏極している捕縛電子５０は、ゲート電極３０に流入できるようになる。したがって、ゲート電極３０に正電位を印加すれば、電荷トラップ膜２０中に捕縛された電子５０は、容易に、ゲート電極３０に移動し、電荷トラップ膜２０中の電荷を消去できることになる。
【００２５】
ゲート電極中の磁区を、同時には一つのチャネル領域上にしか存在しないように設えれば、磁区が特定のメモリセルのチャネル領域上にあるときには、これ以外のメモリセルのチャネル領域上のゲート電極の磁化方向はソース電極の磁化の向きと略反平行となる。当然、磁区がそのチャネル領域上にある特定のメモリセルを除いて、その他のメモリセルでは、ソース電極の磁化方向と整合した方向にスピン偏極している捕縛電子は、ゲート電極に流入することはできない。よって、電荷の消去は起こらない。従って、電荷トラップ膜２０中の電荷の消去は、この特定のトランジスタのみで進行することになる。
【００２６】
このようにして、ゲート電極３０の磁化方向に応じて特定のトランジスタ、すなわちメモリセルでの選択的個別消去が可能となる。
【００２７】
続いて、この原理を利用した、ＮＡＮＤ型構造を持ちながらも、セル単位で書き込み消去が可能な不揮発性半導体メモリの具体的構成を示す。図４は、本実施形態による半導体メモリのメモリセルアレイの上面図である。図５は、図４における切断線Ａ−Ａによって切断した断面図である。なお、図５においては、層間絶縁膜や配線金属などは図示していない。
【００２８】
図５に示すように、シリコン半導体基板１０上にシリコン酸化膜（ＢＯＸ膜）１１が形成されている。このシリコン酸化膜１１の上部に、複数の単結晶シリコン半導体層（ＳＯＩ層）が形成されている。さらに、各ＳＯＩ層には、互いに離間して形成されたソース／ドレイン領域１４ａ、１４ｂと、これらの間にチャネル領域１２が設けられている。チャネル領域に含まれないＳＯＩ層は、チャネル領域により２つの連結領域に分断されている。本明細書では、以降、この各連結領域を、「ソース／ドレイン領域」と区別せず同じ呼称で統一的に表現する。ここで、各ＳＯＩ層はシリコン酸化膜の上面に、第一の方向、及び、これとは異なる、第二の方向に周期性を持つ２次元格子状に配置されることが望ましい。ここで、「２次元格子」とは、直交格子、斜交格子等の平面的周期構造の一部を意味する。加えて、チャネル領域１２にはｐ型不純物が導入されていることが好ましい。
【００２９】
また、各チャネル領域１２上には、電荷トラップを内部に有する電荷トラップ膜２０が設けられている。さらに、シリコン酸化膜１１および電荷トラップ膜上に延在して、ハーフメタル強磁性金属からなるゲート電極３０１、３０２が、形成されている。これら延在する２つのゲート電極３０１、３０２は、図４に上面図として示すように、それぞれ、縦方向に並行して、複数の電荷トラップ膜２０上に積層している。延在する各ゲート電極は、それぞれワード線を形成する。加えて、各ＳＯＩ層の、各ソース／ドレイン領域には、ハーフメタル強磁性金属からなるソース／ドレイン電極が、それぞれ物理的に接続されている。ここで、「物理的に接続されている」とは、「物理的に接触している」ことを意味する。本明細書では、ソース／ドレイン領域に接続する、物理的及び電気的に一体的に連結したハーフメタル強磁性金属領域を「ソース／ドレイン電極」と同じ呼称で統一的に表現する。このとき、任意のソース／ドレイン電極は、互いに物理的に離間し、且つ、少なくとも一つ、高々２つの異なるＳＯＩ層のソース／ドレイン領域に物理的及び電気的に接続するものとする。
【００３０】
加えて、同一のＳＯＩ層の各ソース／ドレイン領域には、必ず、ただ一つの、ソース／ドレイン電極が物理的及び電気的に接続され、これにより、同一のＳＯＩ層には、必ず、異なる２つのソース／ドレイン電極が接続されるものとする。ここで、「電気的に接続する」とは、「電圧を印加したとき電流が流れる状態にある」ことを意味する。また、ただ一つのＳＯＩ層にのみ接続しているソース／ドレイン電極を特に端部ソース／ドレイン電極と表現することにする。また、ＳＯＩ層とソース／ドレイン電極との接続により一つに物理的に連結されているＳＯＩ層とソース／ドレイン電極の集合をＮＡＮＤ列と表現することにする。
【００３１】
すべてのＮＡＮＤ列は、必ず、端部ソース／ドレイン電極を含むとする。加えて、すべてのＮＡＮＤ列に含まれるＳＯＩ層の個数は複数であるとする。この結果、任意のＮＡＮＤ列は、端部ソース／ドレイン電極により終端された単一の直列構造となる。各ＮＡＮＤ列はビット線を形成する。
【００３２】
また、任意のワード線と任意のビット線は必ずただ一つのチャネル領域上で交差するとする。具体的には、図４に上面図として示すように、横方向（第一の方向）に互いに隣接した２つのＳＯＩ層の間を接続するように、ハーフメタル強磁性金属からなるソース／ドレイン電極４０１、４０２が設けられる。ソース／ドレイン電極４０１及びこれに接続するＳＯＩ層、また、ソース／ドレイン電極４０２及びこれに接続するＳＯＩ層が、それぞれ、第一の方向に並行して伸展するＮＡＮＤ列（ビット線）を構成する。図示はしないが、各ＮＡＮＤ列の端部には、端部ソース／ドレイン電極が存在することは言うまでもない。
【００３３】
ゲート電極３０１、３０２は、シリコン酸化膜および電荷トラップ膜上に、縦方向（第二の方向）に、並行して延在しワード線を構成する。縦方向（第二の方向）に並行して延在するワード線と、横方向（第一の方向）に並行して伸展するビット線は、ただ一つのチャネル領域上でのみ交差することも明らかである。
【００３４】
図４に示す各ＮＡＮＤ列においては、複数のＳＯＩ層（半導体層）が、図４に示す横方向に直線的に配置された構成となっているが、連続な「単純曲線」に沿って配置されていてもよい。ここで、「単純曲線」とは、自身と交わらない曲線を意味し、曲線は、直線や、折れ線をも含むものとする。この場合も、複数のＮＡＮＤ列に含まれる複数のＳＯＩ層はシリコン酸化膜（ＢＯＸ膜）の上面に、第一の方向、及び、第二の方向に周期性を持つ２次元格子状に配置されることが望ましい。このとき、各ＮＡＮＤ列は、第一の方向に沿って延在し、各ゲート電極は、第二の方向に沿って延在することなる。
【００３５】
また、任意のＮＡＮＤ列上の各ゲート電極は、同時に、他の任意のＮＡＮＤ列上のゲート電極でもあるようにする。即ち、各ゲート電極（ワード線）は、一体として、ハーフメタル強磁性金属により構成されているのであって、単に、異なるＮＡＮＤ列上の各ハーフメタル強磁性金属ゲート電極を、常磁性金属等により電気的に接続して、共通のゲート電極を構成するよう延在させたものではないことを注意しておく。
【００３６】
このような構成では、任意のNAND列（ビット線）と任意のゲート電極（ワード線）は、必ず、ただ一つのチャネル領域上でのみ交差する。また、以下に説明する「磁区」も、各ゲート電極中に少なくとも１つあればよいことになる。
【００３７】
ソース／ドレイン電極４０１、４０２、およびゲート電極３０１、３０２を形成するハーフメタル強磁性金属としては、例えば、Ｃｏ２ＭｎＸ（ここでＸはＧａ、Ｓｉ、Ａｌ、Ｇｅ、Ｓｎ、Ｓｂなどの元素を表す）や、Ｃｏ２（ＣｒｙＦｅ１−ｙ）Ａｌ系、或いは、Ｃｏ２ＦｅＡｌｙＳｉ１−ｙ系のホイスラー合金、ＣａＢｉ、ＣｒまたはＭｎを（数ａｔｏｍｉｃ％以上）導入したＳｉＣ、ＫＣｒＳｅ２、ＣｒＯ２、ＣｒＡｓ、ＣｒＳｂ、Ｆｅ３Ｏ４、ＦｅｘＣｏ１−ｘＳ２等を用いることができる。
【００３８】
加えて、ソース／ドレイン電極の上部に、それぞれの磁化を強固に且つ安定的に固着するために、例えば、ＦｅＭｎ、ＰｔＭｎ、ＮｉＭｎ、ＩｒＭｎ、ＮｉＯ、Ｆｅ２Ｏ３などのような反強磁性層を設けても良い。
【００３９】
さらに、ゲート電極３０１、３０２の両側には例えばシリコン窒素化膜からなるゲート側壁３５を設けることが望ましい。
【００４０】
そして、この、ゲート側壁３５の直下の、ＳＯＩ層に、ｎ型の導電性不純物を導入し、ソース／ドレイン領域１４ａ、１４ｂを形成すれば都合が良い。ｎ型ソース／ドレイン領域の存在により、メモリセルはｎ型電界効果型トランジスタとして機能する。また同時に、高濃度のｎ型の導電性不純物の導入により、ソース／ドレイン電極４０１、４０２と、チャネル領域１２を含む半導体層との間のコンタクト抵抗が低減することになる。
【００４１】
さらに、図４に示すように、ハーフメタル強磁性金属ソース／ドレイン電極４０１、４０２の磁化は、ある一定の方向（図４では、上方向として表示）に固定されている。また、ワード線を構成する各ハーフメタル強磁性金属ゲート電極３０１、３０２には、それぞれ、ソース／ドレイン電極の磁化の向きと略平行に磁化した磁区３０ｂ１、３０ｂ２が形成されている。もちろん、これ以外のゲート電極部分３０ａ１、３０ａ２の磁化は、ソース／ドレイン電極４０１、４０２の磁化と略反平行となっている。特に、図４に示す状態では、各メモリセルのチャネル領域上のゲート電極の磁化の方向は、ソース／ドレイン電極の磁化の方向と略反平行となっている。すなわち、各メモリセルの状態は、図２に示す状態となっている。
【００４２】
この場合、ゲート電極の磁化方向がソース電極の磁化の向きと略反平行となっているので、図５に断面図として示すように、各ゲート電極に正電位を印加した場合、ソース電極の磁化方向と整合した方向にスピン偏極している捕縛電子（図では、左から右の矢印を付与してこれを表現する。矢印の方向は偏極の方向とは必ずしも一致してはいない。）が、電荷トラップ膜２０中の電荷トラップに捕縛されるものの、ゲート電極には流入しない。したがって、通常のＮＡＮＤ型フラッシュメモリと同等の操作で、各メモリセルの電荷トラップ膜中の電荷トラップに電荷を蓄えること、すなわち書き込みすることが可能となる。
【００４３】
これに対し、ワード線３０２に電流パルスを与えれば、磁区３０ｂ２を特定のメモリセルのチャネル層上部に移動させれば、図６に示すような磁区配置を実現できる。実際、磁区は、米国特許第６，８３４，００５号明細書に開示されているように、電流パルスの流れる方向と反対に移動させることが可能である。このため、ワード線３０２に、図６に矢印で示す方向に、電子流をパルス状に与えることで、磁区３０ｂ２をメモリセルのチャネル層上部に移動させることができる。
【００４４】
図７は、図６に示す切断線Ｂ−Ｂで切断した断面図である。図７に示すように、シリコン酸化膜（ＢＯＸ）１１の上部のチャネル領域１２を含む半導体層１０２の側部には、絶縁膜３８が形成されている。ワード線となるゲート電極３０２は、矢印で示す方向に磁化している。ソース／ドレイン電極４０１、４０２の磁化方向と略平行となるように磁化した磁区３０ｂ２は、電流により、図７に示す右側のメモリセルの電荷トラップ膜２０上に移動し、このメモリセルでは、図３に示す状態が実現されている。
【００４５】
このとき、右側のメモリセルの電荷トラップ膜２０に捕獲された、スピン偏極した捕縛電子は、磁区３０ｂ２からなるゲート電極に流入できるようになる。したがって、ゲート電極に正電位を印加すれば、電荷トラップ膜２０中に捕縛された電子は、容易に、ゲート電極に移動し、電荷トラップ膜中の電荷を消去できる。
【００４６】
このとき、ソース／ドレイン電極の磁化の方向と略平行に磁化したゲート電極（磁区）と電荷トラップ膜２０中の電荷トラップとの間の電荷遷移確率を、チャネル領域１２と電荷トラップ膜中の電荷トラップとの間の電荷遷移確率よりも大きくしておくことが望ましい。これは、電荷トラップ膜２０中の電荷トラップの位置を、チャネル領域１２よりゲート電極により近づけることにより容易に実現できる。または、図８に示すように、電荷トラップ膜２０を、絶縁層２０ａ、電荷トラップ層２０ｂ、および絶縁層２０ｃをこの順序でチャネル領域１２上に積層した積層構造とし、絶縁層２０ａと、絶縁層２０ｃを異なる材質で構成し、更に絶縁層２０ａの、チャネル領域１２を構成する半導体の伝導帯からのエネルギーバリアの高さを大きくすることでも実現できる。
【００４７】
捕縛電子５０のゲート電極への遷移確率が、チャネル領域と電荷トラップ膜２０中の電荷トラップとの間の遷移確率よりも大きければ、書き込み時のゲート電圧より小さな正電位をゲート電極に与えることで、チャネル領域１２から電荷トラップへ電子を捕縛することなく、電荷トラップ膜２０中の電荷を消去できる。ここで、電荷トラップ膜２０中の電荷トラップ層としては、もちろん、例えばシリコンからなる、フローティングゲート電極を利用できる。
【００４８】
もちろん、ソース／ドレイン電極の磁化の方向と略平行な方向に磁化したワード線の磁区が、特定のメモリセルのチャネル領域上のみに存在するようにすれば、上記の電荷トラップ膜２０中の電荷の消去は、この特定のメモリセルのみで進行する。チャネル領域上のゲート電極に、ソース／ドレイン電極の磁化の方向と略反平行な方向に磁化したハーフメタル強磁性体が存在するその他のメモリセル（例えば、図７の左側のメモリセル）では、スピン偏極した捕縛電子がゲート電極に流入することはできないので、電荷の消去は起こらない。したがって、特定のメモリセルでの消去が個別に可能となる。
【００４９】
また、図７に示すように、ワード線となるゲート電極の下部には、ＢＯＸ１１上にチャネル領域１２を設けたことによる生じる段差１８をそのまま残しておいてもよい。このような段差１８が生じた場所（段差部）には磁区の境界である磁壁が束縛されやすい傾向がある。したがって、磁区の移動を、このような段差部に整合して離散的に行うことが可能となる。この結果、磁区を、制御性よく、チャネル領域上に移動させたり、ここから外したりすることができる。
【００５０】
また、これとは別に、図９に上面図、図１０に図９のＣ−Ｃ断面図として示すように、ゲート電極３０１、３０２に、楔状の掘削部１９を形成すれば（即ち非磁性体の食い込みを入れることと同等）磁壁は、強磁性体中に存在する非磁性体領域に束縛されやすい性質があるので、磁壁を掘削部１９に誘導することができる。このような掘削部１９を所望の位置に配置することで、磁区３０ｂ１、３０ｂ２の移動を、掘削部１９の配置に整合して離散的に行うことが可能となる。
【００５１】
この結果、図７に示す場合のように段差部１８を残置しなくとも、チャネル領域１２を含む半導体層間に絶縁膜を埋め込み、半導体層間の段差を平坦化し上で、この平坦面上にハーフメタル強磁性金属のゲート電極を延在形成した場合でも、磁区３０ｂ１、３０ｂ２を、制御性よく移動させることができる。また、磁区３０ｂ１、３０ｂ２は、ハーフメタル強磁性金属のゲート電極の下部の材質の変化（誘電率の変化など）に同調して移動する傾向があるので、掘削部や段差がなくても、チャネル領域１２を含む半導体層に移動させたり、ここから外したりすることも可能である。
【００５２】
このように構成されたメモリセルアレイの周囲には、図１１に示すように、周辺回路を設置する。アドレスピンから適切な信号（例えば、アドレス信号、制御信号等）を入力すると、アドレスバッファ、行デコーダ、列デコーダ、マルチプレクサ、デマルチプレクサを経てビット線、ワード線が選択され、この選択されたビット線およびワード線に接続するメモリセルが選択される。この選択されたメモリセルに、上記ビット線およびワード線を通して制御信号を送ることにより、書き込み、消去を行うことができる。また選択されたメモリセルの応答を出力ピンから検出することで、選択されたメモリセルに記憶された情報を読み出すことができる。
【００５３】
本実施形態のように、各メモリセルに対して個別に消去を行う場合に、選択されたワード線に、電流パルスを印加するためには、図１１に示すように、パルス発生器と、これをワード線への入力とするためのマルチプレクサを加えるだけで良い。
【００５４】
このように、ＮＡＮＤ型構造を持ちながら、メモリセル単位で書き込み、消去が可能な不揮発性半導体メモリが実現される。
【００５５】
＜Magnetic Shift Resisterとの差異＞
次に、本実施形態の半導体メモリと、磁区の移動を利用した他のメモリ素子との差異について、説明する。
【００５６】
磁区の電流パルスによる移動を用いたメモリ素子(Magnetic Shift Resister)は、米国特許第６，８３４，００５号明細書に開示されているが、この素子は、長い強磁性体中の磁区の配置そのものに情報を蓄えるものである。当然、情報の書き換えには、強磁性体各部の磁化の反転を必要とする。一方、本実施形態においては、情報は、各メモリセルの電荷トラップ膜に電荷として蓄えられており、当然、磁化の反転は必要としない。また、本実施形態においては、磁区の移動のみを用いているので、磁化反転のための装置を設ける必要はない。
【００５７】
また、米国特許第６，８３４，００５号明細書では、情報の蓄積に利用できる領域は、基本的に、強磁性体トラックのうち半分しかない。これは、情報の蓄積された磁区の配置パターンを変えずに、読み取り装置のある特定位置に移動させるためには、情報の蓄積された磁区の配置パターンと同一の長さの、情報蓄積に利用しえないバッファ領域を設けなければならないからであり、非効率的である。
【００５８】
一方、本実施形態においては、情報は、各メモリセルの電荷トラップ膜に電荷として蓄えられており、基本的に、各ワード線に１個の磁区を設け、これを移動させるだけで良い。不必要な強磁性体トラックを形成しなくてもよいので、集積化が容易となる。
【００５９】
＜製造方法＞
次に、本実施形態による半導体メモリの製造方法の一例を、図面を参照して説明する。図１２乃至図１７は、図４におけるＡ−Ａ断面図に対応する断面図である。
【００６０】
まず、公知の技術を用いて形成した、ＳＯＩ(Silicon On Insulator)ウェハーを用意する。このＳＯＩウェハーは、シリコン半導体基板１０、このシリコン半導体基板１０上に形成されたシリコン酸化膜（以下、ＢＯＸ膜とも云う）１１、およびこのＢＯＸ膜１１上に形成された素子形成用単結晶シリコン半導体層（ＳＯＩ層）１２を有している。
【００６１】
次いで、ＳＯＩ層１２上に、電荷トラップを含む電荷トラップ膜２０（例えば、図８に示すように、シリコン酸化膜２０ａ、シリコン窒化膜２０ｂ、シリコン酸化膜２０ｃの積層膜２０）を公知の技術を用いて形成する（図１２）。
【００６２】
次に、メモリセル形成領域以外のＳＯＩ層１２および電荷トラップ膜２０をリソグラフィー技術、ＲＩＥ(Reactive Ion Etching)法などを用いて除去し、チャネル領域１２を含む半導体層を形成する。この半導体層１２の側部には、例えば熱酸化により、図７に示す絶縁膜３８を更に形成する。
【００６３】
次いで、ゲート電極（即ちワード線）を形成すべき領域に、リソグラフィー技術、ＲＩＥ法などを用いて、例えば、炭素からなるダミーゲート５００を形成する（図１３）。このダミーゲート５００をマスクとして、例えばイオン注入法を用いて、ｎ型不純物をダミーゲート５００の両側の半導体層１２に導入し、熱処理を行い、これを活性化することで、ソース／ドレイン領域１４を形成する（図１３）。
【００６４】
なお、チャネル領域１２を含む半導体層１２には、予め、ソース／ドレイン領域１４と逆導電型であるｐ型不純物を導入しておいてもよい。また、完全空乏型のトランジスタを形成する場合は、チャネル領域１２に特に導電性不純物を導入する必要はない。
【００６５】
この後、ダミーゲート５００の左右の側面に、ゲート側壁２５となる例えばシリコン窒化膜を、例えばＣＶＤ(Chemical Vapor Deposition)法、ＲＩＥ法により形成する。このとき、ゲート側壁２５の直下以外の領域のソース／ドレイン領域１４も同時に除去する。したがって、ゲート側壁２５の直下にのみ、ソース／ドレイン領域１４が存在する（図１４）。
【００６６】
次に、層間絶縁膜６００として例えばシリコン酸化膜を、ＣＶＤ法などを用いて堆積する。続いて、この層間絶縁膜６００にリソグラフィー技術、ＲＩＥ法などの方法で、ソース／ドレイン電極の形成部分に開口６０１を形成し、その後、例えば方向性スパッタ法を用いて、ハーフメタル強磁性金属４０を堆積する。ソース／ドレイン電極の形成部分には、ハーフメタル強磁性金属のソース／ドレイン電極４０が形成される（図１５）。
【００６７】
ハーフメタル強磁性金属４０としては、例えば、Ｃｏ２ＭｎＸ（ここで、ＸはＧａ、Ｓｉ、Ａｌ、Ｇｅ、Ｓｎ、Ｓｂなどの元素を表す）や、Ｃｏ２（ＣｒｙＦｅ１−ｙ）Ａｌ系、或いは、Ｃｏ２ＦｅＡｌｙＳｉ１−ｙ系のホイスラー合金、ＣａＢｉ、ＣｒまたはＭｎを（数ａｔｏｍｉｃ％以上）導入したＳｉＣ、ＫＣｒＳｅ２、ＣｒＯ２、ＣｒＡｓ、ＣｒＳｂ、Ｆｅ３Ｏ４、ＦｅｘＣｏ１−ｘＳ２等を用いることができる。更に、ハーフメタル強磁性金属のソース／ドレイン電極の上部に、それぞれの磁化を強固に且つ安定的に固着するために、例えば、ＦｅＭｎ、ＰｔＭｎ、ＮｉＭｎ、ＩｒＭｎ、ＮｉＯ、Ｆｅ２Ｏ３などのような反強磁性層を設けても良い。
【００６８】
次に、図１６に示すように、ソース／ドレイン領域４０に至る開口部６０１に、ＳＯＧ（Spin on Glass、珪素化合物ＲｎＳｉ（ＯＨ）４−ｎ、Ｒ：有機分子及び添加材）のような流動性を示すシリコン酸化膜の材料物質を含む材料７００を埋め戻し、その後、表層のハーフメタル強磁性金属４０および層間絶縁膜６００を、ＲＩＥ法などの公知の技術の効果的な方法でエッチング除去する。さらに、ＣＭＰ(Chemical Mechanical Polishing)法などを用いて平坦化して、炭素からなるダミーゲート５００の上部を露出させる。次いで、炭素からなるダミーゲート５００を、例えば、酸素プラズマに曝すことで選択的に除去する（図１６）。これにより、ダミーゲート５００が除去された後には、ゲート電極形成用の溝が形成されることになる。
【００６９】
このようにして形成されたゲート電極形成用の溝に、ハーフメタルゲート強磁性金属のゲート電極３０１、３０２となる、ハーフメタル強磁性金属を、スパッタ法、ＲＩＥ法、ＣＭＰ法などの公知の技術を用いて埋め戻す（図１７）。このゲート電極の製造方法は、ダマシン形成法である。
【００７０】
ゲート電極３０１、３０２となるハーフメタル強磁性金属としては、例えば、Ｃｏ２ＭｎＸ（ここでＸはＧａ、Ｓｉ、Ａｌ、Ｇｅ、Ｓｎ、Ｓｂなどの元素を表す）や、Ｃｏ２（ＣｒｙＦｅ１−ｙ）Ａｌ系、或いは、Ｃｏ２ＦｅＡｌｙＳｉ１−ｙ系のホイスラー合金、ＣａＢｉ、ＣｒまたはＭｎを（数ａｔｏｍｉｃ％以上）導入したＳｉＣ、ＫＣｒＳｅ２、ＣｒＯ２、ＣｒＡｓ、ＣｒＳｂ、Ｆｅ３Ｏ４、ＦｅｘＣｏ１−ｘＳ２等を用いることができる。ソース／ドレイン電極４０を形成するハーフメタル強磁性金属と必ずしも同一である必要はない。
【００７１】
引き続き、ソース／ドレイン電極４０とゲート電極３０１、３０２に互いに反平行な磁化を付与する。それぞれの電極に磁化を与えるに当たっては、基板の温度を、それぞれの工程に適切な温度に設定しつつ、磁化したい方向に磁場を印加することが望ましい。特に、強磁性金属とともに、磁化を強固に且つ安定的に固着するために、反強磁性層を用いる場合、反強磁性体のＮｅｅｌ温度程度に昇温して磁場中で冷却を行うことが効果的である。異なるＮｅｅｌ温度を持つ反強磁性層を各強磁性金属の電極に用いることで、適切な温度で磁化付与を行えば、各電極への個別的な磁化付与が可能となる。
【００７２】
特に、ワード線となるゲート電極３０１、３０２の所定の位置に、ソース／ドレイン電極の磁化の方向に磁化した磁区３０ｂ１、３０ｂ２を形成するためには、磁区３０ｂ１、３０ｂ２を形成したい部分に、ゲート電極の３０ａ１、３０ａ２部とは異なる反強磁性層を積層し、上記の要領で異なる磁化を与えればよい。磁化を付与した後は、ゲート電極上の反強磁性層は除去しても良い。
【００７３】
また、初期的に磁区を形成したい部分のみハーフメタル強磁性体の膜厚を特に薄くすることも有効である。ハーフメタル強磁性体の膜厚が異なると磁気異方性エネルギーが実効的に異なるため、ウェハー全体を磁場中において３００℃前後の温度範囲でアニールし、磁場中で室温まで冷却すると、磁気異方性エネルギーが実効的に大きい膜厚が厚い層のみが、磁場の方向に向くことになる。
【００７４】
この後、さらに層間絶縁膜を形成し、これに、必要な部分にコンタクトホールを穿ち、このコンタクトホールに、例えばＡｌのような配線金属を充填形成する。この上にコンタクトホールを接続する金属配線を加工形成し、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体メモリを完成させる。
【００７５】
＜磁区移動制御について＞
次に、磁区の移動制御について図１８（ａ）乃至図２４を参照して説明する。図１８（ａ）乃至図２４は、図６に示す切断線Ｂ−Ｂで切断した断面図である。
【００７６】
図７で説明したように、ワード線となるハーフメタル強磁性金属のゲート電極の段差部には磁区の境界である磁壁が束縛されやすい傾向があること、および図９、図１０で説明したように、ゲート電極に、掘削部を形成すれば磁壁が、掘削部に配置しやすいことは前述した。このことを利用して、磁区の移動を細かく制御することで、多段階の消去動作を実現することもできる。
【００７７】
図１８（ａ）、１８（ｂ）には、電子パルスの印加によって誘起される磁区の移動を、電子パルスの印加前後の磁区の配置によって示す。各チャネル領域１２を含む半導体層の上部のハーフメタル強磁性金属のゲート電極３０２には、図に示すように、ＲＩＥ法などの公知の技術の効果的な方法で、両側に溝３２２が形成されている。
【００７８】
図１８（ａ）に示す磁区配置Ａにおいては、ソース／ドレイン電極４０の磁化の方向に略平行に磁化した磁区３０ａ２はＢＯＸ膜１１の上部に位置している。
【００７９】
ゲート電極３０２に図に示す方向に第１電子流パルスを印加することで、磁区３０ｂ２は移動し、チャネル領域１２を含む半導体層上の溝３２２に隣接する。この結果、図１８（ｂ）に示す磁区配置Ｂが実現する。
【００８０】
この状態で、更に第２電子流パルスをゲート電極３０２に印加すると、磁区３０ｂ２が移動して、図１９（ａ）に示す磁区配置Ｂから、図１９（ｂ）に示す磁区配置Ｃとなる。すなわち、チャネル領域１２と、磁区３０ｂ２とのオーバラップ部分が生じる。
【００８１】
この状態で、更に第３電子流パルスをゲート電極３０２に印加すると、磁区３０ｂ２が移動して、図２０（ａ）に示す磁区配置Ｃから、図２０（ｂ）に示す磁区配置Ｄとなる。この磁区配置Ｄは、磁区配置Ｃに比べてチャネル領域１２と、磁区３０ｂ２とのオーバラップ部分が増加した状態となっている。
【００８２】
この状態で、更に第４電子流パルスをゲート電極３０２に印加すると、磁区３０ｂ２が移動して、図２１（ａ）に示す磁区配置Ｄから、図２１（ｂ）に示す磁区配置Ｅとなる。この磁区配置Ｅは、チャネル領域１２が磁区３０ｂ２によって完全に覆われた状態となっている。
【００８３】
この状態で、更に第５電子流パルスをゲート電極３０２に印加すると、磁区３０ｂ２が移動して、図２２（ａ）に示す磁区配置Ｅから、図２２（ｂ）に示す磁区配置Ａ’となる。
【００８４】
この磁区配置Ａ’は、チャネル領域１２と、磁区３０ｂ２とのオーバラップ部分が存在しない状態となっている。そして、この磁区配置Ａ’はビット線を一周期分移動したことを除いて、実質的に、磁区配置Ａと同等である。磁区配置Ｅから磁区配置Ａ’へと遷移させる第５電子流パルスは他の第１乃至第４電子流パルスに比べて強めにすることが望ましい。
【００８５】
磁区配置Ｃ乃至磁区配置Ｅにおいては、いずれも、チャネル領域１２を含む半導体層上にソース／ドレイン電極の方向に磁化した磁区３０ｂ２が存在するが、そのチャネル領域１２を含む半導体層上にある面積（オーバラップしている部分の面積）は、磁区配置Ｃから磁区配置Ｅに移るにしたがって順次大きくなる。
【００８６】
したがって、同じ消去動作を行っても、消去動作を、磁区配置Ｃ乃至磁区配置Ｅのどの磁区配置の時に行うかによって、電荷トラップ膜２０中の電荷の減少量を調節することが可能となる。逆にいえば、電荷トラップ膜２０中の残存電荷量を多段階に設定することができることになる。このことにより、多値ＮＡＮＤ型半導体メモリを実現することが可能となる。
【００８７】
なお、ゲート電極の段差形状としては、溝３２２を設ける代わりに、図２３及び図２４に示すような凸部３２３、３２４を設けてもよい。
【００８８】
また、上記実施形態は、メモリセルがｎ型電界効果型トランジスタであったが、メモリセルとしてｐ型電界効果型トランジスタを用いてよいことはいうまでもない。
【００８９】
更に、電界効果型トランジスタを形成する半導体基板は、Ｓｉに限定されるものではなく、Ｇｅ、ＧａＡｓのような半導体基板、或いは、これらとＳｉが同一基体上に形成された 複合基板などを使用することが可能である。
【００９０】
以上、詳述してきた様に、本実施形態の半導体メモリによれば、各メモリセルは、ＮＡＮＤ型構造で直列接続されたトランジスタのソース／ドレイン電極を所定の方向に磁化したハーフメタル強磁性金属により形成し、また、ゲート電極を上記所定の方向と略反平行な方向に磁化したハーフメタル強磁性金属により形成し、加えて、ゲート電極の一部に、電流によりその位置を移動できる、上記所定の方向に磁化した磁区を具備している。これにより、以下の効果を得ることができる。
（Ａ） チャネル領域上に所定方向と略反平行な方向に磁化したハーフメタル強磁性金属のゲート電極が存在するメモリセルでは、電荷トラップ膜中の電荷トラップに捕縛されるスピン偏極した電子はハーフメタル強磁性金属のゲート電極に流入することはできない。このため、ハーフメタル強磁性金属のゲート電極は絶縁膜としても機能する。
（Ｂ） チャネル領域上に所定の方向と略平行な方向に磁化した磁区が存在するメモリセルでは、電荷トラップ膜中の電荷トラップに捕縛されるスピン偏極した電子は、ゲート電極に流入できるようになる。したがって、ゲート電極に正電位を印加すれば、電荷トラップ膜中の電荷トラップに捕縛されるスピン偏極した電子は、容易に、ゲート電極に移動し、電荷トラップ膜中の電荷を消去することができる。
【００９１】
したがって、
（１） 各メモリセルのゲート電極の磁化の方向を、ソース／ドレイン電極の磁化の方向と略反平行とすることで、通常のＮＡＮＤ型フラッシュメモリと同等の操作で、各メモリセルの電荷トラップ膜中の電荷トラップに電荷を蓄えること（書き込み）が可能となる。
（２） ワード線に電流パルスを与え、ソース／ドレイン電極の磁化の方向と略平行な方向に磁化した磁区を特定のメモリセルのチャネル領域の上部に移動させ、その他のメモリセルのチャネル領域の上部のゲート電極の磁化の方向を、ソース／ドレイン電極の磁化の方向と略反平行とすることで、特定のメモリセルでの消去が個別に可能となる。
（３） 磁区と電荷トラップ膜中の電荷トラップとの間の電荷の遷移確率を、チャネル領域と電荷トラップ膜中の電荷トラップとの間の電荷の遷移確率よりも大きくしておくことで、書き込み時のゲート電圧より小さな正電位をゲート電極に与えることにより、チャネル領域から電荷トラップ膜への電荷蓄積を進行させることなく、電荷トラップ膜中の電荷を消去できる。
（４） チャネル領域を含む半導体層による段差をそのまま残すことで、このような段差が形成された段差部に整合して磁区の移動を離散的に行うことが可能となる。この結果、磁区を、制御性よく、チャネル領域を含む半導体層の上部に移動させたり、ここから外したりすることができる。
（５） チャネル領域を含む半導体層の上部のゲート電極に、さらに溝や凹凸を形成することで、磁区がチャネル領域を含む半導体層とオーバラップする面積を多段階に調節することが可能となる。この結果、電荷トラップ膜中の残存電荷量を多段階に設定することができ、多値半導体メモリが実現できる。
（６） 情報は、各メモリセルの電荷トラップ膜に蓄えられており、磁化の反転は必要としない。磁区の移動のみを用いているので、米国特許第６，８３４，００５号明細書に記載された発明と異なり、磁化反転のための装置を設ける必要はない。
（７） 情報は、各メモリセルの電荷トラップ膜に蓄えられており、基本的に、各ワード線に１個の磁区を設け、これを移動させるだけで良い。このため、米国特許第６，８３４，００５号明細書に記載された発明と異なり、情報蓄積に利用しえないバッファ領域が必要でなくなるので集積化が容易である。
【００９２】
このように、ＮＡＮＤ型構造を持ちながら、メモリセル単位で書き込み、消去が可能な不揮発性半導体メモリが実現される。
【００９３】
なお、上記実施形態の不揮発性半導体メモリにおいては、ビット線（ＮＡＮＤ列）は複数本であったが、１本であってもよい。この場合、メモリセルは一列に配置される。
【符号の説明】
【００９４】
１０ シリコン半導体基板
１１ シリコン酸化膜（ＢＯＸ膜）
１２ チャネル領域を含む半導体層
１４ ソース／ドレイン領域
１４ａ ソース領域
１４ｂ ドレイン領域
２０ 電荷トラップ膜
２０ａ 絶縁層
２０ｂ 電荷トラップ層
２０ｃ 絶縁層
３０ ハーフメタル強磁性金属のゲート電極
３０１ ハーフメタル強磁性金属のゲート電極（ワード線）
３０２ ハーフメタル強磁性金属のゲート電極（ワード線）
３０ａ１ 磁化の方向が反転しているゲート電極中の磁区
３０ｂ１ 磁化の方向が反転しているゲート電極中の磁区
３０ａ２ 磁化の方向が反転しているゲート電極部分
３０ｂ２ 磁化の方向が反転しているゲート電極部分
３５ ゲート側壁
３８ 絶縁膜
４０ ハーフメタル強磁性金属
４０１ ソース／ドレイン電極
４０２ ソース／ドレイン電極
４０ａ ソース電極
４０ｂ ドレイン電極
３２２ ゲート電極中の溝（凹部）
３２３ ゲート電極中に形成された凸部
３２４ ゲート電極中に形成された凸部
５００ ダミーゲート
６００ 層間絶縁膜
６０１ 層間絶縁膜の開口部
７００ 層間絶縁膜
【特許請求の範囲】
【請求項１】
少なくとも１つのＮＡＮＤ列であって、前記ＮＡＮＤ列は、
絶縁膜上に物理的に離間して配置された複数の半導体領域と、
各半導体領域内に、互いに離間して形成されたソース／ドレイン領域と、
各半導体領域内の前記ソース／ドレイン領域の間に形成されたチャネル領域と、
各チャネル領域上に設けられ、前記チャネル領域から電荷をトラップすることのできる電荷トラップ膜と、
前記半導体領域内の少なくとも一つのソース／ドレイン領域に物理的及び電気的に接続され、且つ互いに物理的に離間し、磁化の向きが同一の方向に固定された第１のハーフメタル強磁性金属からなるソース／ドレイン電極と、
を有し、前記各ソース／ドレイン領域には、ただ一つの、前記ソース／ドレイン電極が物理的及び電気的に接続され、且つ、前記半導体領域と前記ソース／ドレイン電極は、前記物理的接続により、一つに連結され、端部をソース／ドレイン電極により終端された単一の直列構造を構成する、少なくとも１つのＮＡＮＤ列と、
前記ＮＡＮＤ列の各電荷トラップ膜上に設けられ、さらに前記電荷トラップ膜以外の前記絶縁膜上に延在する、互いに電気的に絶縁された第２のハーフメタル強磁性金属からなるゲート電極であって、前記ゲート電極のそれぞれは、磁化の向きが前記ソース／ドレイン電極の磁化の向きに略平行な第１の領域と、磁化の向きが前記ソース／ドレイン電極の磁化の向きに略反平行な第２領域から構成され、前記第１領域が、前記ゲート電極に電流を印加することにより、前記電荷トラップ膜上から前記電荷トラップ膜以外の前記絶縁膜上へ、及び、前記電荷トラップ膜以外の前記絶縁膜上から前記電荷トラップ膜上へ、可逆的に移動可能となっているゲート電極と、
を備えていることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記ＮＡＮＤ列は複数であって、これらの複数のＮＡＮＤ列は互いに物理的に離間され、
前記ゲート電極は、各ＮＡＮＤ列の各電荷トラップ膜上に設けられ、
任意のＮＡＮＤ列の各電荷トラップ膜上に設けられた任意のゲート電極は、同時に、他の任意のＮＡＮＤ列中の各電荷トラップ膜上に設けられた前記ゲート電極でもあることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
前記半導体領域は、前記絶縁膜上に、第一の方向、及びこれと異なる第二の方向に周期性を持つ２次元格子状に配置され、
前記各ＮＡＮＤ列は、前記第一の方向に沿って延在し、
前記各ゲート電極は、前記第二の方向に沿って延在していることを特徴とする請求項２記載の不揮発性半導体メモリ。
【請求項４】
前記電荷トラップ膜は、前記チャネル領域上に形成された第１の絶縁層と、前記第１の絶縁層上に形成された電荷トラップ層と、前記電荷トラップ層上に形成された第２の絶縁層と、を有することを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体メモリ。
【請求項５】
前記チャネル領域から第１の絶縁層を介して前記電荷トラップ層に電荷が遷移する確率が、前記電荷トラップ層から前記第２の絶縁層を介して前記ゲート電極に電荷が遷移する確率よりも小さいことを特徴とする請求項４記載の不揮発性半導体メモリ。
【請求項６】
前記第１のハーフメタル強磁性金属上に反強磁性体層が積層されていることを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体メモリ。
【請求項７】
前記ゲート電極の厚みが、前記チャネル領域上と、前記チャネル領域以外の部分上で異なることを特徴とする請求項１乃至６のいずれかに記載の不揮発性半導体メモリ。
【請求項８】
各チャネル領域上の前記ゲート電極に、これが延在する接線方向と直交する方向に凹部または凸部が設けられていることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体メモリ。
【請求項１】
少なくとも１つのＮＡＮＤ列であって、前記ＮＡＮＤ列は、
絶縁膜上に物理的に離間して配置された複数の半導体領域と、
各半導体領域内に、互いに離間して形成されたソース／ドレイン領域と、
各半導体領域内の前記ソース／ドレイン領域の間に形成されたチャネル領域と、
各チャネル領域上に設けられ、前記チャネル領域から電荷をトラップすることのできる電荷トラップ膜と、
前記半導体領域内の少なくとも一つのソース／ドレイン領域に物理的及び電気的に接続され、且つ互いに物理的に離間し、磁化の向きが同一の方向に固定された第１のハーフメタル強磁性金属からなるソース／ドレイン電極と、
を有し、前記各ソース／ドレイン領域には、ただ一つの、前記ソース／ドレイン電極が物理的及び電気的に接続され、且つ、前記半導体領域と前記ソース／ドレイン電極は、前記物理的接続により、一つに連結され、端部をソース／ドレイン電極により終端された単一の直列構造を構成する、少なくとも１つのＮＡＮＤ列と、
前記ＮＡＮＤ列の各電荷トラップ膜上に設けられ、さらに前記電荷トラップ膜以外の前記絶縁膜上に延在する、互いに電気的に絶縁された第２のハーフメタル強磁性金属からなるゲート電極であって、前記ゲート電極のそれぞれは、磁化の向きが前記ソース／ドレイン電極の磁化の向きに略平行な第１の領域と、磁化の向きが前記ソース／ドレイン電極の磁化の向きに略反平行な第２領域から構成され、前記第１領域が、前記ゲート電極に電流を印加することにより、前記電荷トラップ膜上から前記電荷トラップ膜以外の前記絶縁膜上へ、及び、前記電荷トラップ膜以外の前記絶縁膜上から前記電荷トラップ膜上へ、可逆的に移動可能となっているゲート電極と、
を備えていることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記ＮＡＮＤ列は複数であって、これらの複数のＮＡＮＤ列は互いに物理的に離間され、
前記ゲート電極は、各ＮＡＮＤ列の各電荷トラップ膜上に設けられ、
任意のＮＡＮＤ列の各電荷トラップ膜上に設けられた任意のゲート電極は、同時に、他の任意のＮＡＮＤ列中の各電荷トラップ膜上に設けられた前記ゲート電極でもあることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
前記半導体領域は、前記絶縁膜上に、第一の方向、及びこれと異なる第二の方向に周期性を持つ２次元格子状に配置され、
前記各ＮＡＮＤ列は、前記第一の方向に沿って延在し、
前記各ゲート電極は、前記第二の方向に沿って延在していることを特徴とする請求項２記載の不揮発性半導体メモリ。
【請求項４】
前記電荷トラップ膜は、前記チャネル領域上に形成された第１の絶縁層と、前記第１の絶縁層上に形成された電荷トラップ層と、前記電荷トラップ層上に形成された第２の絶縁層と、を有することを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体メモリ。
【請求項５】
前記チャネル領域から第１の絶縁層を介して前記電荷トラップ層に電荷が遷移する確率が、前記電荷トラップ層から前記第２の絶縁層を介して前記ゲート電極に電荷が遷移する確率よりも小さいことを特徴とする請求項４記載の不揮発性半導体メモリ。
【請求項６】
前記第１のハーフメタル強磁性金属上に反強磁性体層が積層されていることを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体メモリ。
【請求項７】
前記ゲート電極の厚みが、前記チャネル領域上と、前記チャネル領域以外の部分上で異なることを特徴とする請求項１乃至６のいずれかに記載の不揮発性半導体メモリ。
【請求項８】
各チャネル領域上の前記ゲート電極に、これが延在する接線方向と直交する方向に凹部または凸部が設けられていることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１０−１８２７８７（Ｐ２０１０−１８２７８７Ａ）
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願番号】特願２００９−２３６３９（Ｐ２００９−２３６３９）
【出願日】平成２１年２月４日（２００９．２．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願日】平成２１年２月４日（２００９．２．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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