半導体記憶素子
【課題】従来構造のフラッシュメモリと比べてはるかに微細化可能な、フラーレンによるダイポールを利用した半導体記憶素子を提供する。
【解決手段】半導体領域を含む第1の電極11と、第1の電極11上に形成され、膜厚方向に設けられた孔を有する絶縁膜12と、孔の開口部を覆って閉鎖された空間13を形成する金属を含む第2の電極15と、閉鎖空間13内に配置され、電圧の印加により第1または第2の電極11,15のいずれかの側に移動することにより第1の電極11と第2の電極15との間にダイポールを発生させて、フラットバンド電圧をシフトさせるフラーレン14を具備する。
【解決手段】半導体領域を含む第1の電極11と、第1の電極11上に形成され、膜厚方向に設けられた孔を有する絶縁膜12と、孔の開口部を覆って閉鎖された空間13を形成する金属を含む第2の電極15と、閉鎖空間13内に配置され、電圧の印加により第1または第2の電極11,15のいずれかの側に移動することにより第1の電極11と第2の電極15との間にダイポールを発生させて、フラットバンド電圧をシフトさせるフラーレン14を具備する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体記憶素子に関する。
【背景技術】
【0002】
不揮発性記憶回路を構成する半導体集積回路においては、微細化が進むに伴なって電荷蓄積膜の膜厚もさらに薄くすることが求められてきた。
【0003】
従来のフラッシュメモリでは、デザインルール56nmのものが2008年時点で販売され、さらなる微細化が検討されている(例えば、特許文献1参照)。一方で、フラーレンのような分子メモリー自体は、既に検討されている(例えば、特許文献2参照)。
【0004】
しかしながらフラッシュメモリの微細化が進展するにつれ、Yupin効果などの要因により、現状以上の微細化が次第に困難になりつつある。新しい動作原理である特許文献2の分子メモリーは、分子の回転状態に情報を記録する。このため、動作温度は、例えば50K程度であり室温での動作は困難である。しかも、プローブといった機械的に不安定な構造を有していることから原理的に衝撃に弱く、プローブと分子との間の距離から勘案するに耐衝撃性は著しく小さい。具体的には、耐衝撃性の低さはハードディスクの比ではなく、到底実用にはならない。
【0005】
このように分子メモリーの実現には様々な問題点が山積されており、従来構造よりはるかに微細な半導体記憶素子は、未だ得られていないのが現状である。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2004−71877号公報
【特許文献2】特開2008−21685号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、従来構造のフラッシュメモリとは異なる原理で動作し、従来構造のフラッシュメモリと比べてはるかに微細化が可能な半導体記憶素子を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の一態様にかかる半導体記憶素子は、半導体領域を含む第1の電極と、
前記第1の電極上に形成され、膜厚方向に設けられた孔を有する絶縁膜と、
前記孔の開口部を覆って閉鎖された空間を形成する金属を含む第2の電極と、
前記閉鎖空間内に配置され、電圧の印加により前記第1または第2の電極のいずれかの側に移動することにより前記第1の電極と第2の電極との間にダイポールを発生させて、フラットバンド電圧をシフトさせるフラーレンと
を具備することを特徴とする。
【発明の効果】
【0009】
本発明によれば、従来構造のフラッシュメモリとは異なる原理で動作し、従来構造のフラッシュメモリと比べてはるかに微細化可能な半導体記憶素子が提供される。
【図面の簡単な説明】
【0010】
【図1】一実施形態にかかる半導体記憶素子の基本構造を表わす断面図である。
【図2】図1に示す半導体記憶素子に逆の電圧が印加された状態を表わす断面図である。
【図3】他の実施形態にかかる半導体記憶素子の基本構造を表わす断面図である。
【図4】図3に示す半導体記憶素子に逆の電圧が印加された状態を表わす断面図である。
【図5】一実施形態にかかる半導体記憶素子の製造方法の一工程を表わす断面図である。
【図6】図5に続く工程を表わす断面図である。
【図7】図6に続く工程を表わす断面図である。
【図8】図7に続く工程を表わす断面図である。
【図9】図8に続く工程を表わす断面図である。
【図10】図9に続く工程を表わす断面図である。
【図11】図10に続く工程を表わす断面図である。
【図12】他の実施形態にかかる半導体記憶素子の基本構造を表わす断面図である。
【図13】他の実施形態にかかる半導体記憶素子の基本構造を表わす断面図である。
【図14】図13に示す半導体記憶素子に逆の電圧が印加された状態を表わす断面図である。
【図15】他の実施形態にかかる半導体装置の製造方法の一工程を表わす断面図である。
【図16】図15に続く工程を表わす断面図である。
【図17】図16に続く工程を表わす断面図である。
【図18】図17に続く工程を表わす断面図である。
【図19】図18に続く工程を表わす断面図である。
【図20】図19に続く工程を表わす断面図である。
【図21】図20に続く工程を表わす断面図である。
【図22】図21に続く工程を表わす断面図である。
【図23】図22に続く工程を表わす断面図である。
【図24】NAND型フラッシュメモリのセルアレイの一例を示す行方向の断面図である。
【図25】強誘電体メモリの主要部の回路構成図である。
【発明を実施するための形態】
【0011】
以下、図面を参照して、本発明の実施形態を説明する。
【0012】
図1は、一実施形態にかかる不揮発性半導体記憶素子1(以下、単に半導体記憶素子と称する)の基本構造を示す断面図である。
【0013】
図示する半導体記憶素子1においては、半導体基板11上には、膜厚方向の孔を有する絶縁膜12が設けられる。ここで、半導体基板11は第1の電極として作用する。あるいは、絶縁性基板の上に、半導体電極を形成して第1の電極とすることもできる。孔の開口部は、第2の電極としての金属電極15で覆われており、これによって、閉鎖された空間13が画定される。
【0014】
こうした閉鎖空間13内には、フラーレン14が配置される。図1においては、フラーレン14は、閉鎖空間13内の第1の電極11側に位置している。これは、第1の電極11に正の電圧を印加し、第2の電極15には負の電圧が印加された状態である。この際の電位差は、1〜10V程度とすることができる。第1の電極11と第2の電極15との間に逆の電圧が印加された場合には、図2に示されるようにフラーレン14は、閉鎖空間13内の第2の電極15側に移動する。なお、図示するフラーレン14は、金属原子Mが内包された内包フラーレンであるが、これについては後述する。
【0015】
第1の電極と第2の電極とは、互いに入れ替えることも可能である。すなわち、第1の電極としての金属基板の上に孔を有する絶縁膜を形成し、第2の電極としての半導体電極で孔の開口部が覆われた構造である。こうした構造でも同様に動作するものの、現実的には製造上の難しさがある。これを考慮すると、第1の電極としては半導体基板または半導体電極を用いた構造とすることが望まれる。
【0016】
絶縁膜12の表面には、図3に示されるようにコーティング層16を設けることができる。図1の場合と同様図3においても、フラーレン14は第1の電極11側に位置しているので、第1の電極11に正の電圧を印加し、第2の電極15には負の電圧が印加された状態である。前述と同様に、逆の電圧が印加されると図4に示されるように、フラーレン14は図4に示されるように逆方向に移動する。ここでは内包フラーレンであることから、図示するように、フラーレン14は回転して向きを変えつつ、逆方向に移動する。
【0017】
本実施形態の半導体記憶素子は、例えば、以下の方法により製造することができる。
すなわち、半導体領域を含む第1の電極上に絶縁膜を形成する工程と、前記絶縁膜に膜厚方向の孔を形成する工程と、前記孔の内部に、移動可能にフラーレンを配置する工程と、金属を含む第2の電極で前記孔の開口部を覆って、前記フラーレンを前記孔内部に閉じ込める工程とを具備する方法である。
【0018】
具体的には、まず、図5に示すように半導体基板11を用意する。半導体基板11は、例えばシリコン単結晶基板とすることができ、例えば、シリコン単結晶の(100)面が露出した単結晶シリコン(Si)の基板が挙げられる。これ以外にも、ゲルマニウム、ガリウム砒素、インジウムリン、酸化亜鉛、チタン酸ストロンチウム、およびペンタセンなど各種の半導体基板を用いることが可能である。
【0019】
一般的には、半導体は結晶質である方が優れた特性が得られるが、アモルファスであっても特性に優れる半導体であれば、本実施形態において基板として用いることができる。例えば、インジウムガリウム亜鉛酸化物などが挙げられる。半導体基板としてシリコンの単結晶基板を用いる場合、従来のシリコン半導体を用いる微細プロセス技術を適用できる点で有利である。
【0020】
半導体基板11上には、図6に示すように絶縁膜12を形成する。絶縁膜12は、例えば酸化シリコン(SiO2)や酸窒化シリコン(SiON)など種々の材料を用いて、基板の酸化または窒化、CVD、ALD、スパッタリング、MBE、およびPLDなどの手法により形成することができる。十分に電気伝導度が低く、デバイスが破壊されない程度の堅牢性を備えていれば、任意の絶縁材料を用いることが可能である。
【0021】
絶縁膜12の膜厚は、フラーレン14の外径等に応じて適宜決定することができる。例えばフラーレンとしてLa@C82を用いる場合には、2〜4nm程度の厚さで絶縁膜12を形成することが好ましい。
【0022】
続いて、図7に示すように、絶縁膜12に孔THを形成する。例えば、所定のパターンを有するマスクを介して絶縁膜12をエッチングすることにより形成することができる。
【0023】
孔THは、フラーレンを閉じ込める閉鎖空間となる。フラーレンは、電圧の印加により閉鎖空間内を上下に移動し、場合によっては回転して向きを変えつつ上下に移動する。したがって、孔THの寸法は、こうしたフラーレンの移動に適切なサイズであることが要求される。具体的には、孔THの直径は、フラーレンの直径の1.5倍から2倍程度であることが望まれる。例えば、所望されるパターンの大きさおよびエッチング方法によって、孔THの直径を制御することができる。孔THの深さはフラーレンの直径の2倍〜4倍程度が好ましく、孔THの直径はフラーレンの直径の1.5倍〜2倍程度が好ましい。
【0024】
絶縁膜12に形成される孔THの底面は、必ずしも半導体基板11の表面と一致させる必要はない。孔THの直径と同等またはこれ以下の深さであれば、半導体基板11の表面が削られて凹部が生じても特に問題ない。孔THの直径より大きな深さで、基板表面に凹部が形成されると、フラーレンは、この凹部内に入り込んでしまう。基板表面より深く入り込んだフラーレンには、有効な電界が加えられないため、動作が困難になるおそれがある。
【0025】
孔THの底面には、半導体基板11の表面が露出していることが好ましいが、絶縁膜12が多少残留していてもよい。フラーレンの直径の2/3と同程度の厚さより薄い状態であれば、絶縁膜が孔THの底に残留しても記憶素子の動作は不可能ではない。
【0026】
孔THが形成された絶縁膜12の表面には、図8に示すように滑らかなコーティング層16を形成する。コーティング層16は、フラーレンの並行移動を妨げるポテンシャルを減ずることで、この不揮発性記憶システムの動作電圧を下げるために効果的である。絶縁膜12自体が十分に滑らかな場合には、コーティング層16は必ずしも必要とされない。なお、この不揮発性記憶システムの動作電圧が10V以下であれば、「十分に滑らか」ということができる。
【0027】
例えば、孔THが形成された絶縁膜12の表面に滑らかな物質からなる膜を形成することによって、コーティング層16を設けることができる。あるいは、以下のような方法により、コーティング層を形成することもできる。例えば、孔THが形成された絶縁膜12の表面のダングリングボンドを、フッ素原子等によって終端する方法である。さらに、化学的処理等により、単に絶縁膜表面の凹凸を低減してもよい。
【0028】
コーティング層16の上には、図9に示すようにフラーレン14を一分子層以上形成する。例えばMBE、CVD、あるいはALDといった手法により、所定の厚さでフラーレンを堆積することができる。以降の余分なフラーレンを除去する工程が容易になることから、フラーレン14を形成する層の厚さは、一分子層であることが最も好ましい。
【0029】
フラーレン14同士が凝集する性質を有している場合、具体的には、例えばStranski−Klastanov成長する場合や、Volmer−Weber成長する場合には、二分子層以上の厚さでフラーレン14を堆積してもよい。絶縁膜12に設けられた全ての孔TH内部に、1個以上のフラーレン14が入る程度の量のフラーレン14を堆積する。あるいは、堆積されたフラーレンが絶縁膜12の表面を自発的に移動して、孔TH内に収まる状態がエネルギー的に安定となるような場合には、一分子層より少ない量でフラーレンを堆積することができる。堆積されるフラーレン14の量は、移動によって全ての孔THの内部に1個以上のフラーレン14が入る程度の量とすればよい。
【0030】
フラーレン14は、フラーレン以外へのダングリングボンドや脱落しやすい原子あるいは分子あるいは官能基などを有しないことが好ましい。C60やC70といったフラーレンは、安価に量産する方法が確立しているために利用しやすいという利点を有する。一方、金属内包フラーレンは、分子内分極を有していることから好ましい。記録された情報が読み出される信号値が大きくなるので、周辺回路を小さくすることができる。
【0031】
内包フラーレンとして、例えばLn@C82(ここで、LnはLa、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Luといったランタノイド元素である)、Sc2@C82、Sc3@C82、Sc4@C82、Ca@C72、La2@C80、(Sc3N)@C80や(Sc2C2)@C84、N@C60、Dy2C2@C82など様々な種類が知られている。
【0032】
いずれの内包フラーレンも、La@C82同様に分子内分極を有するため同様の効果が期待される。すなわち、記録された情報が読み出される信号値が大きくなるので、周辺回路を小さくすることができる。
【0033】
フラーレン14を堆積後、例えば図10に示すような斜め入射レーザーアニールによって、孔THの外に堆積されたフラーレン14を除去する。上述したとおり、フラーレン14が自発的に孔TH内に入り込むような表面エネルギー状態にある場合には、この工程は必要ない。斜め入射レーザーアニールによりフラーレン14を再蒸発させることによって、絶縁膜12上から除去することもできる。あるいは、斜め入射レーザーアニールによって、孔THの外に堆積されたフラーレン14を、分子形状が破壊された膜へ変質させてもよい。
【0034】
また、斜め入射レーザーアニールにかえて冷却二酸化炭素を吹き付けた後、冷却二酸化炭素を固体化させつつフラーレン14を脱落させる方法も採用することができる。本工程の目的は、孔THの内部に位置するフラーレン14は残し、孔THの外に付着しているフラーレン14を脱離させること、あるいは孔TH外に付着しているフラーレン14を変質させて金属的な状態へ変化させることにある。これが達成できれば、任意の手法を採用することができる。
【0035】
孔THの内部以外に付着したフラーレン14を脱離、あるいは金属的な状態へと変質させた後、被覆性の悪い手段によって、図11に示すように第2の電極である金属電極15を成膜する。被覆性の悪い手段とは、例えばスパッタガス圧の高いスパッタ法や、原料ガス圧の高いCVD法、めっき法、その他各種成膜法を用いることができる。金属は特に限定されないが、例えば、C、カーボンナノチューブ、グラフェン、Au,Ag,Pt,Ir,Os,Pd,Rh,Ru,Cu,Ti,V,Cr,Fe,Ni,Co,Zr,Nb,Mo,Hf,Ta,W,Re,TiN,TaN,TaC,SrRuO3等を用いることができる。
【0036】
孔THの内部には第2の電極である金属電極15が実用上堆積されないことから、ここでは被覆性の悪い成膜法によって金属が成膜される。第2の電極15の厚さは特に限定されないが、1〜500nm程度であれば十分である。
【0037】
以上の工程を経て、図11に示されるような、フラーレン14が空洞中に閉じ込められた記憶素子が形成される。得られた記憶素子を用いた半導体装置の一例の断面図を、図12に示す。
【0038】
図示する半導体装置17においては、記憶素子10は、層間絶縁膜22に貫通して設けられたプラグ24上に配置される。プラグ24は、半導体基板19に形成されたソース・ドレイン領域18に接続され、半導体基板19のチャネル領域には、ゲート絶縁膜20を介してゲート電極21が形成されている。さらに、ゲート電極21には、プラグ23が接続される。
【0039】
上述したように、記憶素子10の第1の電極11と第2の電極15とに電圧を印加することによって、情報が書き込まれる。図12に示される半導体装置17において、この情報を読み取る際には、1T(トランジスタ)型の強誘電体メモリと同様の読み取り動作をすればよい。
【0040】
ここで、本実施形態にかかる記憶素子の動作について説明する。
【0041】
情報が記録される場合には、書き込むべき情報の“1”または“0”に対応して、第1の電極11と第2の電極15との間に正または負の電圧を加える。これによって、フラーレン14は、図1または図2に示されるように上下方向に移動する。
【0042】
こうしたフラーレンの上下方向の移動の活性化エネルギーは300K以上であり、室温動作が可能である。しかも、不揮発性記憶素子としての十分なリテンション特性が期待できる。フラーレンは、電圧の印加によって、閉鎖空間13内を安定して上下方向に移動する。滑らかな周面を有する孔を絶縁膜に形成し、この孔内にフラーレンを閉じ込めたことによって、これが可能となった。
【0043】
このような構造を与えた場合、閉鎖空間内の上下方向への移動において、フラーレンはダブルポテンシャル場に置かれることになる。すなわち、1nm程度の分子間力の影響が強く働くような距離において、第1および第2のそれぞれの電極とフラーレンとの間に働くファンデルワールス力による多項式関数的な引力が強くなる。フラーレンは、第1または第2のいずれかの電極側に寄った状態が安定であって、両者の途中にあるような状態は不安定である。
【0044】
原子間距離が例えば0.3nm程度よりも近くなると、ファンデルワールス力の反発力が指数関数的に非常に強くなる。このため、フラーレンは、ある程度の距離以上は電極には近づくことができない。具体的には、フラーレンと電極との間の距離は、最も近接した場合でも0.3nm程度となる。
【0045】
ファンデルワールス力の反発力は、孔の周面とフラーレンとの間にも作用するので、フラーレンは周面に近づくこともできない。フラーレンと周面との間の距離は、最も近接した場合でも0.3nm程度となる。このようなファンデルワールス力が本質的に作用するような直径1nm程度分子を用いることによって、閉鎖空間の上下方向にはダブルポテンシャルが形成され、図中の左右方向にはポテンシャルの壁が形成される。
【0046】
なお、閉鎖空間13内に閉じ込められるフラーレン14が、分子内分極を有する内包フラーレンの場合には、2つの電極の間に印加された正負の電圧に対応して、このフラーレン分子内で分極が生じる。その結果、フラーレンは回転して向きを変えつつ上下に移動して、回転の活性化エネルギー(50K程度)が、上下方向の移動の活性化エネルギーに加えられることになる。
【0047】
上述したとおり、本実施形態の記憶素子は、第1および第2の電極により絶縁膜がはさまれたキャパシタ構造である。こうしたキャパシタ構造の絶縁膜の内部にフラーレンが存在することによって、キャパシタ内にダイポールが存在し、キャパシタのフラットバンド電圧がダイポール分シフトする。
【0048】
例えば内包型フラーレンの一例であるLa@C82は三角おむすび型であり、La3+は82個の炭素原子からなる籠の中心から0.5nm程度変移している。この場合、フラーレンの変位に対して最大±4Vのフラットバンドシフトが生じることが計算される。このフラットバンドシフト量は、従来の半導体記憶集積回路における書き込み情報読み取りの周辺回路と同様のものを、ほぼそのまま適用し得る量である。したがって、これは大きな利点である。
【0049】
また、例えばC60の場合には、C60は最大で6個の電子を受け取るような負イオン的状態が安定に存在することによってダイポールが生成する。その結果、最大±2V程度のフラットバンドシフトが生じうる。このように、安価なC60を用いる場合でも十分に実用可能である。
【0050】
図13には、他の実施形態にかかる記憶素子の基本構造を表わす断面図を示す。図示する記憶素子30は、半導体基板31にソース・ドレイン領域32が形成されている以外は、図1と同様の構成であり、第1の電極としての半導体基板31に正の電圧を印加し、第2の電極15には負の電圧が印加されたことによって、第1の電極側に位置している。すでに説明したように、第1の電極31と第2の電極15とに逆の電圧が印加されると、フラーレン14は図14に示されるように、回転して向きを変えつつ逆方向に移動する。
【0051】
図示する記憶素子は、例えば、以下の方法により製造することができる。
【0052】
まず、LOCOSなどによりパターンを設けた半導体基板31に希フッ酸処理を施して自然酸化膜を剥離する。その後、CVD法、スパッタ法などの成膜法によりダミーゲート膜を成膜する。定法によりダミーゲート膜をパターン化して、図15に示すようにダミーゲート26を作製する。
【0053】
図16に示されるように、ダミーゲート26上から基板31にイオンインプラントを行なう。引き続いて熱処理を施して活性化することにより、ソース・ドレイン領域32が形成される。
【0054】
次いで、絶縁膜27をCVD法やスパッタ法などにより堆積して、図17に示すようにダミーゲート26を覆う。絶縁膜27としては、例えばSiO2、SiONなどを用いることができる。
【0055】
CMPなどにより、図18に示すようにゲートパターン26を露出させた後、ダミーゲート26をエッチングにより除去して、図19に示すように半導体基板31のチャネル領域を露出させる。
【0056】
その後、例えば熱蒸着法などにより、図20に示すようにフラーレンをゲート領域に一分子程度堆積する。フラーレンとしては、例えばLa@C82が挙げられるが、C60、C59B、C59N、およびC79B等、その他のフラーレンを用いることもできる。
【0057】
ゲート領域以外に堆積された余分のフラーレンを、例えば微細な固体粉末状態の二酸化炭素を吹き付けるといった手法により取り除く。その結果、図21に示されるように、ゲート領域にフラーレンが配置される。
【0058】
その後、被覆性の悪い成膜法を用いて、図22に示すように上部電極28を形成する。必要に応じてCMP等を行ない、図23に示すように絶縁膜27を露出することも可能である。
【0059】
上述したような記憶素子の場合、電気的にはフラッシュメモリに類似した振る舞いのデバイスとなるので、NAND型、NOR型、その他各種の回路を適用可能である。
【0060】
図24には、不揮発性記憶素子の一例としてのNAND型フラッシュメモリの行方向に沿った断面図を示す。行方向に隣接するメモリセルトランジスタMT11,MT21においては、ゲート絶縁膜12を介して浮遊ゲート電極43が形成される。それぞれの浮遊ゲート電極43には素子分離絶縁膜46が埋め込まれている。すなわち、素子分離絶縁膜46により、行方向に隣接するメモリセルトランジスタMT11,MT21は互いに完全に素子分離される。
【0061】
素子分離絶縁膜46を介して隣接する浮遊ゲート電極43の上には、電極間絶縁膜44および制御ゲート電極45が順次設けられる。
【0062】
こうした構成のNAND型フラッシュメモリにおける浮遊ゲート電極43を、本実施形態の半導体記憶素子に置き換えることができる。あるいは、ゲート絶縁膜42および電極間絶縁膜44を含めた形で、置き換えてもよい。
【0063】
本実施形態の記憶素子は、強誘電体メモリに適用することができる。その基本的な構成の等価回路図を図25に示す。
図示する等価回路図において、半導体記憶装置は、第1の電極、この第1の電極に対向して配置された第2の電極、およびこれらの第1、第2の電極に挟まれた強誘電体薄膜とを少なくとも具備した記憶用キャパシタCMと、記憶用キャパシタCMの第1の電極に接続された第3の電極、この第3の電極に対向して配置された第4の電極、およびこれらの第3、第4の電極に挟まれた誘電体薄膜とを少なくとも具備した参照用キャパシタCREFと、記憶用キャパシタCMの第1の電極および参照用キャパシタCREFの第3の電極に接続されたゲート電極を有する読み出し用トランジスタQREADと、記憶用キャパシタCMの第1の電極と参照用キャパシタCREFの第3の電極との接続点にソースまたはドレインが接続された制御用トランジスタQCと、を少なくとも具備したメモリセルである。
【0064】
図1等に示した構成において、第1の電極および第2の電極のいずれも金属とした上で、分子内分極を有するフラーレンを必ず用いるといった変更を行なえば、本実施形態の半導体記憶素子を、記憶用キャパシタCMとして用いることができる。
【0065】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、様々な発明を形成できる。例えば、実施形態に示される全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【0066】
1…半導体記憶素子; 11…シリコン基板; 12…絶縁膜; 13…孔
14…フラーレン; M…金属原子; 15…上部電極; 16…コーティング層
17…半導体装置; 18…ソース・ドレイン領域; 19…半導体基板
20…ゲート絶縁膜; 21…ゲート電極; 22…層間絶縁膜
23…プラグ: 24…プラグ; 26…ダミーゲート
27…絶縁膜; 30…半導体記憶素子; 31…半導体基板
32…ソース・ドレイン領域; 40…不揮発性半導体記憶装置; 41…半導体基板
42…ゲート絶縁膜; 43…浮遊ゲート電極; 44…電極間絶縁膜
45…制御ゲート電極; 46…素子分離絶縁膜
MT11,MT12…メモリセルトランジスタ; CM…記憶用キャパシタ
CREF…参照用キャパシタ; QREAD…読み出し用トランジスタ
QC…制御用トランジスタ。
【技術分野】
【0001】
本発明は、半導体記憶素子に関する。
【背景技術】
【0002】
不揮発性記憶回路を構成する半導体集積回路においては、微細化が進むに伴なって電荷蓄積膜の膜厚もさらに薄くすることが求められてきた。
【0003】
従来のフラッシュメモリでは、デザインルール56nmのものが2008年時点で販売され、さらなる微細化が検討されている(例えば、特許文献1参照)。一方で、フラーレンのような分子メモリー自体は、既に検討されている(例えば、特許文献2参照)。
【0004】
しかしながらフラッシュメモリの微細化が進展するにつれ、Yupin効果などの要因により、現状以上の微細化が次第に困難になりつつある。新しい動作原理である特許文献2の分子メモリーは、分子の回転状態に情報を記録する。このため、動作温度は、例えば50K程度であり室温での動作は困難である。しかも、プローブといった機械的に不安定な構造を有していることから原理的に衝撃に弱く、プローブと分子との間の距離から勘案するに耐衝撃性は著しく小さい。具体的には、耐衝撃性の低さはハードディスクの比ではなく、到底実用にはならない。
【0005】
このように分子メモリーの実現には様々な問題点が山積されており、従来構造よりはるかに微細な半導体記憶素子は、未だ得られていないのが現状である。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2004−71877号公報
【特許文献2】特開2008−21685号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、従来構造のフラッシュメモリとは異なる原理で動作し、従来構造のフラッシュメモリと比べてはるかに微細化が可能な半導体記憶素子を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の一態様にかかる半導体記憶素子は、半導体領域を含む第1の電極と、
前記第1の電極上に形成され、膜厚方向に設けられた孔を有する絶縁膜と、
前記孔の開口部を覆って閉鎖された空間を形成する金属を含む第2の電極と、
前記閉鎖空間内に配置され、電圧の印加により前記第1または第2の電極のいずれかの側に移動することにより前記第1の電極と第2の電極との間にダイポールを発生させて、フラットバンド電圧をシフトさせるフラーレンと
を具備することを特徴とする。
【発明の効果】
【0009】
本発明によれば、従来構造のフラッシュメモリとは異なる原理で動作し、従来構造のフラッシュメモリと比べてはるかに微細化可能な半導体記憶素子が提供される。
【図面の簡単な説明】
【0010】
【図1】一実施形態にかかる半導体記憶素子の基本構造を表わす断面図である。
【図2】図1に示す半導体記憶素子に逆の電圧が印加された状態を表わす断面図である。
【図3】他の実施形態にかかる半導体記憶素子の基本構造を表わす断面図である。
【図4】図3に示す半導体記憶素子に逆の電圧が印加された状態を表わす断面図である。
【図5】一実施形態にかかる半導体記憶素子の製造方法の一工程を表わす断面図である。
【図6】図5に続く工程を表わす断面図である。
【図7】図6に続く工程を表わす断面図である。
【図8】図7に続く工程を表わす断面図である。
【図9】図8に続く工程を表わす断面図である。
【図10】図9に続く工程を表わす断面図である。
【図11】図10に続く工程を表わす断面図である。
【図12】他の実施形態にかかる半導体記憶素子の基本構造を表わす断面図である。
【図13】他の実施形態にかかる半導体記憶素子の基本構造を表わす断面図である。
【図14】図13に示す半導体記憶素子に逆の電圧が印加された状態を表わす断面図である。
【図15】他の実施形態にかかる半導体装置の製造方法の一工程を表わす断面図である。
【図16】図15に続く工程を表わす断面図である。
【図17】図16に続く工程を表わす断面図である。
【図18】図17に続く工程を表わす断面図である。
【図19】図18に続く工程を表わす断面図である。
【図20】図19に続く工程を表わす断面図である。
【図21】図20に続く工程を表わす断面図である。
【図22】図21に続く工程を表わす断面図である。
【図23】図22に続く工程を表わす断面図である。
【図24】NAND型フラッシュメモリのセルアレイの一例を示す行方向の断面図である。
【図25】強誘電体メモリの主要部の回路構成図である。
【発明を実施するための形態】
【0011】
以下、図面を参照して、本発明の実施形態を説明する。
【0012】
図1は、一実施形態にかかる不揮発性半導体記憶素子1(以下、単に半導体記憶素子と称する)の基本構造を示す断面図である。
【0013】
図示する半導体記憶素子1においては、半導体基板11上には、膜厚方向の孔を有する絶縁膜12が設けられる。ここで、半導体基板11は第1の電極として作用する。あるいは、絶縁性基板の上に、半導体電極を形成して第1の電極とすることもできる。孔の開口部は、第2の電極としての金属電極15で覆われており、これによって、閉鎖された空間13が画定される。
【0014】
こうした閉鎖空間13内には、フラーレン14が配置される。図1においては、フラーレン14は、閉鎖空間13内の第1の電極11側に位置している。これは、第1の電極11に正の電圧を印加し、第2の電極15には負の電圧が印加された状態である。この際の電位差は、1〜10V程度とすることができる。第1の電極11と第2の電極15との間に逆の電圧が印加された場合には、図2に示されるようにフラーレン14は、閉鎖空間13内の第2の電極15側に移動する。なお、図示するフラーレン14は、金属原子Mが内包された内包フラーレンであるが、これについては後述する。
【0015】
第1の電極と第2の電極とは、互いに入れ替えることも可能である。すなわち、第1の電極としての金属基板の上に孔を有する絶縁膜を形成し、第2の電極としての半導体電極で孔の開口部が覆われた構造である。こうした構造でも同様に動作するものの、現実的には製造上の難しさがある。これを考慮すると、第1の電極としては半導体基板または半導体電極を用いた構造とすることが望まれる。
【0016】
絶縁膜12の表面には、図3に示されるようにコーティング層16を設けることができる。図1の場合と同様図3においても、フラーレン14は第1の電極11側に位置しているので、第1の電極11に正の電圧を印加し、第2の電極15には負の電圧が印加された状態である。前述と同様に、逆の電圧が印加されると図4に示されるように、フラーレン14は図4に示されるように逆方向に移動する。ここでは内包フラーレンであることから、図示するように、フラーレン14は回転して向きを変えつつ、逆方向に移動する。
【0017】
本実施形態の半導体記憶素子は、例えば、以下の方法により製造することができる。
すなわち、半導体領域を含む第1の電極上に絶縁膜を形成する工程と、前記絶縁膜に膜厚方向の孔を形成する工程と、前記孔の内部に、移動可能にフラーレンを配置する工程と、金属を含む第2の電極で前記孔の開口部を覆って、前記フラーレンを前記孔内部に閉じ込める工程とを具備する方法である。
【0018】
具体的には、まず、図5に示すように半導体基板11を用意する。半導体基板11は、例えばシリコン単結晶基板とすることができ、例えば、シリコン単結晶の(100)面が露出した単結晶シリコン(Si)の基板が挙げられる。これ以外にも、ゲルマニウム、ガリウム砒素、インジウムリン、酸化亜鉛、チタン酸ストロンチウム、およびペンタセンなど各種の半導体基板を用いることが可能である。
【0019】
一般的には、半導体は結晶質である方が優れた特性が得られるが、アモルファスであっても特性に優れる半導体であれば、本実施形態において基板として用いることができる。例えば、インジウムガリウム亜鉛酸化物などが挙げられる。半導体基板としてシリコンの単結晶基板を用いる場合、従来のシリコン半導体を用いる微細プロセス技術を適用できる点で有利である。
【0020】
半導体基板11上には、図6に示すように絶縁膜12を形成する。絶縁膜12は、例えば酸化シリコン(SiO2)や酸窒化シリコン(SiON)など種々の材料を用いて、基板の酸化または窒化、CVD、ALD、スパッタリング、MBE、およびPLDなどの手法により形成することができる。十分に電気伝導度が低く、デバイスが破壊されない程度の堅牢性を備えていれば、任意の絶縁材料を用いることが可能である。
【0021】
絶縁膜12の膜厚は、フラーレン14の外径等に応じて適宜決定することができる。例えばフラーレンとしてLa@C82を用いる場合には、2〜4nm程度の厚さで絶縁膜12を形成することが好ましい。
【0022】
続いて、図7に示すように、絶縁膜12に孔THを形成する。例えば、所定のパターンを有するマスクを介して絶縁膜12をエッチングすることにより形成することができる。
【0023】
孔THは、フラーレンを閉じ込める閉鎖空間となる。フラーレンは、電圧の印加により閉鎖空間内を上下に移動し、場合によっては回転して向きを変えつつ上下に移動する。したがって、孔THの寸法は、こうしたフラーレンの移動に適切なサイズであることが要求される。具体的には、孔THの直径は、フラーレンの直径の1.5倍から2倍程度であることが望まれる。例えば、所望されるパターンの大きさおよびエッチング方法によって、孔THの直径を制御することができる。孔THの深さはフラーレンの直径の2倍〜4倍程度が好ましく、孔THの直径はフラーレンの直径の1.5倍〜2倍程度が好ましい。
【0024】
絶縁膜12に形成される孔THの底面は、必ずしも半導体基板11の表面と一致させる必要はない。孔THの直径と同等またはこれ以下の深さであれば、半導体基板11の表面が削られて凹部が生じても特に問題ない。孔THの直径より大きな深さで、基板表面に凹部が形成されると、フラーレンは、この凹部内に入り込んでしまう。基板表面より深く入り込んだフラーレンには、有効な電界が加えられないため、動作が困難になるおそれがある。
【0025】
孔THの底面には、半導体基板11の表面が露出していることが好ましいが、絶縁膜12が多少残留していてもよい。フラーレンの直径の2/3と同程度の厚さより薄い状態であれば、絶縁膜が孔THの底に残留しても記憶素子の動作は不可能ではない。
【0026】
孔THが形成された絶縁膜12の表面には、図8に示すように滑らかなコーティング層16を形成する。コーティング層16は、フラーレンの並行移動を妨げるポテンシャルを減ずることで、この不揮発性記憶システムの動作電圧を下げるために効果的である。絶縁膜12自体が十分に滑らかな場合には、コーティング層16は必ずしも必要とされない。なお、この不揮発性記憶システムの動作電圧が10V以下であれば、「十分に滑らか」ということができる。
【0027】
例えば、孔THが形成された絶縁膜12の表面に滑らかな物質からなる膜を形成することによって、コーティング層16を設けることができる。あるいは、以下のような方法により、コーティング層を形成することもできる。例えば、孔THが形成された絶縁膜12の表面のダングリングボンドを、フッ素原子等によって終端する方法である。さらに、化学的処理等により、単に絶縁膜表面の凹凸を低減してもよい。
【0028】
コーティング層16の上には、図9に示すようにフラーレン14を一分子層以上形成する。例えばMBE、CVD、あるいはALDといった手法により、所定の厚さでフラーレンを堆積することができる。以降の余分なフラーレンを除去する工程が容易になることから、フラーレン14を形成する層の厚さは、一分子層であることが最も好ましい。
【0029】
フラーレン14同士が凝集する性質を有している場合、具体的には、例えばStranski−Klastanov成長する場合や、Volmer−Weber成長する場合には、二分子層以上の厚さでフラーレン14を堆積してもよい。絶縁膜12に設けられた全ての孔TH内部に、1個以上のフラーレン14が入る程度の量のフラーレン14を堆積する。あるいは、堆積されたフラーレンが絶縁膜12の表面を自発的に移動して、孔TH内に収まる状態がエネルギー的に安定となるような場合には、一分子層より少ない量でフラーレンを堆積することができる。堆積されるフラーレン14の量は、移動によって全ての孔THの内部に1個以上のフラーレン14が入る程度の量とすればよい。
【0030】
フラーレン14は、フラーレン以外へのダングリングボンドや脱落しやすい原子あるいは分子あるいは官能基などを有しないことが好ましい。C60やC70といったフラーレンは、安価に量産する方法が確立しているために利用しやすいという利点を有する。一方、金属内包フラーレンは、分子内分極を有していることから好ましい。記録された情報が読み出される信号値が大きくなるので、周辺回路を小さくすることができる。
【0031】
内包フラーレンとして、例えばLn@C82(ここで、LnはLa、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Luといったランタノイド元素である)、Sc2@C82、Sc3@C82、Sc4@C82、Ca@C72、La2@C80、(Sc3N)@C80や(Sc2C2)@C84、N@C60、Dy2C2@C82など様々な種類が知られている。
【0032】
いずれの内包フラーレンも、La@C82同様に分子内分極を有するため同様の効果が期待される。すなわち、記録された情報が読み出される信号値が大きくなるので、周辺回路を小さくすることができる。
【0033】
フラーレン14を堆積後、例えば図10に示すような斜め入射レーザーアニールによって、孔THの外に堆積されたフラーレン14を除去する。上述したとおり、フラーレン14が自発的に孔TH内に入り込むような表面エネルギー状態にある場合には、この工程は必要ない。斜め入射レーザーアニールによりフラーレン14を再蒸発させることによって、絶縁膜12上から除去することもできる。あるいは、斜め入射レーザーアニールによって、孔THの外に堆積されたフラーレン14を、分子形状が破壊された膜へ変質させてもよい。
【0034】
また、斜め入射レーザーアニールにかえて冷却二酸化炭素を吹き付けた後、冷却二酸化炭素を固体化させつつフラーレン14を脱落させる方法も採用することができる。本工程の目的は、孔THの内部に位置するフラーレン14は残し、孔THの外に付着しているフラーレン14を脱離させること、あるいは孔TH外に付着しているフラーレン14を変質させて金属的な状態へ変化させることにある。これが達成できれば、任意の手法を採用することができる。
【0035】
孔THの内部以外に付着したフラーレン14を脱離、あるいは金属的な状態へと変質させた後、被覆性の悪い手段によって、図11に示すように第2の電極である金属電極15を成膜する。被覆性の悪い手段とは、例えばスパッタガス圧の高いスパッタ法や、原料ガス圧の高いCVD法、めっき法、その他各種成膜法を用いることができる。金属は特に限定されないが、例えば、C、カーボンナノチューブ、グラフェン、Au,Ag,Pt,Ir,Os,Pd,Rh,Ru,Cu,Ti,V,Cr,Fe,Ni,Co,Zr,Nb,Mo,Hf,Ta,W,Re,TiN,TaN,TaC,SrRuO3等を用いることができる。
【0036】
孔THの内部には第2の電極である金属電極15が実用上堆積されないことから、ここでは被覆性の悪い成膜法によって金属が成膜される。第2の電極15の厚さは特に限定されないが、1〜500nm程度であれば十分である。
【0037】
以上の工程を経て、図11に示されるような、フラーレン14が空洞中に閉じ込められた記憶素子が形成される。得られた記憶素子を用いた半導体装置の一例の断面図を、図12に示す。
【0038】
図示する半導体装置17においては、記憶素子10は、層間絶縁膜22に貫通して設けられたプラグ24上に配置される。プラグ24は、半導体基板19に形成されたソース・ドレイン領域18に接続され、半導体基板19のチャネル領域には、ゲート絶縁膜20を介してゲート電極21が形成されている。さらに、ゲート電極21には、プラグ23が接続される。
【0039】
上述したように、記憶素子10の第1の電極11と第2の電極15とに電圧を印加することによって、情報が書き込まれる。図12に示される半導体装置17において、この情報を読み取る際には、1T(トランジスタ)型の強誘電体メモリと同様の読み取り動作をすればよい。
【0040】
ここで、本実施形態にかかる記憶素子の動作について説明する。
【0041】
情報が記録される場合には、書き込むべき情報の“1”または“0”に対応して、第1の電極11と第2の電極15との間に正または負の電圧を加える。これによって、フラーレン14は、図1または図2に示されるように上下方向に移動する。
【0042】
こうしたフラーレンの上下方向の移動の活性化エネルギーは300K以上であり、室温動作が可能である。しかも、不揮発性記憶素子としての十分なリテンション特性が期待できる。フラーレンは、電圧の印加によって、閉鎖空間13内を安定して上下方向に移動する。滑らかな周面を有する孔を絶縁膜に形成し、この孔内にフラーレンを閉じ込めたことによって、これが可能となった。
【0043】
このような構造を与えた場合、閉鎖空間内の上下方向への移動において、フラーレンはダブルポテンシャル場に置かれることになる。すなわち、1nm程度の分子間力の影響が強く働くような距離において、第1および第2のそれぞれの電極とフラーレンとの間に働くファンデルワールス力による多項式関数的な引力が強くなる。フラーレンは、第1または第2のいずれかの電極側に寄った状態が安定であって、両者の途中にあるような状態は不安定である。
【0044】
原子間距離が例えば0.3nm程度よりも近くなると、ファンデルワールス力の反発力が指数関数的に非常に強くなる。このため、フラーレンは、ある程度の距離以上は電極には近づくことができない。具体的には、フラーレンと電極との間の距離は、最も近接した場合でも0.3nm程度となる。
【0045】
ファンデルワールス力の反発力は、孔の周面とフラーレンとの間にも作用するので、フラーレンは周面に近づくこともできない。フラーレンと周面との間の距離は、最も近接した場合でも0.3nm程度となる。このようなファンデルワールス力が本質的に作用するような直径1nm程度分子を用いることによって、閉鎖空間の上下方向にはダブルポテンシャルが形成され、図中の左右方向にはポテンシャルの壁が形成される。
【0046】
なお、閉鎖空間13内に閉じ込められるフラーレン14が、分子内分極を有する内包フラーレンの場合には、2つの電極の間に印加された正負の電圧に対応して、このフラーレン分子内で分極が生じる。その結果、フラーレンは回転して向きを変えつつ上下に移動して、回転の活性化エネルギー(50K程度)が、上下方向の移動の活性化エネルギーに加えられることになる。
【0047】
上述したとおり、本実施形態の記憶素子は、第1および第2の電極により絶縁膜がはさまれたキャパシタ構造である。こうしたキャパシタ構造の絶縁膜の内部にフラーレンが存在することによって、キャパシタ内にダイポールが存在し、キャパシタのフラットバンド電圧がダイポール分シフトする。
【0048】
例えば内包型フラーレンの一例であるLa@C82は三角おむすび型であり、La3+は82個の炭素原子からなる籠の中心から0.5nm程度変移している。この場合、フラーレンの変位に対して最大±4Vのフラットバンドシフトが生じることが計算される。このフラットバンドシフト量は、従来の半導体記憶集積回路における書き込み情報読み取りの周辺回路と同様のものを、ほぼそのまま適用し得る量である。したがって、これは大きな利点である。
【0049】
また、例えばC60の場合には、C60は最大で6個の電子を受け取るような負イオン的状態が安定に存在することによってダイポールが生成する。その結果、最大±2V程度のフラットバンドシフトが生じうる。このように、安価なC60を用いる場合でも十分に実用可能である。
【0050】
図13には、他の実施形態にかかる記憶素子の基本構造を表わす断面図を示す。図示する記憶素子30は、半導体基板31にソース・ドレイン領域32が形成されている以外は、図1と同様の構成であり、第1の電極としての半導体基板31に正の電圧を印加し、第2の電極15には負の電圧が印加されたことによって、第1の電極側に位置している。すでに説明したように、第1の電極31と第2の電極15とに逆の電圧が印加されると、フラーレン14は図14に示されるように、回転して向きを変えつつ逆方向に移動する。
【0051】
図示する記憶素子は、例えば、以下の方法により製造することができる。
【0052】
まず、LOCOSなどによりパターンを設けた半導体基板31に希フッ酸処理を施して自然酸化膜を剥離する。その後、CVD法、スパッタ法などの成膜法によりダミーゲート膜を成膜する。定法によりダミーゲート膜をパターン化して、図15に示すようにダミーゲート26を作製する。
【0053】
図16に示されるように、ダミーゲート26上から基板31にイオンインプラントを行なう。引き続いて熱処理を施して活性化することにより、ソース・ドレイン領域32が形成される。
【0054】
次いで、絶縁膜27をCVD法やスパッタ法などにより堆積して、図17に示すようにダミーゲート26を覆う。絶縁膜27としては、例えばSiO2、SiONなどを用いることができる。
【0055】
CMPなどにより、図18に示すようにゲートパターン26を露出させた後、ダミーゲート26をエッチングにより除去して、図19に示すように半導体基板31のチャネル領域を露出させる。
【0056】
その後、例えば熱蒸着法などにより、図20に示すようにフラーレンをゲート領域に一分子程度堆積する。フラーレンとしては、例えばLa@C82が挙げられるが、C60、C59B、C59N、およびC79B等、その他のフラーレンを用いることもできる。
【0057】
ゲート領域以外に堆積された余分のフラーレンを、例えば微細な固体粉末状態の二酸化炭素を吹き付けるといった手法により取り除く。その結果、図21に示されるように、ゲート領域にフラーレンが配置される。
【0058】
その後、被覆性の悪い成膜法を用いて、図22に示すように上部電極28を形成する。必要に応じてCMP等を行ない、図23に示すように絶縁膜27を露出することも可能である。
【0059】
上述したような記憶素子の場合、電気的にはフラッシュメモリに類似した振る舞いのデバイスとなるので、NAND型、NOR型、その他各種の回路を適用可能である。
【0060】
図24には、不揮発性記憶素子の一例としてのNAND型フラッシュメモリの行方向に沿った断面図を示す。行方向に隣接するメモリセルトランジスタMT11,MT21においては、ゲート絶縁膜12を介して浮遊ゲート電極43が形成される。それぞれの浮遊ゲート電極43には素子分離絶縁膜46が埋め込まれている。すなわち、素子分離絶縁膜46により、行方向に隣接するメモリセルトランジスタMT11,MT21は互いに完全に素子分離される。
【0061】
素子分離絶縁膜46を介して隣接する浮遊ゲート電極43の上には、電極間絶縁膜44および制御ゲート電極45が順次設けられる。
【0062】
こうした構成のNAND型フラッシュメモリにおける浮遊ゲート電極43を、本実施形態の半導体記憶素子に置き換えることができる。あるいは、ゲート絶縁膜42および電極間絶縁膜44を含めた形で、置き換えてもよい。
【0063】
本実施形態の記憶素子は、強誘電体メモリに適用することができる。その基本的な構成の等価回路図を図25に示す。
図示する等価回路図において、半導体記憶装置は、第1の電極、この第1の電極に対向して配置された第2の電極、およびこれらの第1、第2の電極に挟まれた強誘電体薄膜とを少なくとも具備した記憶用キャパシタCMと、記憶用キャパシタCMの第1の電極に接続された第3の電極、この第3の電極に対向して配置された第4の電極、およびこれらの第3、第4の電極に挟まれた誘電体薄膜とを少なくとも具備した参照用キャパシタCREFと、記憶用キャパシタCMの第1の電極および参照用キャパシタCREFの第3の電極に接続されたゲート電極を有する読み出し用トランジスタQREADと、記憶用キャパシタCMの第1の電極と参照用キャパシタCREFの第3の電極との接続点にソースまたはドレインが接続された制御用トランジスタQCと、を少なくとも具備したメモリセルである。
【0064】
図1等に示した構成において、第1の電極および第2の電極のいずれも金属とした上で、分子内分極を有するフラーレンを必ず用いるといった変更を行なえば、本実施形態の半導体記憶素子を、記憶用キャパシタCMとして用いることができる。
【0065】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、様々な発明を形成できる。例えば、実施形態に示される全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【0066】
1…半導体記憶素子; 11…シリコン基板; 12…絶縁膜; 13…孔
14…フラーレン; M…金属原子; 15…上部電極; 16…コーティング層
17…半導体装置; 18…ソース・ドレイン領域; 19…半導体基板
20…ゲート絶縁膜; 21…ゲート電極; 22…層間絶縁膜
23…プラグ: 24…プラグ; 26…ダミーゲート
27…絶縁膜; 30…半導体記憶素子; 31…半導体基板
32…ソース・ドレイン領域; 40…不揮発性半導体記憶装置; 41…半導体基板
42…ゲート絶縁膜; 43…浮遊ゲート電極; 44…電極間絶縁膜
45…制御ゲート電極; 46…素子分離絶縁膜
MT11,MT12…メモリセルトランジスタ; CM…記憶用キャパシタ
CREF…参照用キャパシタ; QREAD…読み出し用トランジスタ
QC…制御用トランジスタ。
【特許請求の範囲】
【請求項1】
半導体領域を含む第1の電極と、
前記第1の電極上に形成され、膜厚方向に設けられた孔を有する絶縁膜と、
前記孔の開口部を覆って閉鎖された空間を形成する金属を含む第2の電極と、
前記閉鎖空間内に配置され、電圧の印加により前記第1または第2の電極のいずれかの側に移動することにより前記第1の電極と第2の電極との間にダイポールを発生させて、フラットバンド電圧をシフトさせるフラーレンと
を具備することを特徴とする半導体記憶素子。
【請求項2】
前記半導体領域は、半導体基板の一部であることを特徴とする請求項1に記載の半導体記憶素子。
【請求項3】
前記半導体領域は、絶縁基板上に設けられた半導体電極であることを特徴とする請求項1に記載の半導体記憶素子。
【請求項4】
前記絶縁膜は、酸化シリコンまたは酸窒化シリコンを含むことを特徴とする請求項1乃至3のいずれか1項に記載の半導体記憶素子。
【請求項5】
前記孔の深さは、フラーレンの直径の4倍以下であることを特徴とする請求項1乃至4のいずれか1項に記載の半導体記憶素子。
【請求項6】
前記孔の直径は、フラーレンの直径の2倍以下であることを特徴とする請求項1乃至5のいずれか1項に記載の半導体記憶素子。
【請求項7】
前記フラーレンは、内包フラーレンであることを特徴とする請求項1乃至6のいずれか1項に記載の半導体記憶素子。
【請求項8】
前記内包フラーレンは、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、CaおよびNからなる群から選択される少なくとも一種を含むことを特徴とする請求項7に記載の半導体記憶素子。
【請求項9】
前記内包フラーレンは、電圧の印加により回転して向きを変えつつ、前記第1または第2の電極のいずれかの側に移動することを特徴とする請求項7または8に記載の半導体記憶素子。
【請求項10】
前記孔の周面にコーティング層を有することを特徴とする請求項1乃至9のいずれか1項に記載の半導体記憶素子。
【請求項1】
半導体領域を含む第1の電極と、
前記第1の電極上に形成され、膜厚方向に設けられた孔を有する絶縁膜と、
前記孔の開口部を覆って閉鎖された空間を形成する金属を含む第2の電極と、
前記閉鎖空間内に配置され、電圧の印加により前記第1または第2の電極のいずれかの側に移動することにより前記第1の電極と第2の電極との間にダイポールを発生させて、フラットバンド電圧をシフトさせるフラーレンと
を具備することを特徴とする半導体記憶素子。
【請求項2】
前記半導体領域は、半導体基板の一部であることを特徴とする請求項1に記載の半導体記憶素子。
【請求項3】
前記半導体領域は、絶縁基板上に設けられた半導体電極であることを特徴とする請求項1に記載の半導体記憶素子。
【請求項4】
前記絶縁膜は、酸化シリコンまたは酸窒化シリコンを含むことを特徴とする請求項1乃至3のいずれか1項に記載の半導体記憶素子。
【請求項5】
前記孔の深さは、フラーレンの直径の4倍以下であることを特徴とする請求項1乃至4のいずれか1項に記載の半導体記憶素子。
【請求項6】
前記孔の直径は、フラーレンの直径の2倍以下であることを特徴とする請求項1乃至5のいずれか1項に記載の半導体記憶素子。
【請求項7】
前記フラーレンは、内包フラーレンであることを特徴とする請求項1乃至6のいずれか1項に記載の半導体記憶素子。
【請求項8】
前記内包フラーレンは、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、CaおよびNからなる群から選択される少なくとも一種を含むことを特徴とする請求項7に記載の半導体記憶素子。
【請求項9】
前記内包フラーレンは、電圧の印加により回転して向きを変えつつ、前記第1または第2の電極のいずれかの側に移動することを特徴とする請求項7または8に記載の半導体記憶素子。
【請求項10】
前記孔の周面にコーティング層を有することを特徴とする請求項1乃至9のいずれか1項に記載の半導体記憶素子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図2】
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【図22】
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【図24】
【図25】
【公開番号】特開2010−225784(P2010−225784A)
【公開日】平成22年10月7日(2010.10.7)
【国際特許分類】
【出願番号】特願2009−70580(P2009−70580)
【出願日】平成21年3月23日(2009.3.23)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年10月7日(2010.10.7)
【国際特許分類】
【出願日】平成21年3月23日(2009.3.23)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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