トランジスタを備えるＲＡＭ記憶素子
本発明は、ドレイン（８）と、ソース（７）と、絶縁ゲート（１２）によって覆われたバルク領域とを有するＭＯＳトランジスタの形状を成すメモリセルに関する。バルク領域の厚さは、ゲート面に平行に延びる絶縁層の部分（１６）によって分離される２つの異なる領域（１３，１４）に分けられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一トランジスタＲＡＭセルに関する。
【背景技術】
【０００２】
歴史的に、ＤＲＡＭセルは、ＭＯＳトランジスタとコンデンサとを備える組立部品の形状を成している。集積回路が小型化するにつれて、ＭＯＳトランジスタの寸法を減らすことは可能となっており、問題はコンデンサの大きさを減らすことにある。
【０００３】
この問題を克服するために、コンデンサを有しない単一トランジスタ、即ち、半導体オンインシュレータ（ＳＯＩ）技術又は半導体オンナシング（ＳＯＮ）技術の分野で、接合によって絶縁されたバルク、又は、絶縁体によって絶縁されたバルクを有するＭＯＳトランジスタの形状を成すメモリセルが提案されている。
このようなメモリセルでは、記憶はトランジスタ内での電荷蓄積に対応する。これはＤＲＡＭセルの更なる小型化をもたらす。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００４／０２２１０５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、コンデンサを有しない様々な既知のメモリセルは一般的に以下のデメリットの少なくとも１つに悩まされている。該デメリットは、限られた保持期間、高消費、２つの蓄積状態の低い区別、制御の複雑性、２つのゲートの使用、低い動作速度、電子及び正孔の同時的な存在を保証しなければならないトランジスタバルクの厚さを減少させることが不可能であること、並びに／又は製造の難しさである。
【０００６】
従って、本発明の目的は、既知の単一トランジスタメモリセルのデメリットの少なくともいくつかを克服する、コンデンサを有しない単一トランジスタＲＡＭセルを提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る実施の形態では、ドレインと、ソースと、絶縁ゲートで覆われたバルク領域とを有するＭＯＳトランジスタの形状を成し、前記バルク領域の厚さは、ゲート面に平行に延びる絶縁層部分によって分離される２つの異なる領域に分けられているメモリセルを提供する。
【０００８】
本発明の実施の形態によれば、前記２つの異なる領域は、同じ導電型である。
【０００９】
本発明の実施の形態によれば、前記２つの異なる領域は、相異なる導電型である。
【００１０】
本発明の実施の形態によれば、メモリセルはＳＯＩ構造を成す。
【００１１】
本発明の実施の形態によれば、メモリセルはＦＩＮＦＥＴ構造を成す。
【００１２】
本発明の実施の形態によれば、前記絶縁層部分は、約１〜１０ナノメートル、好ましくは１〜３ナノメートルの厚さを有する。
【００１３】
本発明の実施の形態によれば、前記ゲートに最も近い前記バルク領域は、５〜５０ナノメートル、好ましくは５〜２０ナノメートルの厚さを有する。
【００１４】
本発明の実施の形態によれば、メモリセルは、前記バルク領域の下に第２の絶縁ゲートを更に備える。
【００１５】
本発明の実施の形態によれば、前記ＭＯＳトランジスタは絶縁層によって絶縁されている。
【００１６】
本発明の実施の形態によれば、前記ＭＯＳトランジスタは、該ＭＯＳトランジスタのドレイン／ソースの導電型に反対の導電型を有する基板に直接に形成されている。
【００１７】
本発明の実施の形態によれば、前記バルク領域は、前記ゲート面に平行に延び、前記最初の２つの異なる領域間に延びる前記絶縁層部分と同じ拡張機能を実質的に有する絶縁層部分によって前記２つの異なる領域から分離された第３領域を備え、第２のゲートは、前記第１ゲートの反対にある前記第３の異なる領域の前に配置されている。
【００１８】
ソース電圧を基準電圧としており、かつ、前記ソース領域及びドレイン領域がＮ型である場合に、本発明は、前記ドレインに正の電圧を印加し、該正の電圧を印加している間に前記ゲートに短い正の電圧を印加する「１」の書き込みステップと、極めてわずかに正の電圧、ゼロ電圧又は負の電圧を前記ドレインに印加し、正の電圧を前記ゲートに印加する「０」の書き込みステップと、負の電圧を前記ゲートに印加し、わずかに正の電圧を前記ドレインに印加する読み出しステップと、負の電圧を前記ゲートに印加し、わずかに正の電圧又はゼロ電圧を前記ドレインに印加する保持ステップとを順不同で備える使用方法を提供する。
【００１９】
前記ソース電圧を基準電圧としており、前記ソース領域及びドレイン領域がＮ型であり、かつ、メモリセルが３つのバルク領域を有する４状態メモリセルである場合に、本発明は、正の電圧を前記ドレインに印加し、該正の電圧を印加している間に短い正の電圧を前記２つのゲートに印加する（１１）状態の書き込みステップと、極めてわずかに正の電圧、ゼロ電圧又は負の電圧を前記ドレインに印加し、正の電圧を前記２つのゲートに印加する（００）状態の書き込みステップと、正の電圧を前記ドレインに印加し、該正の電圧を印加している間に短い正の電圧を前記２つのゲートの１つに印加し、極めてわずかに正の電圧、ゼロ電圧又は負の電圧を前記ドレインに印加し、正の電圧をもう一つのゲートに印加する（０１）状態又は（１０）状態の書き込みステップと、負の電圧を前記２つのゲートに印加し、わずかに正の電圧を前記ドレインに印加する読み出しステップと、負の電圧を前記２つのゲートに印加し、わずかに正の電圧又はゼロ電圧を前記ドレインに印加する保持ステップとを順不同で備える使用方法を提供する。
【図面の簡単な説明】
【００２０】
本発明の前述した目的、特徴及び利点、並びに、他の目的、特徴及び利点を、具体的な実施の形態における以下の限定されない説明で添付図面に関連して詳しく述べる。
【図１】本発明の実施の形態に係るメモリセルの簡略化した断面図である。
【図２Ａ】本発明の実施の形態に係るメモリセルへの「１」の書き込みを説明する説明図である。
【図２Ｂ】本発明の実施の形態に係るメモリセルへの「１」の書き込みを説明する説明図である。
【図３】本発明の実施の形態に係るメモリセルへの「０」の書き込みを説明する説明図である。
【図４Ａ】本発明の実施の形態に係るメモリセルからの「０」及び「１」夫々の読み出しを説明する説明図である。
【図４Ｂ】本発明の実施の形態に係るメモリセルからの「０」及び「１」夫々の読み出しを説明する説明図である。
【図５Ａ】本発明の実施の形態に係るメモリセルでの「１」の書き込み、「０」の書き込み及び読み出し夫々で印加される電圧を説明する説明図である。
【図５Ｂ】本発明の実施の形態に係るメモリセルでの「１」の書き込み、「０」の書き込み及び読み出し夫々で印加される電圧を説明する説明図である。
【図５Ｃ】本発明の実施の形態に係るメモリセルでの「１」の書き込み、「０」の書き込み及び読み出し夫々で印加される電圧を説明する説明図である。
【図６Ａ】図１における種類のメモリセルの製造例の一連のステップを示す簡略化した断面図である。
【図６Ｂ】図１における種類のメモリセルの製造例の一連のステップを示す簡略化した断面図である。
【図６Ｃ】図１における種類のメモリセルの製造例の一連のステップを示す簡略化した断面図である。
【図６Ｄ】図１における種類のメモリセルの製造例の一連のステップを示す簡略化した断面図である。
【図７Ａ】本発明の実施の形態に係るメモリセルの変形例の簡略化した断面図及び斜視図である。
【図７Ｂ】本発明の実施の形態に係るメモリセルの変形例の簡略化した断面図及び斜視図である。
【図８】本発明の実施の形態に係るメモリセルの他の変形例を示す図である。
【図９】本発明の実施の形態に係るメモリセルの他の変形例の簡略化した断面図及び斜視図である。
【００２１】
明確にするために、異なる図面において同様の構成要素に同様の参照番号を付し、通常、集積回路の説明において、種々の図面は正確な縮尺ではない。
【発明を実施するための形態】
【００２２】
図１はコンデンサを有しないメモリセルを示す断面図である。このメモリセルは、支持体３、一般的にはシリコンウェハーに配された絶縁層１に形成されたＭＯＳトランジスタを備えている。ＭＯＳトランジスタが占める領域、又は、活性領域は絶縁周辺部５によって範囲が定められている。ＭＯＳトランジスタは、第１導電型の高濃度にドープされ、第２導電型の低濃度にドープされたバルク領域によって分離されるソース領域７及びドレイン領域８を備える。以下では、第１導電型はＮ型であり、第２導電型はＰ型であるとするが、これは制限として見なされるべきではない。ソース領域及びドレイン領域夫々は、ソース端子Ｓに接続されているソース金属１０、及び、ドレイン端子Ｄに接続されているドレイン金属１１を備える固形物である。トランジスタのバルク部分はゲート端子Ｇに接続される絶縁ゲート１２に取付けられている。バルク領域の厚みは、ゲート１２側の上部バルク領域１３と、絶縁層１の周辺にある下部バルク領域１４とに分けられている。上部バルク領域及び下部バルク領域は絶縁層１６によって分離されている。
【００２３】
５ナノメートルよりも良い精度、好ましくは１ナノメートルオーダの精度を有する層の厚さを得ることができる技術を用いることによって、図１の構造を形成することが好ましい。横寸法を５０ナノメートル以下の最小値で決めることができる技術もまた選択される。そのような状態では、単なる一例として、上部バルク領域が５〜５０ナノメートル、好ましくは１０ナノメートルに近い厚さを有し、下部バルク領域が５〜５０ナノメートルの厚さを有し、厚さが１〜１０ナノメートル、例えば、３ナノメートルオーダである絶縁層１６によって上部バルク領域及び下部バルク領域が分離された全体のトランジスタの厚さが１００ナノメートルよりも小さい構造を形成することを選択してもよい。トランジスタのチャネル長は好ましくは６５ナノメートルよりも小さく、例えば３５ナノメートルであることが好ましい。
【００２４】
図１の構造をメモリセルとして用いることができる方法を、以下に図２から図４に関連して説明する。
【００２５】
図２Ａ及び図２Ｂは、図１のメモリセルへの「１」の書き込みステップを説明する説明図である。以下では、ソースＳは、簡単のため、グランドとして指定される基準電圧に恒久的に接続されていると仮定する。
【００２６】
「１」を書き込むためには、図２Ａに示されるように、比較的に高い正の電圧、例えば１〜３ボルトを最初にトランジスタのドレインに印加し、正の電圧をドレインに印加している間、ゲートを正の電圧に短時間固定する。結果として、チャネル領域が上部バルク領域に形成され、（ゲートから非常に遠い下部バルク領域には形成されず）、電子がソースからドレインに流れる。ドレイン−ソースの電位差を、比較的に高くなるように選択した場合、これらの電子は衝突によって上部バルク領域に電子−正孔対を生成する。生成された電子は電流フローに加わり、正孔は上部バルク領域にとどまる。ドレインを切替える前に負の電圧にゲートを切替えることによって、ソース及びドレイン間の電流フローが突然に遮断された場合（図２Ｂ参照）、図２Ａ及び図２Ｂでの記号＋によって示される正孔は上部バルク領域１３にとどまる。
【００２７】
図３は、メモリセルへの「０」の書き込みを説明する説明図である。再び、ゲートは正の電圧にされるが、このとき、ドレイン８はわずかに正の電圧、ゼロ電圧、又は、更には負の電圧に接続される。その後、ソース−ドレインの電位差は電子−正孔対を生成するには不十分であり、上部バルク領域１３でゲートによって生成された帯電バイアスのために、この上部バルク領域に存在する正孔はドレイン及び／又はソースに向かって流れてなくなる。従って、（「１」を書き込む）場合には正孔が上部バルク領域１３に蓄積され、（「０」を書き込む）場合には電荷がこの上部バルク領域に全く蓄積しないという事実によって、図２Ｂ及び図３の状態を区別することができる。
【００２８】
図４Ａ及び図４Ｂ夫々は、図１のメモリセルからの「０」の読み出し及び「１」の読み出しを説明するための説明図である。読み出し（又は保持）段階では、負の電圧がゲートに維持され、わずかに正の電圧がドレインに維持される。
【００２９】
図４Ａに示されるように、「０」が記憶されている、即ち、上部バルク領域１３に電荷が全く蓄積していない場合、同じドレインと同じソースとを並行して共有するトランジスタは両方ともオフである、即ち、ゲートが負であるため、電流が上部バルク領域に対応するトランジスタを通じて全く流れず、電子チャネルを生成することができないため、下部バルク領域に対応するトランジスタを通じて電流が流れるわけがない。
【００３０】
一方、図４Ｂに示すように、「１」を書き込んでいる、即ち、正の電荷が上部バルク領域１３に蓄積されている場合、ゲートが負であり、電子チャネル領域がこの上部バルク領域に全く生成されないので、電流がこの上部バルク領域に対応するトランジスタを通じて全く流れない。しかしながら、上部バルク領域に蓄積された正の電荷は、静電結合によって下部バルク領域にチャネル領域を誘導し、ソース及びドレインとして領域７及び８を有し、バルクとしてこの下部バルク領域を有するトランジスタを通じて電流が流れる。当然のことながら、ゲート側に引き付けられて蓄積した電荷が下部バルク領域に十分な静電感応を有するために、上部バルク領域は十分に細くなければならない。これは、このバルク領域が好ましくは１０ナノメートルに近い厚さを有することを示している理由である。
【００３１】
従って、読み出し段階では、電流が流れているか否かによって状態「１」を状態「０」から区別することができる。注目すべきは、「０」を読み出している間、電流はドレイン及びソース間を絶対に流れないので、これらの２つの状態を確実に区別することができることである。状態「０」である間、電流が全く流れないので、素子は非常に長い保持期間を有する。それ以後、例え、状態「１」を読み出している間に上部バルク領域に蓄積された電荷のわずかな損失が生じても、状態「０」と「１」との間に著しい差が常にある。
【００３２】
注目すべきは、読み出し状態の間、ほんのわずかに正の電圧をドレインに印加するという事実によって、読み出し中に下部バルク領域１４に衝突によって電荷が全く生成されないことである。
【００３３】
より適切にメモリセルの動作を説明するために、図５Ａ、図５Ｂ及び図５Ｃ夫々は、「１」の書き込み状態（ＷＲ１）の期間、「０」の書き込み状態（ＷＲ０）の期間、及び、読み出し状態（ＲＤ）の期間夫々におけるドレイン電圧（ＶＤ）とゲート電圧（ＶＧ）との変化を示している。「１」の書き込み期間（図５Ａ参照）に、ドレイン電圧はゼロ電圧又はわずかに正の電圧ＶＤ１、例えば０．１ボルトから、明らかに正の電圧ＶＤ２、例えば１〜２．２ボルトに変化し、ドレイン電圧ＶＤ２が印加されている期間（例えば５〜３０ナノ秒）中に、ゲートを負の電圧ＶＧ１から正の電圧ＶＧ２、例えば、−１．２ボルトから＋１ボルトに、短く（例えば、１〜１０ナノ秒間）とる。「０」の書き込み（図５Ｂ参照）のために、ドレインを低い値ＶＤ１に維持し、ゲートを、短い期間、例えば１〜１０ナノ秒の期間、上部バルク領域に存在する電荷を流してなくすことが可能な正の値にする。読み出し状態又は保持状態（図５Ｃ参照）では、ドレインを低い電圧値ＶＤ１に維持し、ゲートを負の電圧ＶＧ１に維持する。
【００３４】
電圧印加モードはゲート及びドレインに２つの可能な電圧レベルを供給するだけであるので、図５Ａ〜図５Ｃに関連して説明した電圧印加モードは特に有利である。しかしながら、例えば、ドレイン電圧が２以上の電圧レベル間を切替えることができるより複雑な電圧切替えモードは、例えば「０」の書き込み段階中に第３のゼロ電圧レベル又は負の電圧レベルを、保持段階中にゼロ電圧レベルに切替えることができる。「１」の書き込みの段階中、衝突イオン化によって正孔を生成する代わりに、他の現象を用いてもよい。負の電圧（例えば−２．５ボルト）をゲートに、正の電圧をドレインに強力に印加することによって、正孔は、バンド間トンネル現象（B to Btunneling）によって、又は、寄生性のバイポーラトランジスタの活性化によって生成される。
【００３５】
なお、上述した電圧値は単に示したにすぎず、実質的に前述した寸法を有するメモリセルに応じて与えられる。これらの値を特定部品の特定の特徴に適応させるのは当業者の能力の範囲内である。
【００３６】
図６Ａから図６Ｄは、図１に示すような構造を形成することが可能なステップを示す図である。
【００３７】
図６Ａに示すように、ステップは、絶縁層１で覆われた支持体３の上に低濃度にドープされたＰ型基板２０を備えるＳＯＩ型構造から始められる。低濃度にドープされたＰ型基板２０の上には、薄い絶縁層２１が、例えば熱酸化によって形成されている。
【００３８】
図６Ｂに示されたステップでは、図１の説明で述べた分離層１６を形成するために絶縁層２１をエッチングする。
【００３９】
図６Ｃに示されたステップでは、低濃度にドープされたＰ型層２２をエピタキシによって成長させる。既知の方法で、エピタキシは層２０の見掛けの表面から成長させ、層１６の上側を塞ぐ。好ましくは、このエピタキシ成長を、バルク領域１３に要求される厚さよりも太い厚さに達するまで実行し、この厚さを減らすことによって薄層化を行う。
【００４０】
その後、又は、ステップ中に、図６Ｄに示されるように、要求される活性領域を囲む絶縁周辺部５を形成し、形成後、ゲート酸化物、ゲート、ソース領域及びソース領域（図示せず）を形成する従来ステップを実行する。
【００４１】
上述した内容は、図１における種類の構造を形成することができる単なる一例である。他の実施の形態を構想してもよい。例えば、Ｐ型シリコン層と、絶縁層１６の寸法に応じて形成されているシリコン−ゲルマニウム層と、Ｐ型シリコン層とから連続して成る絶縁体上のサンドイッチからステップを始めてもよい。その後、シリコン−ゲルマニウム層をサブエッジングし、形成した空洞を絶縁体で満たしてもよい。ウェハー接合技術を用いてもよい。
【００４２】
前述したメモリセルに多くの変更と修正とを行うことができる。図７Ａ及び図７Ｂは、技術的にＦＩＮＦＥＴ構造（フィン型電界効果トランジスタ）と一般的に呼ばれる形状に係る実施の形態を示す図である。これらの図は、構造のバルク部分及びドレイン部分の断面図、並びに、斜視図である。図示しないソース部分は図面の前方にある。フィン型のシリコンの突出物は、絶縁層３１で覆われたウェハー３０の上に形成されている。この突出物は、図１の上部バルク領域１３及び下部バルク領域１４夫々に対応する左側部分３３及び右側部分３４に分けられている。分離は絶縁体３６によって行われる。絶縁ゲート金属３８及び３９はフィンの左右から、即ち、左側部分３３及び右側部分３４の前に配置されている。図７Ａでは、バルク領域３３及び３４は層３１によってウェハー３０から絶縁されている。図７Ｂでは、バルク領域３３とウェハー３０との間は連通している。当然のことながら、この構造は、２つのゲート中の１つを用いれば、図１の構造と同様に作用する。
【００４３】
２つのゲート３８及び３９を、左側バルク及び右側バルクの機能を選択的に反転させるために使用してもよい。同様に、図１の構造で、絶縁層１から下部バルク領域１４に影響を与えるために、例えば、下側のトランジスタの閾値電圧を調整するために、支持体３に選択的にバイアスをかけてもよい。下側のゲートを追加してもよい。
【００４４】
図８は、図１の構造の他の変形例を示す図である。同様の構成要素には同様の参照番号が付されている。トランジスタのバルクは、２つの領域に分けられた厚さを有する代わりに３つの領域に分けられる。上部領域４１は絶縁体４２によって中央領域４３から分離され、中央領域４３それ自体は下部領域４５から絶縁体４４によって分離される。従って、支持体３のバイアスの可能性を提供する場合、２ビットメモリセル、即ち、４状態メモリセルが得られる。前述したように、上側のゲートは上部バルク領域４１で電荷を蓄積することも可能であるし、蓄積しないことも可能である。支持体領域３に対応する下側のゲートは、下部バルク領域４５に電荷を蓄積することも可能であるし、蓄積しないことも可能である。第１状態（１１）は、電荷が上部領域及び下部領域に蓄積された場合に得られ、第２状態（００）は上部領域及び下部領域に電荷が全く蓄積されない場合に得られ、第３状態（１０）は上部領域に電荷が蓄積されて下部領域に電荷が蓄積されない場合に得られ、第４状態（０１）は、電荷が下部バルク領域に蓄積されて上部バルク領域に蓄積されない場合に得られる。状態（０１）及び（１０）を様々な方法で区別することができる。具体的には、上側及び下側のゲートが異なる（仕事関数が異なる、又は、絶縁体の厚さが異なる）場合、及び／又は、印加された電圧が異なる場合に、不定量の電荷が、夫々の「１」の書き込みで上部バルク領域及び下部バルク領域に蓄積される。従って、中央バルク領域での電流の４つの可能な値を確実に区別することができる。
【００４５】
図９は、図８の構造におけるＦＩＮＦＥＴの実施の形態を非常に概略的に示す図である。この図は詳細に描写されていない。図８の構成要素と同様の機能を有する構成要素には同様の符号を付してある。
【００４６】
本発明の具体的な実施の形態が説明されている。種々の変更、修正及び改良は当業者によって想到される。具体的には、ＭＯＳトランジスタの形成、例えば、チャネル領域周辺での低濃度にドープされたソース領域及びドレイン領域（ＬＤＤ）の形成には多くのバリエーションが適応されてもよい。
【００４７】
当然のことながら、蓄積状態の１つを状態「１」と、蓄積状態のもう１つを状態「０」と呼ぶことは完全に任意である。
【００４８】
前述の内容は、誘電体によって分離される２つのバルク、即ち、第１バイアスの電荷を蓄積することができるバルクと、反対のバイアスの電荷を伝導することができるバルクとを有するトランジスタに関係する。従って、同じバルクに反対のバイアスの電荷の共存はない。これは、記載した構造が、先行技術の単一トランジスタメモリセルの前述したデメリット（限られた保持期間、高消費、２つの蓄積状態間の低い区別、制御の複雑性、低い動作速度、電子及び正孔の同時的な存在を保証しなければならないトランジスタのバルクの厚さを減少させることが不可能であること）を回避する主な理由の１つである。更に、説明された素子は、単一ゲートを用いて操作することができ、制御することが比較的に簡単である。
【００４９】
単一トランジスタを備えるメモリセルの種々の実施の形態と変形例とはここに説明されている。当業者は、本発明のステップを示すことなく、これらの種々の実施の形態と変形例との様々な構成要素を組み合わせてもよい。
【００５０】
具体的には、詳細に前述した実施の形態において、ＭＯＳトランジスタは絶縁層１によって絶縁されている。このＭＯＳトランジスタは、ドレイン／ソース領域とは反対の導電型のシリコン基板、即ち、ドレイン／ソース領域がＮ型であるならＰ型の基板の上に直接的に形成してもよい。
【００５１】
更に、詳細に前述した実施の形態において、絶縁層部分１６の下にあるバルク領域の下部分１４は上部分１３と同じＰ導電型である。変形例によっては、下部分１４は反対の導電型、即ち、Ｎ型であってもよい。下部分１４のドーピングレベルは、好ましくは、下部分１４の厚さに応じて１０16から１０18atoms/cm3 の範囲内で選択される。この結果、下部分１４は状態「０」で完全に枯渇し、状態「１」で十分に利用可能な電子を含む。保持状態の間には、メモリセルが「０」のプログラムされた場合、バルク領域のＮ型の下部分１４は、負のゲート電圧によって枯渇され、この部分を通じてソースからドレインに電流が全く流れることができない。同様に、図８及び図９の実施の形態では、Ｎ型の中央領域は同様の状態でドープされたＰ型であってもよい。
【技術分野】
【０００１】
本発明は、単一トランジスタＲＡＭセルに関する。
【背景技術】
【０００２】
歴史的に、ＤＲＡＭセルは、ＭＯＳトランジスタとコンデンサとを備える組立部品の形状を成している。集積回路が小型化するにつれて、ＭＯＳトランジスタの寸法を減らすことは可能となっており、問題はコンデンサの大きさを減らすことにある。
【０００３】
この問題を克服するために、コンデンサを有しない単一トランジスタ、即ち、半導体オンインシュレータ（ＳＯＩ）技術又は半導体オンナシング（ＳＯＮ）技術の分野で、接合によって絶縁されたバルク、又は、絶縁体によって絶縁されたバルクを有するＭＯＳトランジスタの形状を成すメモリセルが提案されている。
このようなメモリセルでは、記憶はトランジスタ内での電荷蓄積に対応する。これはＤＲＡＭセルの更なる小型化をもたらす。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００４／０２２１０５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、コンデンサを有しない様々な既知のメモリセルは一般的に以下のデメリットの少なくとも１つに悩まされている。該デメリットは、限られた保持期間、高消費、２つの蓄積状態の低い区別、制御の複雑性、２つのゲートの使用、低い動作速度、電子及び正孔の同時的な存在を保証しなければならないトランジスタバルクの厚さを減少させることが不可能であること、並びに／又は製造の難しさである。
【０００６】
従って、本発明の目的は、既知の単一トランジスタメモリセルのデメリットの少なくともいくつかを克服する、コンデンサを有しない単一トランジスタＲＡＭセルを提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る実施の形態では、ドレインと、ソースと、絶縁ゲートで覆われたバルク領域とを有するＭＯＳトランジスタの形状を成し、前記バルク領域の厚さは、ゲート面に平行に延びる絶縁層部分によって分離される２つの異なる領域に分けられているメモリセルを提供する。
【０００８】
本発明の実施の形態によれば、前記２つの異なる領域は、同じ導電型である。
【０００９】
本発明の実施の形態によれば、前記２つの異なる領域は、相異なる導電型である。
【００１０】
本発明の実施の形態によれば、メモリセルはＳＯＩ構造を成す。
【００１１】
本発明の実施の形態によれば、メモリセルはＦＩＮＦＥＴ構造を成す。
【００１２】
本発明の実施の形態によれば、前記絶縁層部分は、約１〜１０ナノメートル、好ましくは１〜３ナノメートルの厚さを有する。
【００１３】
本発明の実施の形態によれば、前記ゲートに最も近い前記バルク領域は、５〜５０ナノメートル、好ましくは５〜２０ナノメートルの厚さを有する。
【００１４】
本発明の実施の形態によれば、メモリセルは、前記バルク領域の下に第２の絶縁ゲートを更に備える。
【００１５】
本発明の実施の形態によれば、前記ＭＯＳトランジスタは絶縁層によって絶縁されている。
【００１６】
本発明の実施の形態によれば、前記ＭＯＳトランジスタは、該ＭＯＳトランジスタのドレイン／ソースの導電型に反対の導電型を有する基板に直接に形成されている。
【００１７】
本発明の実施の形態によれば、前記バルク領域は、前記ゲート面に平行に延び、前記最初の２つの異なる領域間に延びる前記絶縁層部分と同じ拡張機能を実質的に有する絶縁層部分によって前記２つの異なる領域から分離された第３領域を備え、第２のゲートは、前記第１ゲートの反対にある前記第３の異なる領域の前に配置されている。
【００１８】
ソース電圧を基準電圧としており、かつ、前記ソース領域及びドレイン領域がＮ型である場合に、本発明は、前記ドレインに正の電圧を印加し、該正の電圧を印加している間に前記ゲートに短い正の電圧を印加する「１」の書き込みステップと、極めてわずかに正の電圧、ゼロ電圧又は負の電圧を前記ドレインに印加し、正の電圧を前記ゲートに印加する「０」の書き込みステップと、負の電圧を前記ゲートに印加し、わずかに正の電圧を前記ドレインに印加する読み出しステップと、負の電圧を前記ゲートに印加し、わずかに正の電圧又はゼロ電圧を前記ドレインに印加する保持ステップとを順不同で備える使用方法を提供する。
【００１９】
前記ソース電圧を基準電圧としており、前記ソース領域及びドレイン領域がＮ型であり、かつ、メモリセルが３つのバルク領域を有する４状態メモリセルである場合に、本発明は、正の電圧を前記ドレインに印加し、該正の電圧を印加している間に短い正の電圧を前記２つのゲートに印加する（１１）状態の書き込みステップと、極めてわずかに正の電圧、ゼロ電圧又は負の電圧を前記ドレインに印加し、正の電圧を前記２つのゲートに印加する（００）状態の書き込みステップと、正の電圧を前記ドレインに印加し、該正の電圧を印加している間に短い正の電圧を前記２つのゲートの１つに印加し、極めてわずかに正の電圧、ゼロ電圧又は負の電圧を前記ドレインに印加し、正の電圧をもう一つのゲートに印加する（０１）状態又は（１０）状態の書き込みステップと、負の電圧を前記２つのゲートに印加し、わずかに正の電圧を前記ドレインに印加する読み出しステップと、負の電圧を前記２つのゲートに印加し、わずかに正の電圧又はゼロ電圧を前記ドレインに印加する保持ステップとを順不同で備える使用方法を提供する。
【図面の簡単な説明】
【００２０】
本発明の前述した目的、特徴及び利点、並びに、他の目的、特徴及び利点を、具体的な実施の形態における以下の限定されない説明で添付図面に関連して詳しく述べる。
【図１】本発明の実施の形態に係るメモリセルの簡略化した断面図である。
【図２Ａ】本発明の実施の形態に係るメモリセルへの「１」の書き込みを説明する説明図である。
【図２Ｂ】本発明の実施の形態に係るメモリセルへの「１」の書き込みを説明する説明図である。
【図３】本発明の実施の形態に係るメモリセルへの「０」の書き込みを説明する説明図である。
【図４Ａ】本発明の実施の形態に係るメモリセルからの「０」及び「１」夫々の読み出しを説明する説明図である。
【図４Ｂ】本発明の実施の形態に係るメモリセルからの「０」及び「１」夫々の読み出しを説明する説明図である。
【図５Ａ】本発明の実施の形態に係るメモリセルでの「１」の書き込み、「０」の書き込み及び読み出し夫々で印加される電圧を説明する説明図である。
【図５Ｂ】本発明の実施の形態に係るメモリセルでの「１」の書き込み、「０」の書き込み及び読み出し夫々で印加される電圧を説明する説明図である。
【図５Ｃ】本発明の実施の形態に係るメモリセルでの「１」の書き込み、「０」の書き込み及び読み出し夫々で印加される電圧を説明する説明図である。
【図６Ａ】図１における種類のメモリセルの製造例の一連のステップを示す簡略化した断面図である。
【図６Ｂ】図１における種類のメモリセルの製造例の一連のステップを示す簡略化した断面図である。
【図６Ｃ】図１における種類のメモリセルの製造例の一連のステップを示す簡略化した断面図である。
【図６Ｄ】図１における種類のメモリセルの製造例の一連のステップを示す簡略化した断面図である。
【図７Ａ】本発明の実施の形態に係るメモリセルの変形例の簡略化した断面図及び斜視図である。
【図７Ｂ】本発明の実施の形態に係るメモリセルの変形例の簡略化した断面図及び斜視図である。
【図８】本発明の実施の形態に係るメモリセルの他の変形例を示す図である。
【図９】本発明の実施の形態に係るメモリセルの他の変形例の簡略化した断面図及び斜視図である。
【００２１】
明確にするために、異なる図面において同様の構成要素に同様の参照番号を付し、通常、集積回路の説明において、種々の図面は正確な縮尺ではない。
【発明を実施するための形態】
【００２２】
図１はコンデンサを有しないメモリセルを示す断面図である。このメモリセルは、支持体３、一般的にはシリコンウェハーに配された絶縁層１に形成されたＭＯＳトランジスタを備えている。ＭＯＳトランジスタが占める領域、又は、活性領域は絶縁周辺部５によって範囲が定められている。ＭＯＳトランジスタは、第１導電型の高濃度にドープされ、第２導電型の低濃度にドープされたバルク領域によって分離されるソース領域７及びドレイン領域８を備える。以下では、第１導電型はＮ型であり、第２導電型はＰ型であるとするが、これは制限として見なされるべきではない。ソース領域及びドレイン領域夫々は、ソース端子Ｓに接続されているソース金属１０、及び、ドレイン端子Ｄに接続されているドレイン金属１１を備える固形物である。トランジスタのバルク部分はゲート端子Ｇに接続される絶縁ゲート１２に取付けられている。バルク領域の厚みは、ゲート１２側の上部バルク領域１３と、絶縁層１の周辺にある下部バルク領域１４とに分けられている。上部バルク領域及び下部バルク領域は絶縁層１６によって分離されている。
【００２３】
５ナノメートルよりも良い精度、好ましくは１ナノメートルオーダの精度を有する層の厚さを得ることができる技術を用いることによって、図１の構造を形成することが好ましい。横寸法を５０ナノメートル以下の最小値で決めることができる技術もまた選択される。そのような状態では、単なる一例として、上部バルク領域が５〜５０ナノメートル、好ましくは１０ナノメートルに近い厚さを有し、下部バルク領域が５〜５０ナノメートルの厚さを有し、厚さが１〜１０ナノメートル、例えば、３ナノメートルオーダである絶縁層１６によって上部バルク領域及び下部バルク領域が分離された全体のトランジスタの厚さが１００ナノメートルよりも小さい構造を形成することを選択してもよい。トランジスタのチャネル長は好ましくは６５ナノメートルよりも小さく、例えば３５ナノメートルであることが好ましい。
【００２４】
図１の構造をメモリセルとして用いることができる方法を、以下に図２から図４に関連して説明する。
【００２５】
図２Ａ及び図２Ｂは、図１のメモリセルへの「１」の書き込みステップを説明する説明図である。以下では、ソースＳは、簡単のため、グランドとして指定される基準電圧に恒久的に接続されていると仮定する。
【００２６】
「１」を書き込むためには、図２Ａに示されるように、比較的に高い正の電圧、例えば１〜３ボルトを最初にトランジスタのドレインに印加し、正の電圧をドレインに印加している間、ゲートを正の電圧に短時間固定する。結果として、チャネル領域が上部バルク領域に形成され、（ゲートから非常に遠い下部バルク領域には形成されず）、電子がソースからドレインに流れる。ドレイン−ソースの電位差を、比較的に高くなるように選択した場合、これらの電子は衝突によって上部バルク領域に電子−正孔対を生成する。生成された電子は電流フローに加わり、正孔は上部バルク領域にとどまる。ドレインを切替える前に負の電圧にゲートを切替えることによって、ソース及びドレイン間の電流フローが突然に遮断された場合（図２Ｂ参照）、図２Ａ及び図２Ｂでの記号＋によって示される正孔は上部バルク領域１３にとどまる。
【００２７】
図３は、メモリセルへの「０」の書き込みを説明する説明図である。再び、ゲートは正の電圧にされるが、このとき、ドレイン８はわずかに正の電圧、ゼロ電圧、又は、更には負の電圧に接続される。その後、ソース−ドレインの電位差は電子−正孔対を生成するには不十分であり、上部バルク領域１３でゲートによって生成された帯電バイアスのために、この上部バルク領域に存在する正孔はドレイン及び／又はソースに向かって流れてなくなる。従って、（「１」を書き込む）場合には正孔が上部バルク領域１３に蓄積され、（「０」を書き込む）場合には電荷がこの上部バルク領域に全く蓄積しないという事実によって、図２Ｂ及び図３の状態を区別することができる。
【００２８】
図４Ａ及び図４Ｂ夫々は、図１のメモリセルからの「０」の読み出し及び「１」の読み出しを説明するための説明図である。読み出し（又は保持）段階では、負の電圧がゲートに維持され、わずかに正の電圧がドレインに維持される。
【００２９】
図４Ａに示されるように、「０」が記憶されている、即ち、上部バルク領域１３に電荷が全く蓄積していない場合、同じドレインと同じソースとを並行して共有するトランジスタは両方ともオフである、即ち、ゲートが負であるため、電流が上部バルク領域に対応するトランジスタを通じて全く流れず、電子チャネルを生成することができないため、下部バルク領域に対応するトランジスタを通じて電流が流れるわけがない。
【００３０】
一方、図４Ｂに示すように、「１」を書き込んでいる、即ち、正の電荷が上部バルク領域１３に蓄積されている場合、ゲートが負であり、電子チャネル領域がこの上部バルク領域に全く生成されないので、電流がこの上部バルク領域に対応するトランジスタを通じて全く流れない。しかしながら、上部バルク領域に蓄積された正の電荷は、静電結合によって下部バルク領域にチャネル領域を誘導し、ソース及びドレインとして領域７及び８を有し、バルクとしてこの下部バルク領域を有するトランジスタを通じて電流が流れる。当然のことながら、ゲート側に引き付けられて蓄積した電荷が下部バルク領域に十分な静電感応を有するために、上部バルク領域は十分に細くなければならない。これは、このバルク領域が好ましくは１０ナノメートルに近い厚さを有することを示している理由である。
【００３１】
従って、読み出し段階では、電流が流れているか否かによって状態「１」を状態「０」から区別することができる。注目すべきは、「０」を読み出している間、電流はドレイン及びソース間を絶対に流れないので、これらの２つの状態を確実に区別することができることである。状態「０」である間、電流が全く流れないので、素子は非常に長い保持期間を有する。それ以後、例え、状態「１」を読み出している間に上部バルク領域に蓄積された電荷のわずかな損失が生じても、状態「０」と「１」との間に著しい差が常にある。
【００３２】
注目すべきは、読み出し状態の間、ほんのわずかに正の電圧をドレインに印加するという事実によって、読み出し中に下部バルク領域１４に衝突によって電荷が全く生成されないことである。
【００３３】
より適切にメモリセルの動作を説明するために、図５Ａ、図５Ｂ及び図５Ｃ夫々は、「１」の書き込み状態（ＷＲ１）の期間、「０」の書き込み状態（ＷＲ０）の期間、及び、読み出し状態（ＲＤ）の期間夫々におけるドレイン電圧（ＶＤ）とゲート電圧（ＶＧ）との変化を示している。「１」の書き込み期間（図５Ａ参照）に、ドレイン電圧はゼロ電圧又はわずかに正の電圧ＶＤ１、例えば０．１ボルトから、明らかに正の電圧ＶＤ２、例えば１〜２．２ボルトに変化し、ドレイン電圧ＶＤ２が印加されている期間（例えば５〜３０ナノ秒）中に、ゲートを負の電圧ＶＧ１から正の電圧ＶＧ２、例えば、−１．２ボルトから＋１ボルトに、短く（例えば、１〜１０ナノ秒間）とる。「０」の書き込み（図５Ｂ参照）のために、ドレインを低い値ＶＤ１に維持し、ゲートを、短い期間、例えば１〜１０ナノ秒の期間、上部バルク領域に存在する電荷を流してなくすことが可能な正の値にする。読み出し状態又は保持状態（図５Ｃ参照）では、ドレインを低い電圧値ＶＤ１に維持し、ゲートを負の電圧ＶＧ１に維持する。
【００３４】
電圧印加モードはゲート及びドレインに２つの可能な電圧レベルを供給するだけであるので、図５Ａ〜図５Ｃに関連して説明した電圧印加モードは特に有利である。しかしながら、例えば、ドレイン電圧が２以上の電圧レベル間を切替えることができるより複雑な電圧切替えモードは、例えば「０」の書き込み段階中に第３のゼロ電圧レベル又は負の電圧レベルを、保持段階中にゼロ電圧レベルに切替えることができる。「１」の書き込みの段階中、衝突イオン化によって正孔を生成する代わりに、他の現象を用いてもよい。負の電圧（例えば−２．５ボルト）をゲートに、正の電圧をドレインに強力に印加することによって、正孔は、バンド間トンネル現象（B to Btunneling）によって、又は、寄生性のバイポーラトランジスタの活性化によって生成される。
【００３５】
なお、上述した電圧値は単に示したにすぎず、実質的に前述した寸法を有するメモリセルに応じて与えられる。これらの値を特定部品の特定の特徴に適応させるのは当業者の能力の範囲内である。
【００３６】
図６Ａから図６Ｄは、図１に示すような構造を形成することが可能なステップを示す図である。
【００３７】
図６Ａに示すように、ステップは、絶縁層１で覆われた支持体３の上に低濃度にドープされたＰ型基板２０を備えるＳＯＩ型構造から始められる。低濃度にドープされたＰ型基板２０の上には、薄い絶縁層２１が、例えば熱酸化によって形成されている。
【００３８】
図６Ｂに示されたステップでは、図１の説明で述べた分離層１６を形成するために絶縁層２１をエッチングする。
【００３９】
図６Ｃに示されたステップでは、低濃度にドープされたＰ型層２２をエピタキシによって成長させる。既知の方法で、エピタキシは層２０の見掛けの表面から成長させ、層１６の上側を塞ぐ。好ましくは、このエピタキシ成長を、バルク領域１３に要求される厚さよりも太い厚さに達するまで実行し、この厚さを減らすことによって薄層化を行う。
【００４０】
その後、又は、ステップ中に、図６Ｄに示されるように、要求される活性領域を囲む絶縁周辺部５を形成し、形成後、ゲート酸化物、ゲート、ソース領域及びソース領域（図示せず）を形成する従来ステップを実行する。
【００４１】
上述した内容は、図１における種類の構造を形成することができる単なる一例である。他の実施の形態を構想してもよい。例えば、Ｐ型シリコン層と、絶縁層１６の寸法に応じて形成されているシリコン−ゲルマニウム層と、Ｐ型シリコン層とから連続して成る絶縁体上のサンドイッチからステップを始めてもよい。その後、シリコン−ゲルマニウム層をサブエッジングし、形成した空洞を絶縁体で満たしてもよい。ウェハー接合技術を用いてもよい。
【００４２】
前述したメモリセルに多くの変更と修正とを行うことができる。図７Ａ及び図７Ｂは、技術的にＦＩＮＦＥＴ構造（フィン型電界効果トランジスタ）と一般的に呼ばれる形状に係る実施の形態を示す図である。これらの図は、構造のバルク部分及びドレイン部分の断面図、並びに、斜視図である。図示しないソース部分は図面の前方にある。フィン型のシリコンの突出物は、絶縁層３１で覆われたウェハー３０の上に形成されている。この突出物は、図１の上部バルク領域１３及び下部バルク領域１４夫々に対応する左側部分３３及び右側部分３４に分けられている。分離は絶縁体３６によって行われる。絶縁ゲート金属３８及び３９はフィンの左右から、即ち、左側部分３３及び右側部分３４の前に配置されている。図７Ａでは、バルク領域３３及び３４は層３１によってウェハー３０から絶縁されている。図７Ｂでは、バルク領域３３とウェハー３０との間は連通している。当然のことながら、この構造は、２つのゲート中の１つを用いれば、図１の構造と同様に作用する。
【００４３】
２つのゲート３８及び３９を、左側バルク及び右側バルクの機能を選択的に反転させるために使用してもよい。同様に、図１の構造で、絶縁層１から下部バルク領域１４に影響を与えるために、例えば、下側のトランジスタの閾値電圧を調整するために、支持体３に選択的にバイアスをかけてもよい。下側のゲートを追加してもよい。
【００４４】
図８は、図１の構造の他の変形例を示す図である。同様の構成要素には同様の参照番号が付されている。トランジスタのバルクは、２つの領域に分けられた厚さを有する代わりに３つの領域に分けられる。上部領域４１は絶縁体４２によって中央領域４３から分離され、中央領域４３それ自体は下部領域４５から絶縁体４４によって分離される。従って、支持体３のバイアスの可能性を提供する場合、２ビットメモリセル、即ち、４状態メモリセルが得られる。前述したように、上側のゲートは上部バルク領域４１で電荷を蓄積することも可能であるし、蓄積しないことも可能である。支持体領域３に対応する下側のゲートは、下部バルク領域４５に電荷を蓄積することも可能であるし、蓄積しないことも可能である。第１状態（１１）は、電荷が上部領域及び下部領域に蓄積された場合に得られ、第２状態（００）は上部領域及び下部領域に電荷が全く蓄積されない場合に得られ、第３状態（１０）は上部領域に電荷が蓄積されて下部領域に電荷が蓄積されない場合に得られ、第４状態（０１）は、電荷が下部バルク領域に蓄積されて上部バルク領域に蓄積されない場合に得られる。状態（０１）及び（１０）を様々な方法で区別することができる。具体的には、上側及び下側のゲートが異なる（仕事関数が異なる、又は、絶縁体の厚さが異なる）場合、及び／又は、印加された電圧が異なる場合に、不定量の電荷が、夫々の「１」の書き込みで上部バルク領域及び下部バルク領域に蓄積される。従って、中央バルク領域での電流の４つの可能な値を確実に区別することができる。
【００４５】
図９は、図８の構造におけるＦＩＮＦＥＴの実施の形態を非常に概略的に示す図である。この図は詳細に描写されていない。図８の構成要素と同様の機能を有する構成要素には同様の符号を付してある。
【００４６】
本発明の具体的な実施の形態が説明されている。種々の変更、修正及び改良は当業者によって想到される。具体的には、ＭＯＳトランジスタの形成、例えば、チャネル領域周辺での低濃度にドープされたソース領域及びドレイン領域（ＬＤＤ）の形成には多くのバリエーションが適応されてもよい。
【００４７】
当然のことながら、蓄積状態の１つを状態「１」と、蓄積状態のもう１つを状態「０」と呼ぶことは完全に任意である。
【００４８】
前述の内容は、誘電体によって分離される２つのバルク、即ち、第１バイアスの電荷を蓄積することができるバルクと、反対のバイアスの電荷を伝導することができるバルクとを有するトランジスタに関係する。従って、同じバルクに反対のバイアスの電荷の共存はない。これは、記載した構造が、先行技術の単一トランジスタメモリセルの前述したデメリット（限られた保持期間、高消費、２つの蓄積状態間の低い区別、制御の複雑性、低い動作速度、電子及び正孔の同時的な存在を保証しなければならないトランジスタのバルクの厚さを減少させることが不可能であること）を回避する主な理由の１つである。更に、説明された素子は、単一ゲートを用いて操作することができ、制御することが比較的に簡単である。
【００４９】
単一トランジスタを備えるメモリセルの種々の実施の形態と変形例とはここに説明されている。当業者は、本発明のステップを示すことなく、これらの種々の実施の形態と変形例との様々な構成要素を組み合わせてもよい。
【００５０】
具体的には、詳細に前述した実施の形態において、ＭＯＳトランジスタは絶縁層１によって絶縁されている。このＭＯＳトランジスタは、ドレイン／ソース領域とは反対の導電型のシリコン基板、即ち、ドレイン／ソース領域がＮ型であるならＰ型の基板の上に直接的に形成してもよい。
【００５１】
更に、詳細に前述した実施の形態において、絶縁層部分１６の下にあるバルク領域の下部分１４は上部分１３と同じＰ導電型である。変形例によっては、下部分１４は反対の導電型、即ち、Ｎ型であってもよい。下部分１４のドーピングレベルは、好ましくは、下部分１４の厚さに応じて１０16から１０18atoms/cm3 の範囲内で選択される。この結果、下部分１４は状態「０」で完全に枯渇し、状態「１」で十分に利用可能な電子を含む。保持状態の間には、メモリセルが「０」のプログラムされた場合、バルク領域のＮ型の下部分１４は、負のゲート電圧によって枯渇され、この部分を通じてソースからドレインに電流が全く流れることができない。同様に、図８及び図９の実施の形態では、Ｎ型の中央領域は同様の状態でドープされたＰ型であってもよい。
【特許請求の範囲】
【請求項１】
ドレイン（８）と、
ソース（７）と、
絶縁ゲート（１２）で覆われたバルク領域と
を有するＭＯＳトランジスタの形状を成し、
前記バルク領域の厚さは、ゲート面に平行に延びる絶縁層部分（１６）によって分離される２つの異なる領域（１３，１４）に分けられていること
を特徴とするメモリセル。
【請求項２】
前記２つの異なる領域は、同じ導電型であること
を特徴とする請求項１に記載のメモリセル。
【請求項３】
前記２つの異なる領域は、相異なる導電型であること
を特徴とする請求項１に記載のメモリセル。
【請求項４】
ＳＯＩ構造を成すこと
を特徴とする請求項１に記載のメモリセル。
【請求項５】
ＦＩＮＦＥＴ構造を成すこと
を特徴とする請求項１に記載のメモリセル。
【請求項６】
前記絶縁層部分（１６）は、約１〜１０ナノメートル、好ましくは１〜３ナノメートルの厚さを有すること
を特徴とする請求項１から請求項５のいずれか１つに記載のメモリセル。
【請求項７】
前記ゲートに最も近い前記バルク領域は、５〜５０ナノメートル、好ましくは５〜２０ナノメートルの厚さを有すること
を特徴とする請求項１から請求項６のいずれか１つに記載のメモリセル。
【請求項８】
前記バルク領域の下に第２の絶縁ゲートを更に備えること
を特徴とする請求項１から請求項７のいずれか１つに記載のメモリセル。
【請求項９】
前記ＭＯＳトランジスタは絶縁層によって絶縁されていること
を特徴とする請求項１から請求項８のいずれか１つに記載のメモリセル。
【請求項１０】
前記ＭＯＳトランジスタは、該ＭＯＳトランジスタのドレイン／ソースの導電型に反対の導電型を有する基板に直接に形成されていること
を特徴とする請求項１から請求項７のいずれか１つに記載のメモリセル。
【請求項１１】
前記バルク領域は、前記ゲート面に平行に延び、前記最初の２つの異なる領域間に延びる前記絶縁層部分と同じ拡張機能を実質的に有する絶縁層部分によって前記２つの異なる領域から分離された第３領域を備え、
第２のゲートは、前記第１のゲートの反対にある前記第３の異なる領域の前に配置されていること
を特徴とする請求項１に記載のメモリセル。
【請求項１２】
ソース電圧を基準電圧として、前記ソース領域及びドレイン領域がＮ型である請求項１から請求項１０のいずれか１つに記載のメモリセルを使用する方法であって、
前記ドレインに正の電圧を印加し、該正の電圧を印加している間に前記ゲートに短い正の電圧を印加する「１」の書き込みステップと、
極めてわずかに正の電圧、ゼロ電圧又は負の電圧を前記ドレインに印加し、正の電圧を前記ゲートに印加する「０」の書き込みステップと、
負の電圧を前記ゲートに印加し、わずかに正の電圧を前記ドレインに印加する読み出しステップと、
負の電圧を前記ゲートに印加し、わずかに正の電圧又はゼロ電圧を前記ドレインに印加する保持ステップと
を順不同で備えることを特徴とする方法。
【請求項１３】
前記ソース電圧を基準電圧として、前記ソース領域及びドレイン領域がＮ型である請求項１１に記載の４状態メモリセルを使用する方法であって、
正の電圧を前記ドレインに印加し、該正の電圧を印加している間に短い正の電圧を前記２つのゲートに印加する（１１）状態の書き込みステップと、
極めてわずかに正の電圧、ゼロ電圧又は負の電圧を前記ドレインに印加し、正の電圧を前記２つのゲートに印加する（００）状態の書き込みステップと、
正の電圧を前記ドレインに印加し、該正の電圧を印加している間に短い正の電圧を前記２つのゲートの１つに印加し、極めてわずかに正の電圧、ゼロ電圧又は負の電圧を前記ドレインに印加し、正の電圧をもう一つのゲートに印加する（０１）状態又は（１０）状態の書き込みステップと、
負の電圧を前記２つのゲートに印加し、わずかに正の電圧を前記ドレインに印加する読み出しステップと、
負の電圧を前記２つのゲートに印加し、わずかに正の電圧又はゼロ電圧を前記ドレインに印加する保持ステップと
を順不同で備えること特徴とする方法。
【請求項１】
ドレイン（８）と、
ソース（７）と、
絶縁ゲート（１２）で覆われたバルク領域と
を有するＭＯＳトランジスタの形状を成し、
前記バルク領域の厚さは、ゲート面に平行に延びる絶縁層部分（１６）によって分離される２つの異なる領域（１３，１４）に分けられていること
を特徴とするメモリセル。
【請求項２】
前記２つの異なる領域は、同じ導電型であること
を特徴とする請求項１に記載のメモリセル。
【請求項３】
前記２つの異なる領域は、相異なる導電型であること
を特徴とする請求項１に記載のメモリセル。
【請求項４】
ＳＯＩ構造を成すこと
を特徴とする請求項１に記載のメモリセル。
【請求項５】
ＦＩＮＦＥＴ構造を成すこと
を特徴とする請求項１に記載のメモリセル。
【請求項６】
前記絶縁層部分（１６）は、約１〜１０ナノメートル、好ましくは１〜３ナノメートルの厚さを有すること
を特徴とする請求項１から請求項５のいずれか１つに記載のメモリセル。
【請求項７】
前記ゲートに最も近い前記バルク領域は、５〜５０ナノメートル、好ましくは５〜２０ナノメートルの厚さを有すること
を特徴とする請求項１から請求項６のいずれか１つに記載のメモリセル。
【請求項８】
前記バルク領域の下に第２の絶縁ゲートを更に備えること
を特徴とする請求項１から請求項７のいずれか１つに記載のメモリセル。
【請求項９】
前記ＭＯＳトランジスタは絶縁層によって絶縁されていること
を特徴とする請求項１から請求項８のいずれか１つに記載のメモリセル。
【請求項１０】
前記ＭＯＳトランジスタは、該ＭＯＳトランジスタのドレイン／ソースの導電型に反対の導電型を有する基板に直接に形成されていること
を特徴とする請求項１から請求項７のいずれか１つに記載のメモリセル。
【請求項１１】
前記バルク領域は、前記ゲート面に平行に延び、前記最初の２つの異なる領域間に延びる前記絶縁層部分と同じ拡張機能を実質的に有する絶縁層部分によって前記２つの異なる領域から分離された第３領域を備え、
第２のゲートは、前記第１のゲートの反対にある前記第３の異なる領域の前に配置されていること
を特徴とする請求項１に記載のメモリセル。
【請求項１２】
ソース電圧を基準電圧として、前記ソース領域及びドレイン領域がＮ型である請求項１から請求項１０のいずれか１つに記載のメモリセルを使用する方法であって、
前記ドレインに正の電圧を印加し、該正の電圧を印加している間に前記ゲートに短い正の電圧を印加する「１」の書き込みステップと、
極めてわずかに正の電圧、ゼロ電圧又は負の電圧を前記ドレインに印加し、正の電圧を前記ゲートに印加する「０」の書き込みステップと、
負の電圧を前記ゲートに印加し、わずかに正の電圧を前記ドレインに印加する読み出しステップと、
負の電圧を前記ゲートに印加し、わずかに正の電圧又はゼロ電圧を前記ドレインに印加する保持ステップと
を順不同で備えることを特徴とする方法。
【請求項１３】
前記ソース電圧を基準電圧として、前記ソース領域及びドレイン領域がＮ型である請求項１１に記載の４状態メモリセルを使用する方法であって、
正の電圧を前記ドレインに印加し、該正の電圧を印加している間に短い正の電圧を前記２つのゲートに印加する（１１）状態の書き込みステップと、
極めてわずかに正の電圧、ゼロ電圧又は負の電圧を前記ドレインに印加し、正の電圧を前記２つのゲートに印加する（００）状態の書き込みステップと、
正の電圧を前記ドレインに印加し、該正の電圧を印加している間に短い正の電圧を前記２つのゲートの１つに印加し、極めてわずかに正の電圧、ゼロ電圧又は負の電圧を前記ドレインに印加し、正の電圧をもう一つのゲートに印加する（０１）状態又は（１０）状態の書き込みステップと、
負の電圧を前記２つのゲートに印加し、わずかに正の電圧を前記ドレインに印加する読み出しステップと、
負の電圧を前記２つのゲートに印加し、わずかに正の電圧又はゼロ電圧を前記ドレインに印加する保持ステップと
を順不同で備えること特徴とする方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図２Ａ】
【図２Ｂ】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【公表番号】特表２０１２−５２４３９３（Ｐ２０１２−５２４３９３Ａ）
【公表日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１２−５０５２０７（Ｐ２０１２−５０５２０７）
【出願日】平成２２年４月１３日（２０１０．４．１３）
【国際出願番号】ＰＣＴ／ＦＲ２０１０／０５０７１６
【国際公開番号】ＷＯ２０１０／１１９２２４
【国際公開日】平成２２年１０月２１日（２０１０．１０．２１）
【出願人】（５００５３１１４１）セントレ・ナショナル・デ・ラ・レシェルシェ・サイエンティフィーク (84)
【出願人】（５１０２５７４１１）
【Ｆターム（参考）】
【公表日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２２年４月１３日（２０１０．４．１３）
【国際出願番号】ＰＣＴ／ＦＲ２０１０／０５０７１６
【国際公開番号】ＷＯ２０１０／１１９２２４
【国際公開日】平成２２年１０月２１日（２０１０．１０．２１）
【出願人】（５００５３１１４１）セントレ・ナショナル・デ・ラ・レシェルシェ・サイエンティフィーク (84)
【出願人】（５１０２５７４１１）
【Ｆターム（参考）】
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