不揮発性半導体記憶装置およびその製造方法
【課題】 不揮発性半導体記憶装置の信頼性を向上することのできる技術を提供する。
【解決手段】 基板１の主面上に形成されたアシストゲートＡＧと、アシストゲートＡＧ上に絶縁膜１１を介して形成されたフローティングゲートＦＧと、フローティングゲートＦＧの一方の側壁側で絶縁膜１４を介すると共に、アシストゲートＡＧ上に絶縁膜１１を介して形成されたコントロールゲートＣＧとの３つのゲートを有してなる複数のメモリセルを備える。
【解決手段】 基板１の主面上に形成されたアシストゲートＡＧと、アシストゲートＡＧ上に絶縁膜１１を介して形成されたフローティングゲートＦＧと、フローティングゲートＦＧの一方の側壁側で絶縁膜１４を介すると共に、アシストゲートＡＧ上に絶縁膜１１を介して形成されたコントロールゲートＣＧとの３つのゲートを有してなる複数のメモリセルを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、不揮発性半導体記憶装置の高信頼性化に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書換えが可能な不揮発性半導体記憶装置のうち、フラッシュメモリは、携帯性や耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置として急速に需要が拡大している。しかし、さらなる需要を拡大するためには、メモリセル面積の縮小およびチップ面積の縮小によるビットコストの低減が重要な要素となることから、これを実現すべく、種々のメモリセル構造が提案されている。
【０００３】
ＡＮＤ型フラッシュメモリは、アシストゲート（Assist Gate）がメモリセル間のアイソレーション機能、すなわちメモリセル間の干渉を防ぐ機能を有していることから、メモリアレイ領域内に素子分離領域を形成しなくともよく、互いに隣接するメモリセル同士の間隔を縮小して高集積化を図ることができるので大容量化に適している。
【０００４】
特許文献１および特許文献２は、３層ポリシリコンからなる３つのゲート（コントロールゲート、フローティングゲートおよびアシストゲート）を用いたメモリセルを有するＡＮＤ型フラッシュメモリを開示している。
【特許文献１】特開２００１−０２８４２８号公報
【特許文献２】特開２００１−０８５５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者らは、フラッシュメモリについて検討しており、以下に示す課題があることを見出した。図２８は、本発明者らが検討したフレッシュメモリのメモリアレイ領域を模式的に示す要部平面図である。図２９は、図２８におけるＣ−Ｃ線に沿ったフラッシュメモリを模式的に示す要部断面図である。なお、図２８の平面図において、図面を見やすくするため各部材にハッチングを施し、一部の部材は省略している。
【０００６】
本発明者らが検討したフラッシュメモリは、例えばシリコン基板などの半導体基板からなる基板２０１のｐ型ウエル２０２上に形成した３つのゲートを有する電界効果型トランジスタによってメモリセルＭＣを構成している。メモリセルＭＣを構成する３つのゲートは、フローティングゲートＦＧ、コントロールゲートＣＧおよびアシストゲートＡＧである。アシストゲートＡＧは、ゲート絶縁膜２１１を介してｐ型ウエル２０２上に形成される。フローティングゲートＦＧは、隣接する２つのアシストゲートＡＧの間に形成され、ゲート絶縁膜（トンネル酸化膜）２１０を介してｐ型ウエル２０２と絶縁される。フローティングゲートＦＧとアシストゲートＡＧとはアシストゲートＡＧの側壁の絶縁膜２０８により絶縁される。フローティングゲートＦＧとその上部に形成されるコントロールゲートＣＧは、絶縁膜２０７により絶縁される。アシストゲートＡＧとその上部に形成されるコントロールゲートＣＧは、絶縁膜２０９により絶縁される。
【０００７】
コントロールゲートＣＧは、行方向（ｘ方向）に延在し、ワード線を構成している。アシストゲートＡＧは、ワード線であるコントロールゲートＣＧに直交する列方向（ｙ方向）に延在する。メモリセルＭＣのソースＳ、ドレインＤを構成する拡散層２０３は、アシストゲートＡＧの一方の側壁下部のｐ型ウエル２０２に形成され、ワード線に直交する列方向に延在してビット線を構成している。このようにメモリセルＭＣは、ワード線とビット線の交点に置かれており、読み出し／書込みを行うアドレスに対応するワード線の電圧を上げることで、書込み／読み出しが可能になる。ここで、ワード線は、マトリクス状に並んだ複数のメモリセルＭＣの中から一列を選択するための制御信号線であり、ビット線は、メモリセルＭＣからデータを取り出すための信号線である。
【０００８】
選択したメモリセルＭＣにデータを書込む場合は、コントロールゲートＣＧに正の高電圧を印加し、アシストゲートＡＧに正の低電圧を印加する。このとき、ドレインＤには正の電圧を印加し、ソースＳおよび基板２０１は０Ｖに保持する。これにより、アシストゲートＡＧ下の基板２０１中にチャネルが形成され、ソースＳ側のフローティングゲートＦＧ端部のチャネルで発生するホットエレクトロンがフローティングゲートＦＧに注入される。
【０００９】
データを消去する場合は、コントロールゲートＣＧに負の高電圧を印加し、アシストゲートＡＧ、ソースＳ、ドレインＤおよび基板２０１をそれぞれ０Ｖに保持する。これにより、フローティングゲートＦＧから基板２０１にＦ−Ｎ(Fowler-Nordheim)トンネル電流が流れ、フローティングゲートＦＧに蓄積された電子が放出される。
【００１０】
ところが、上記フラッシュメモリ２００において、例えば９０ｎｍ以降の世代に対応したメモリセルＭＣを検討した場合、すなわちメモリセルＭＣを微細化した場合、アシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜２０８でリークが発生する問題が生じた。このアシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜２０８は、アシストゲートＡＧとフローティングゲートＦＧとの間の耐圧確保のため、アシストゲートＡＧとフローティングゲートＦＧとの間に一定の膜厚が必要である。しかしながら、本発明者らの検討によれば、メモリセルＭＣの微細化によって、基板２０１の主面に平行な方向（行方向、ｘ方向）における絶縁膜２０８の膜厚の加工マージンを確保することが困難になり、アシストゲートＡＧとフローティングゲートＦＧとの間の耐圧を確保することは難しいという問題を見出した。すなわち、基板２０１の主面に平行な方向におけるアシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜２０８の加工マージンが低下した場合、フラッシュメモリの動作時において、アシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜２０８でリークが発生する。このように加工マージンが低下した場合、フラッシュメモリの信頼性の低下を引き起こす。したがって、メモリセルＭＣを微細化した場合であっても、アシストゲートＡＧとフローティングゲートＦＧ間の耐圧確保のために、絶縁膜（第１絶縁膜）２０８はフローティングゲートＦＧとアシストゲートＡＧとの間に一定の膜厚が必要である。
【００１１】
また、上記フラッシュメモリ２０１において、メモリセルＭＣを微細化した場合、カップリング比が低下するという問題が生じた。カップリング比は、コントロールゲート電圧Ｖｃｇとフローティングゲート電圧Ｖｆｇとの比（Ｖｆｇ／Ｖｃｇ）であり、Ｃ２／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）で表せる。ここで、Ｃ１は、フローティングゲートＦＧと基板２０１との間のゲート絶縁膜２１０の容量、Ｃ２は、フローティングゲートＦＧとコントロールゲートＣＧとの間の絶縁膜２０７の容量、Ｃ３は、フローティングゲートＦＧとアシストゲートＡＧとの間の絶縁膜２０８の容量、Ｃ４は、隣接するコントロールゲートＣＧ間下に存在するフローティングゲートＦＧの絶縁膜２０７の容量である。
【００１２】
カップリング比の低下は、コントロールゲートＣＧに印加された電圧を効率よくフローティングゲートＦＧに伝達し、より低い内部電圧で書込み／消去を行うことの妨げとなる。カップリング比を増大するためには、フローティングゲートＦＧとコントロールゲートＣＧとの間の絶縁膜２０７の容量Ｃ２を増大することが考えられる。この容量Ｃ２を増大するためには、絶縁膜２０７を介してコントロールゲートＣＧと接触する側のフローティングゲートＦＧの表面積を増大することが必要である。そのフローティングゲートＦＧの表面積を増大するためには、その断面形状が略Ｕ字型のフローティングゲートＦＧでは、そのアスペクト比を増大させる必要がある。しかしながら、メモリセルＭＣを微細化し、かつアスペクト比を増大した場合、フローティングゲートＦＧの段差が大きいところで、フローティングゲートＦＧとコントロールゲートＣＧとの間の絶縁膜２０７で局所電界によるリークが発生する問題が生じる。したがって、メモリセルＭＣを微細化した場合であっても、フローティングゲートＦＧとコントロールゲートＣＧとの間の耐圧確保のために、絶縁膜（第２絶縁膜）２０７はフローティングゲートＦＧとコントロールゲートＣＧとの間に一定の膜厚が必要である。
【００１３】
また、市場で要求されるフラッシュメモリは、書換え回数が多いことが望まれる。しかしながら、トランジスタのしきい値が上昇してしまう現象、いわゆるディスターブが発生する問題がある。上述したように、マトリクス状に配置された複数のメモリセルＭＣのうち選択したメモリセルＭＣにデータを書込む場合、ワード線であるコントロールゲートＣＧに正の高電圧を印加し、アシストゲートＡＧに正の低電圧およびビット線であるソースＳ、ドレインＤに正の電圧を印加する。このため、選択されたメモリセルＭＣに対して書込み／消去動作が繰り返される一方で、選択されていないメモリセルＭＣであってもドレインＤからソースＳに充電電流が流れ、ホットエレクトロンが注入されることにより、トランジスタのしきい値が上昇してしまい、ディスターブが発生する。したがって、書換え回数の増大のために、ディスターブの発生を抑制する必要がある。
【００１４】
本発明の目的は、不揮発性半導体記憶装置の信頼性を向上することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明の不揮発性半導体記憶装置は、基板の主面上に形成されたアシストゲートと、前記アシストゲート上に第１絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲートの一方の側壁側で第２絶縁膜を介し、前記アシストゲート上に前記１絶縁膜を介して形成されたコントロールゲートとを有してなる複数のメモリセルを備える。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
第１絶縁膜および第２絶縁膜の膜厚を確保することができるので、不揮発性半導体記憶装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１であるフラッシュメモリのメモリアレイ領域Ａ１を模式的に示す要部平面図である。図２は、図１のＡ−Ａ線に沿ったフラッシュメモリを模式的に示す要部断面図である。図３は、図１のＢ−Ｂ線に沿ったフラッシュメモリを模式的に示す要部断面図である。
【００２２】
本実施の形態のフラッシュメモリは、例えば１６Ｇｂ（ギガビット）の容量を有するＡＮＤ型フラッシュメモリである。このフラッシュメモリの複数のメモリセルＭＣは、例えばｐ型のシリコン（Ｓｉ）単結晶からなるシリコン基板（半導体基板）からなる基板１の主面のメモリアレイ領域Ａ１に形成されている。基板１の内部にはｎ型埋込み層２が形成されており、ｎ型埋込み層２の上部には、ｐ型ウエル３が形成されている。ｎ型埋込み層２は、各メモリセルＭＣのｐ型ウエル３と基板１とを電気的に分離し、各メモリセルＭＣのｐ型ウエル３に所定の電位を供給するために形成されている。ここで、本願においては、図１に示すように、基板１の主面と平行な方向をｘ方向（行方向、横方向）、およびこのｘ方向と垂直な方向をｙ方向（列方向、横方向）とし、基板１の主面と垂直な方向をｚ方向（縦方向）とする。
【００２３】
メモリアレイ領域Ａ１の基板１には、行方向および列方向に沿って複数のメモリセルＭＣがマトリクス状に配置されている。メモリセルＭＣのそれぞれは、基板１の厚さ方向にゲート長が形成されるアシストゲートＡＧおよびフローティングゲートＦＧを有する電界効果型トランジスタによって構成されている。ここで、本実施の形態では、最小加工寸法Ｆを９０ｎｍ程度とし、行方向に隣接するメモリセルＭＣのセルピッチＣＰ１を２２５ｎｍ程度、列方向に隣接するメモリセルＭＣのセルピッチＣＰ２を１８０ｎｍ程度とする。なお、最小加工寸法Ｆを６５ｎｍ程度した場合は、セルピッチＣＰ１は１６２．５ｎｍ程度、セルピッチＣＰ２は１３０ｎｍ程度となる。すなわち、本実施の形態のフラッシュメモリの各メモリセル間の、行方向のセルピッチは最小加工寸法Ｆの２．５倍であり、列方向のセルピッチは最小加工寸法Ｆの２．０倍である。
【００２４】
また、基板１上に形成されたｐ型ウエル３上には、絶縁膜８、さらに絶縁膜９が形成されており、その絶縁膜９上には、アシストゲートＡＧが形成されている。このアシストゲートＡＧの両側の側壁には、ゲート絶縁膜（第１ゲート絶縁膜）１０が形成されている。
【００２５】
そのアシストゲートＡＧ上には、絶縁膜（第１絶縁膜）１１が形成されており、この絶縁膜１１上には、キャップ部を有するコントロールゲートＣＧが形成されている。そのコントロールゲートＣＧの両側の側壁および絶縁膜１１上には、例えばＯＮＯ（Oxide Nitride Oxide）膜からなる絶縁膜（第２絶縁膜）１４が形成されており、この絶縁膜１４上には、フローティングゲートＦＧが形成されている。
【００２６】
そのフローティングゲートＦＧの絶縁膜１４側の側壁とは反対の側壁には、ゲート絶縁膜（第２ゲート絶縁膜）１５が形成されている。このフローティングゲートＦＧ上には、サイドウォール状の絶縁膜１６が形成されている。
【００２７】
また、ｐ型ウエル３には、例えば拡散層からなる導電部６が形成されており、この導電部６上には、ｎ型の半導体層７ａ、ｐ型の半導体層７ｂおよびｎ型の半導体層７ｃが形成されている。この半導体層７ａ〜７ｃは、例えばイオン注入されて、導電部６上から順に、ｎ型の半導体層７ａ、ｐ型の半導体層７ｂおよびｎ型の半導体層７ｃから構成されている。なお、アシストゲートＡＧおよびフローティングゲートＦＧ側のｐ型の半導体層７ｂの表面に反転層が形成されるため、上記電界効果型トランジスタはｎ型トランジスタである。
【００２８】
アシストゲートＡＧは、例えば、ｚ方向の膜厚が１００ｎｍ程度のｎ型多結晶シリコン膜からなり、そのためアシストゲートＡＧのゲート長は、１００ｎｍ程度となる。ｙ方向に隣接する複数のメモリセルＭＣのそれぞれのアシストゲートＡＧは、互いに接続されて一体となり、１本のアシストゲート線を構成している。アシストゲートＡＧの側壁に形成されているゲート絶縁膜１０は、例えば、ｙ方向の厚さが膜厚５ｎｍ程度の酸化シリコン膜または酸窒化シリコン膜からなる。また、アシストゲートＡＧの上部には、例えば、ＩＳＳＧ（In-Situ Steam Generation）酸化法による膜厚５ｎｍ程度の酸化シリコン膜と熱ＣＶＤ（Chemical Vapor Deposition）法による膜厚２０ｎｍ程度の酸化シリコン膜とからなる絶縁膜１１が形成されている。
【００２９】
コントロールゲートＣＧは、例えば、ｚ方向の膜厚が２５０ｎｍ程度のｎ型ポリシリコン（多結晶シリコン）膜からなる。ｘ方向に隣接する複数のメモリセルＭＣのそれぞれのコントロールゲートＣＧは、互いに接続されて一体となり、ｘ方向（行方向）に延在する１本のワード線を構成している。
【００３０】
フローティングゲートＦＧは、ｚ方向の膜厚が２６０ｎｍ程度のｎ型ポリシリコン膜からなり、そのためフローティングゲートＦＧのゲート長は、２６０ｎｍ程度となる。フローティングゲートＦＧの側壁に形成されているゲート絶縁膜１５は、ｙ方向の厚さが膜厚５ｎｍ程度の酸化シリコン膜または酸窒化シリコン膜からなる。
【００３１】
ｎ型の半導体層７ｃは、ｙ方向（列方向）に隣接する複数のメモリセルＭＣのそれぞれの上部で延在する１本のビット線を構成している。
【００３２】
また、上記電界効果型トランジスタのドレインＤは、ｎ型の半導体層７ｃからなり、ｙ方向に延在する１本のドレイン線（ビット線）を構成している。また、上記電界効果型トランジスタのソースＳは、導電部６からなり、ｘ方向に延在する１本のソース線を構成している。
【００３３】
このように本実施の形態のフラッシュメモリのメモリセルＭＣは、アシストゲートＡＧ上（縦方向）にフローティングゲートＦＧ、さらにコントロールゲートＣＧが形成された縦型構造のフラッシュメモリである。この縦型構造のフラッシュメモリは、上記本発明者らが検討したフラッシュメモリのメモリセルＭＣのようにアシストゲートＡＧの側壁側（横方向）にフローティングゲートＦＧが形成された横型構造のフラッシュメモリとは異なる。
【００３４】
本発明者らが検討したフラッシュメモリに対して微細化を行った場合、アシストゲートＡＧとフローティングゲートＦＧが微細化の方向である横方向に形成されるため、アシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜の加工マージンを確保することが困難であり、アシストゲートＡＧとフローティングゲートＦＧとの間の耐圧を確保するのは難しい。すなわち、横方向におけるアシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜の加工マージンが低下し、その絶縁膜の膜厚が薄くなった場合、フラッシュメモリの動作時において、アシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜でリークが発生する。しかしながら、本実施の形態のフラッシュメモリは、アシストゲートＡＧとフローティングゲートＦＧが微細化の方向でない縦方向に形成されるため、アシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜の加工マージンを確保することができる。すなわち、フラッシュメモリを微細化した場合であっても、アシストゲートＡＧとフローティングゲートＦＧ間の耐圧確保のために、フローティングゲートＦＧとアシストゲートＡＧとの間の絶縁膜１１の膜厚を所定の厚さで確保することができる。したがって、本発明は、フラッシュメモリの信頼性を向上することができる。
【００３５】
また、本発明者らが検討したフローティングゲートＦＧの断面形状が略Ｕ字型のフラッシュメモリに対して微細化を行った場合、カップリング比の低下を防止するためにフローティングゲートＦＧのアスペクト比を増大すると、フローティングゲートＦＧの段差が大きいところで、フローティングゲートＦＧとコントロールゲートＣＧとの間の絶縁膜２０７で局所電界によるリークが発生する。しかしながら、本実施の形態のフラッシュメモリは、アシストゲートＡＧとフローティングゲートＦＧが微細化の方向でない縦方向に形成されるため、本発明者らが検討したような断面形状が略Ｕ字型でない、略矩形状のローティングゲートＦＧとすることができる。すなわち、フラッシュメモリを微細化した場合であっても、コントロールゲートＣＧとフローティングゲートＦＧ間の耐圧確保のために、コントロールゲートＣＧとフローティングゲートＦＧとの間の絶縁膜１４の膜厚を一定の厚さで確保することができる。したがって、本発明は、フラッシュメモリの信頼性を向上することができる。
【００３６】
また、本実施の形態のフラッシュメモリのように、絶縁膜１４に誘電率の高いＯＮＯ膜を適用することで、コントロールゲートＣＧとフローティングゲートＦＧ間の絶縁膜１４の耐圧を確保しつつ、微細化の方向である横方向の絶縁膜１４の厚さを薄くすることができる。なお、本実施の形態では、絶縁膜１４にＯＮＯ膜を適用した場合について説明したが、ｌｏｗ−ｋ膜を適用しても良い。
【００３７】
また、本実施の形態のフラッシュメモリは、アシストゲートＡＧおよびフローティングゲートＦＧのゲート長は縦方向で決定されるため、微細化する方向である横方向のセル縮小の影響を受けない。
【００３８】
なお、図１〜図３に図示はしないが、本実施の形態のフラッシュメモリは、メモリアレイ領域Ａ１の周囲、すなわち互いに隣接するメモリアレイ領域Ａ１の間に素子分離領域が形成されている。この素子分離領域は、基板１に形成された溝の内部に酸化シリコン膜を埋め込んだＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）とよばれる公知の素子分離溝によって構成されている。また、ドレイン線を構成するｎ型の半導体層７ｃ（ドレインＤ）の上層には、層間絶縁膜を挟んで複数層のメタル配線が形成されている。また、基板１上には、上記のように構成されたメモリマット領域が複数形成され、これら複数のメモリマット領域によって、１６Ｇｂ（ギガビット）の容量を有するＡＮＤ型フラッシュメモリのメモリアレイが構成されている。メモリアレイの周囲には、各メモリマット領域のメモリセルＭＣを駆動する周辺回路（カラムデコーダ、ロウデコーダ、カラムラッチ回路、センスアンプ回路、ＩＯ（Input-Output）回路など）が形成されているが、それらの図示は省略する。
【００３９】
次に、マトリクス状に配置された複数のメモリセルＭＣを用いて、そのうちのあるメモリセルＭＣｘへの書込み、読み出しおよび消去動作を説明する。図４は、本実施の形態のフラッシュメモリのメモリアレイの要部回路構成を示す説明図である。図５は、図４の回路構成を実現したメモリアレイを模式的に示す平面図である。図６は、図４の回路構成における書込み動作時の説明図である。図７は、図４の回路構成における消去動作時の説明図である。図８は、図４の回路構成における読出し動作時の説明図である。図９は、書込み、読み出しおよび消去動作時に、メモリセルＭＣに印加する電圧の関係を示す説明図である。なお、図５の平面図において、図面を見やすくするためフローティングゲートＦＧにハッチングを施し、一部の部材は省略している。また、図９に示した電圧の値は、好ましい一例を示すものであって、この値に限定されるものではない。
【００４０】
図４〜図７において、符号ＣＧはコントロールゲート、符号ＡＧはアシストゲート、符号ＦＧはフローティングゲート、符号Ｄはドレイン、符号Ｓはソース、符号ＧＢＬはグローバルビット線、符号ＳＧは共通ソース、および符号ＭＣはメモリセルを示している。なお、コントロールゲートＣＧはメモリアレイのワード線を構成し、ソースＳはメモリアレイのビット線を構成している。
【００４１】
あるメモリセルＭＣｘにデータを書込むには、図６および図９に示したように、コントロールゲートＣＧ、アシストゲートＡＧ、ドレインＤおよびソースＳに以下の電圧を印加する。メモリセルＭＣｘのコントロールゲートＣＧ２に例えば１５Ｖを印加し、他のコントロールゲートＣＧ１、ＣＧ３、ＣＧ４に例えば０Ｖを印加する。また、メモリセルＭＣｘを選択するために、アシストゲートＡＧ１に例えば１．３Ｖを印加し、アシストゲートＡＧ２に例えば０Ｖを印加する。また、メモリセルＭＣｘのソースＳ１に例えば２Ｖを印加し、他のソースＳ２に例えば０Ｖを印加する。また、メモリセルＭＣｘのドレインＤ２に例えば４．５Ｖを印加し、他のドレインＤ１、Ｄ３に例えば０Ｖを印加する。図２に示したように、アシストゲートＡＧの側壁側の半導体層７表面にチャネルが形成され、導電部６（ソースＳ）側のフローティングゲートＦＧ端部のチャネルでホットエレクトロンが発生し、フローティングゲートＦＧに電子が注入される。すなわち、フローティングゲートＦＧに対するデータの書込みは、ＳＳＩ（Source Side Injection）書込みにより行われ、メモリセルＭＣｘの閾値が上昇する。このＳＳＩ書込みは、ホットエレクトロンを導電部６（ソースＳ）側から注入することにより、フローティングゲートＦＧへの注入効率を高め、高速書込みが可能となる。
【００４２】
あるメモリセルＭＣｘのデータを消去するには、図７および図９に示したように、コントロールゲートＣＧ、アシストゲートＡＧ、ドレインＤおよびソースＳに以下の電圧を印加する。メモリセルＭＣｘのコントロールゲートＣＧ２に例えば−１８Ｖ程度を印加し、他のコントロールゲートＣＧ１、ＣＧ３、ＣＧ４に例えば０Ｖを印加する。また、アシストゲートＡＧ１、ＡＧ２に例えば０Ｖを印加し、他のソースＳ１、Ｓ２、ドレインＤ１〜Ｄ３のすべてに例えば０Ｖを印加する。これにより、フローティングゲートＦＧから半導体層７にＦ−Ｎトンネル電流が流れ、フローティングゲートＦＧに蓄積された電子が放出される。すなわち、フローティングゲートＦＧに対するデータの消去は、Ｆ−Ｎ消去により行われ、メモリセルＭＣｘの閾値が低下する。なお、Ｆ−Ｎ消去の場合、コントロールゲートＣＧ２に接続されたメモリセルＭＣｘを含む複数のメモリセルは、一括して消去されることとなる。
【００４３】
あるメモリセルＭＣｘのデータを読み出しするには、図８および図９に示したように、コントロールゲートＣＧ、アシストゲートＡＧ、ドレインＤおよびソースＳに以下の電圧を印加する。モリセルＭＣｘのコントロールゲートＣＧ２に閾値程度の電圧、例えば３Ｖを印加し、他のコントロールゲートＣＧ１、ＣＧ３、ＣＧ４に例えば０Ｖを印加する。また、メモリセルＭＣｘを選択するために、アシストゲートＡＧ３に例えば３Ｖを印加し、アシストゲートＡＧ２に例えば０Ｖを印加する。また、メモリセルＭＣｘのソースＳ１に例えば４Ｖを印加し、他のソースＳ２に例えば０Ｖを印加する。また、ドレインＤ１〜Ｄ３に例えば１Ｖを印加する。このような電圧印加により、チャネルに流れる電流の向きを、メモリセルＭＣｘへの書込み時と同じとすることで、ソースＳとドレインＤとの間に流れる電流の状況からメモリセルＭＣｘの閾値電圧を検出し、フローティングゲートＦＧに注入された電荷の有無を判定（読み出し）する。
【００４４】
このように本実施の形態のフラッシュメモリの各メモリセルＭＣは、２ｂｉｔ／１セルとして“００”／“０１”／“１０”／“１１”のような４種類のデータを書込むことができる。このような多値記憶は、ワード線の書込み電圧を一定にしたまま、書込み時間を変え、選択されたあるメモリセルＭＣｘのフローティングゲートＦＧに注入するホットエレクトロンの量を変化させることによって行う。また、上述したように、セルピッチＣＰ１およびセルピッチＣＰ２（図１参照）がそれぞれ、最小加工寸法Ｆの２．５倍程度、２．０倍程度であるため、２ビットがメモリセル面積５Ｆ２程度で形成されることから、本実施の形態のフラッシュメモリは、１ピット当たり２．５Ｆ２程度と最小で形成できる。
【００４５】
また、上述したように、フラッシュメモリには、書換え回数が多いことが望まれている。本発明者らが検討したフラッシュメモリは、延在するアシストゲートＡＧと延在するコントロールゲートＣＧとが交差する構造である。このため、あるメモリセルを選択するため、あるアシストゲートＡＧを選択（電圧印加）している場合であっても、そのアシストゲートＡＧを横切るコントロールゲートＣＧのメモリセルにも、電圧が印加されることとなり、アシストゲートＡＧによるディスターブが発生してしまう。しかしながら、本実施の形態のフラッシュメモリは、アシストゲートＡＧ上にコントロールゲートＣＧが形成されている、すなわちアシストゲートＡＧとコントロールゲートＣＧとが平行に形成されていることから、アシストゲートＡＧを横切るコントロールゲートＣＧのメモリセルが存在せず、アシストゲートＡＧによるディスターブが発生しない。したがって、本実施の形態のフラッシュメモリは、書換え回数を多くすることができ、本発明は、フラッシュメモリの信頼性を向上することができる。
【００４６】
次に、本実施の形態で示すフラッシュメモリの製造方法の一例を図１０〜図２５により説明する。本実施の形態のフラッシュメモリは、情報を蓄積するための複数のメモリセルをマトリクス状に配置したメモリアレイ領域Ａ１と、書換えや読み出しを行うビットを選択するため、およびチップ内部で必要な電圧を発生する周辺回路を構成するためのＭＩＳトランジスタ（以下、「周辺回路ＭＩＳトランジスタ」と称する）を複数個配置した周辺回路領域Ａ２から構成される。
【００４７】
図１０〜図２５は、製造工程中のフラッシュメモリを模式的に示す要部断面図である。なお、メモリアレイ領域Ａ１には、図１のＡ−Ａ線およびＢ−Ｂ線に対応する断面図が示されている。
【００４８】
まず、図１０に示すように、例えばｐ型の単結晶シリコンからなる基板１に周知の製造方法を用いて、ｎ型埋込み層２を形成した後、周辺回路ＭＩＳトランジスタを分離するＳＴＩ（Shallow Trench Isolation）３１を形成する。次いで、イオン打ち込み法によりｐ型ウエル３を形成する。次いで、基板１を熱酸化することによって、ｐ型ウエル３の表面に酸化シリコンからなるゲート絶縁膜８を形成する。次いで、周辺回路ＭＩＳトランジスタのゲート電極用としてポリシリコンからなる導電膜３２を例えば１００ｎｍ程度形成した後、絶縁膜３３を例えば５０ｎｍ程度形成する。ここで、絶縁膜３３は、例えば原料をＴＥＯＳ（tetraethylorthosilicate or tetraethoxysilane）としたＣＶＤ法を用いて形成される。次いで、メモリアレイ領域Ａ１の絶縁膜３３および導電膜３２を異方性エッチング法などにより除去する。
【００４９】
続いて、図１１に示すように、基板１の主面上にＴＥＯＳからなる絶縁膜９を形成した後、ポリシリコンからなる導電膜（第１導電膜）４を形成する。次いで、導電膜４上にＩＳＳＧ(In-Situ Steam Generation)酸化法による酸化シリコン（ＳｉＯ２）膜と、熱ＣＶＤ法による酸化シリコン膜であるＨＴＯ（High Temperature Oxide）膜との積層構造の絶縁膜（第１絶縁膜）１１を形成する。ここで、ＩＳＳＧ酸化法は、熱処理チャンバ内に水素と酸素を直接導入し、高温（例えば９００℃）に加熱した基板１上でラジカル酸化反応を行う方法である。ＩＳＳＧ酸化法は、ＲＴＰ(Rapid Thermal Process)方式などのような通常の熱酸化法と比較した場合、基板１上に形成されたポリシリコンからなる導電膜４中への酸素の増速拡散が抑制されるという特徴があるので、ほぼ均一な膜厚の絶縁膜１１を形成することができる。本実施の形態では、ポリシリコンからなる導電膜４表面をＩＳＳＧ酸化法により酸化した酸化シリコン膜を例えば５ｎｍ程度形成し、ＨＴＯ膜を例えば２０ｎｍ程度形成する。このように表面が均一なＩＳＳＧ酸化法による酸化シリコン膜上に、ＨＴＯ膜を形成することで、容易に表面が均一で、かつ厚膜（例えば２５ｎｍ程度）の絶縁膜１１を形成することができる。なお、本実施の形態では、絶縁膜１１を、ＩＳＳＧ酸化法による酸化シリコン膜と、ＨＴＯ膜との積層構造により構成したが、ＩＳＳＧ酸化法による酸化シリコン膜のみで構成して、より均一な表面の絶縁膜１１を形成しても良い。
【００５０】
次いで、絶縁膜１１上に、ポリシリコンからなる導電膜（第２導電膜）１３を例えば２５０ｎｍ程度形成した後、窒化シリコン（ＳｉＮ）からなる絶縁膜（第３絶縁膜）１２を例えば３００ｎｍ程度形成する。
【００５１】
続いて、図１２に示すように、メモリアレイ領域Ａ１において、絶縁膜１２および導電膜１３をパターニングした後、絶縁膜（第２絶縁膜）１４を形成する。このパターニングされたコントロールゲートＣＧは、第１パターンを用いてホトレジスト工程と異方性エッチング法により形成される。ここで、第１パターンは、図１の平面図で示したｘ方向（行方向）へ延びるストライプ状のコントロールゲートＣＧが形成されるパターンである。また、このパターニングの際に、周辺回路領域Ａ２において、絶縁膜１２および導電膜１３を除去した後、絶縁膜１４を形成する。
【００５２】
これにより、絶縁膜１２からなるキャップ部（第１キャップ部）および導電部１３からなるコントロールゲートＣＧが形成される。すなわち、キャップ部を含むコントロールゲートＣＧの側壁、および酸化シリコン膜からなる絶縁膜１１上に、層間絶縁膜となる絶縁膜１４が形成される。この絶縁膜１４は、ＣＶＤ法または酸化法により形成された酸化シリコン膜上に、ＣＶＤ法で窒化シリコン膜を形成した後、さらにＣＶＤ法または酸化法により形成された酸化シリコン膜を形成してなるＯＮＯ（Oxide Nitride Oxide）膜である。
【００５３】
続いて、図１３に示すように、絶縁膜１４上に、ポリシリコンからなる導電膜（第３導電膜）５を形成し、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。
【００５４】
続いて、図１４に示すように、絶縁膜１２からなるキャップ部を含むコントロールゲートＣＧの側壁側の導電膜５の一部を除去するため、異方性エッチングにより、エッチバックする。
【００５５】
続いて、図１５に示すように、メモリアレイ領域Ａ１では、除去された導電膜５上に、例えば原料をＴＥＯＳとしたＣＶＤ法により絶縁膜（第４絶縁膜）１６を例えば３５ｎｍ程度形成した後、絶縁膜１６を異方性エッチングにより、絶縁膜１２からなるキャップ部（第２キャップ部）を含むコントロールゲートＣＧの両側壁にサイドウォール構造の絶縁膜１６を形成する。このサイドウォール構造の絶縁膜９からなるキャップ部は、後にフローティングゲートＦＧを形成するためのキャップ部である。また、周辺回路領域Ａ２では、導電膜５上に上記絶縁膜１６が形成されるが、その後の異方性エッチングにより除去される。
【００５６】
続いて、図１６に示すように、第２パターンの反転パターンを用いたホトレジスト工程と異方性エッチング法により、フローティングゲートＦＧが形成されない領域のサイドウォール構造の絶縁膜１６を除去する。ここで、第２パターンは、図１で示したｙ方向（列方向）へ延びるストライプ状のドレインＤが形成されるパターンである。
【００５７】
続いて、図１７に示すように、メモリアレイ領域Ａ１では、絶縁膜１２からなるキャップ部および絶縁膜１６からなるキャップ部をハードマスクとし、導電膜５、絶縁膜１４、絶縁膜１１、導電膜４、絶縁膜９および絶縁膜８を異方性エッチング法によりエッチングし、基板１の表面が露出するように開口部３５を形成する。ここで、ポリシリコンからなる導電膜５をエッチングすることにより、フローティングゲートＦＧが形成される。また、ポリシリコンからなる導電膜４をエッチングすることにより、アシストゲートＡＧが形成される。
【００５８】
続いて、図１８に示すように、開口部３５の底部で露出している基板１の表面にヒ素（Ａｓ）をイオン注入して、基板１にソース線Ｓとなる導電部６を形成する。
【００５９】
続いて、図１９に示すように、開口部３５を埋め込むように基板１上に、例えば原料をＴＥＯＳとしたＣＶＤ法により絶縁膜３６を形成する。
【００６０】
続いて、図２０に示すように、周辺回路領域Ａ２では、絶縁膜３６、絶縁膜１４、絶縁膜１１および導電膜４をホトレジスト工程およびエッチング法により除去する。また、メモリアレイ領域Ａ１では、上記第２パターンを用いたホトレジスト工程と異方性エッチング法により、フローティングゲートＦＧの側壁側に形成されている絶縁膜３６を除去する。
【００６１】
続いて、図２１に示すように、シストゲートＡＧの側壁およびフローティングゲートＦＧの側壁に、第１導電膜４上にＩＳＳＧ酸化法によって、それぞれゲート絶縁膜（第１ゲート絶縁膜）１０およびゲート絶縁膜（第２ゲート絶縁膜）１５を形成する。
【００６２】
続いて、図２２に示すように、開口部３５を埋め込むように基板１上に、ポリシリコンからなる半導体層７を形成する。これにより、アシストゲートＡＧ、フローティングゲートＦＧ、コントロールゲートＣＧ、ゲート絶縁膜１０およびゲート絶縁膜１５を覆うように半導体層７が形成される。次いで、イオン注入法により、リン（Ｐ）を半導体層７に注入し、高温熱処理工程によりリンをポリシリコンからなる半導体層７の濃度が、例えば１０−１７ｃｍ−３程度となるようにする。
【００６３】
続いて、図２３に示すように、周辺回路領域Ａ２では、半導体層７を除去した後、周辺回路ＭＩＳトランジスタのゲートをパターニングして形成する。
【００６４】
続いて、図２４に示すように、周辺回路領域Ａ２では、周知の技術により、ＬＤＤ構造を有する周辺回路ＭＩＳトランジスタＱを形成する。
【００６５】
続いて、図２５に示すように、周辺回路領域Ａ２にレジストを選択的に残し、メモリアレイ領域Ａ１の半導体層７に、ボロン（Ｂ）注入、さらにヒ素（Ａｓ）注入することによって、ソースＳとなる導電部６上にｎ型の半導体層７ａ、ｐ型の半導体層７ｂおよびｎ型の半導体層７ｃを形成する。ここで、半導体層７ｃは、ドレインＤを構成するものである。以上により、メモリフラッシュが略完成する。
【００６６】
（実施の形態２）
前記実施の形態では、メモリセルは、シリコンからなる基板を用い、その基板にソース線となる導電部を形成する場合について説明した。本実施の形態では、シリコンからなる基板上に、絶縁膜を形成し、その絶縁膜にソース線となる導電部を形成する場合について説明する。
【００６７】
図２６は、本実施の形態のフラッシュメモリのメモリアレイ領域を模式的に示す要部断面図である。図２６に示すように、本実施の形態のメモリセルは、例えばシリコンなどの半導体基板からなる基板１上に形成された絶縁膜４１に導電部６が形成されている。なお、絶縁膜４１上に導電部が形成される他は前記実施の形態１のメモリセルと同様である。
【００６８】
この絶縁膜４１は、基板１上に形成された後、例えばＣＭＰ法により平坦化されている。また、ソース線Ｓとなる導電部６は、例えば絶縁膜４１中に溝を形成し、その溝をポリシリコン膜で埋め込んで形成されている。
【００６９】
図２７は、本実施の形態で示すフラッシュメモリを模式的に示す説明図である。図２７に示すように、例えばシリコン基板などの半導体基板からなる基板１上には、例えばデコーダ回路、センスアンプ回路およびＩＯ回路などの周辺回路が形成されている。この周辺回路上には、絶縁膜４１を介して複数のメモリセルからなるメモリアレイが形成されている。なお、ＩＯ回路には、外部端子となるボンディングパッドが電気的に接続されて、外部との入出力を行う。符号４２は、ボンディングパッド用の開口部である。
【００７０】
このように本実施の形態のフラッシュメモリは、絶縁膜４１上にメモリセルを形成することで、周辺回路とメモリアレイとの積層構造で構成することができる。したがって、メモリアレイの周辺に周辺回路が形成されていた前記実施の形態１のフラッシュメモリより、本実施の形態のフラッシュメモリは、基板上に形成されるフラッシュメモリの面積を小さくすることができる。すなわち、チップとしてのフラッシュメモリのチップ面積を縮小することができる。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７２】
前記実施の形態では、基板としてシリコン基板を適用した場合について説明したが、絶縁性基板、または例えばガリウムヒ素（ＧａＡｓ）などの半絶縁性基板を適用しても良い。なお、この場合は絶縁性基板または半絶縁性基板に、ソース線となる導電部が形成されることとなる。
【産業上の利用可能性】
【００７３】
本発明は、不揮発性半導体記憶装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態１であるフラッシュメモリのメモリアレイ領域を模式的に示す要部平面図である。
【図２】図１のＡ−Ａ線に沿ったフラッシュメモリを模式的に示す要部断面図である。
【図３】図１のＢ−Ｂ線に沿ったフラッシュメモリを模式的に示す要部断面図である。
【図４】本実施の形態のフラッシュメモリのメモリアレイの要部回路構成を示す説明図である。
【図５】図４の回路構成を実現したメモリアレイを模式的に示す平面図である。
【図６】図４の回路構成における書込み動作時の説明図である。
【図７】図４の回路構成における消去動作時の説明図である。
【図８】、図４の回路構成における読出し動作時の説明図である。
【図９】書込み、読出しおよび消去動作時に、メモリセルに印加する電圧の関係を示す説明図である。
【図１０】本発明の実施の形態１における製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１１】図１０に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１２】図１１に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１３】図１２に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１４】図１３に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１５】図１４に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１６】図１５に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１７】図１６に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１８】図１７に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１９】図１８に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図２０】図１９に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図２１】図２０に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図２２】図２１に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図２３】図２２に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図２４】図２３に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図２５】図２４に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図２６】本発明の実施の形態２のフラッシュメモリのメモリアレイ領域を模式的に示す要部断面図である。
【図２７】本実施の形態２で示すフラッシュメモリを模式的に示す説明図である。
【図２８】本発明者らが検討したフレッシュメモリのメモリアレイ領域を模式的に示す要部平面図である。
【図２９】図２８におけるＣ−Ｃ線に沿ったフラッシュメモリを模式的に示す要部断面図である。
【符号の説明】
【００７５】
１ 基板
２ ｎ型埋込み層
３ ｐ型ウエル
４ 導電膜（第１導電膜）
５ 導電膜（第３導電膜）
６ 導電部
７ 半導体層
７ａ、７ｂ、７ｃ 半導体層
８ 絶縁膜
９ 絶縁膜
１０ ゲート絶縁膜（第１ゲート絶縁膜）
１１ 絶縁膜（第１絶縁膜）
１２ 絶縁膜（第３絶縁膜）
１３ 導電膜（第２導電膜）
１４ 絶縁膜（第２絶縁膜）
１５ ゲート絶縁膜（第２ゲート絶縁膜）
１６ 絶縁膜（第４絶縁膜）
３１ ＳＴＩ
３２ 導電膜
３３ 絶縁膜
３５ 開口部
３６ 絶縁膜
４１ 絶縁膜
４２ 開口部
２００ フラッシュメモリ
２０１ 基板
２０２ ｐ型ウエル
２０３ 拡散層
２０７ 絶縁膜（第２絶縁膜）
２０８ 絶縁膜（第１絶縁膜）
２０９ 絶縁膜
２１０ ゲート絶縁膜（トンネル酸化膜）
２１１ ゲート絶縁膜
Ａ１ メモリアレイ領域
Ａ２ 周辺回路領域
ＡＧ アシストゲート
ＣＧ コントロールゲート
ＣＰ１、ＣＰ２ セルピッチ
Ｄ ドレイン
ＦＧ フローティングゲート
ＭＣ メモリセル
Ｓ ソース
Ｑ 周辺回路ＭＩＳトランジスタ
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、不揮発性半導体記憶装置の高信頼性化に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書換えが可能な不揮発性半導体記憶装置のうち、フラッシュメモリは、携帯性や耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置として急速に需要が拡大している。しかし、さらなる需要を拡大するためには、メモリセル面積の縮小およびチップ面積の縮小によるビットコストの低減が重要な要素となることから、これを実現すべく、種々のメモリセル構造が提案されている。
【０００３】
ＡＮＤ型フラッシュメモリは、アシストゲート（Assist Gate）がメモリセル間のアイソレーション機能、すなわちメモリセル間の干渉を防ぐ機能を有していることから、メモリアレイ領域内に素子分離領域を形成しなくともよく、互いに隣接するメモリセル同士の間隔を縮小して高集積化を図ることができるので大容量化に適している。
【０００４】
特許文献１および特許文献２は、３層ポリシリコンからなる３つのゲート（コントロールゲート、フローティングゲートおよびアシストゲート）を用いたメモリセルを有するＡＮＤ型フラッシュメモリを開示している。
【特許文献１】特開２００１−０２８４２８号公報
【特許文献２】特開２００１−０８５５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者らは、フラッシュメモリについて検討しており、以下に示す課題があることを見出した。図２８は、本発明者らが検討したフレッシュメモリのメモリアレイ領域を模式的に示す要部平面図である。図２９は、図２８におけるＣ−Ｃ線に沿ったフラッシュメモリを模式的に示す要部断面図である。なお、図２８の平面図において、図面を見やすくするため各部材にハッチングを施し、一部の部材は省略している。
【０００６】
本発明者らが検討したフラッシュメモリは、例えばシリコン基板などの半導体基板からなる基板２０１のｐ型ウエル２０２上に形成した３つのゲートを有する電界効果型トランジスタによってメモリセルＭＣを構成している。メモリセルＭＣを構成する３つのゲートは、フローティングゲートＦＧ、コントロールゲートＣＧおよびアシストゲートＡＧである。アシストゲートＡＧは、ゲート絶縁膜２１１を介してｐ型ウエル２０２上に形成される。フローティングゲートＦＧは、隣接する２つのアシストゲートＡＧの間に形成され、ゲート絶縁膜（トンネル酸化膜）２１０を介してｐ型ウエル２０２と絶縁される。フローティングゲートＦＧとアシストゲートＡＧとはアシストゲートＡＧの側壁の絶縁膜２０８により絶縁される。フローティングゲートＦＧとその上部に形成されるコントロールゲートＣＧは、絶縁膜２０７により絶縁される。アシストゲートＡＧとその上部に形成されるコントロールゲートＣＧは、絶縁膜２０９により絶縁される。
【０００７】
コントロールゲートＣＧは、行方向（ｘ方向）に延在し、ワード線を構成している。アシストゲートＡＧは、ワード線であるコントロールゲートＣＧに直交する列方向（ｙ方向）に延在する。メモリセルＭＣのソースＳ、ドレインＤを構成する拡散層２０３は、アシストゲートＡＧの一方の側壁下部のｐ型ウエル２０２に形成され、ワード線に直交する列方向に延在してビット線を構成している。このようにメモリセルＭＣは、ワード線とビット線の交点に置かれており、読み出し／書込みを行うアドレスに対応するワード線の電圧を上げることで、書込み／読み出しが可能になる。ここで、ワード線は、マトリクス状に並んだ複数のメモリセルＭＣの中から一列を選択するための制御信号線であり、ビット線は、メモリセルＭＣからデータを取り出すための信号線である。
【０００８】
選択したメモリセルＭＣにデータを書込む場合は、コントロールゲートＣＧに正の高電圧を印加し、アシストゲートＡＧに正の低電圧を印加する。このとき、ドレインＤには正の電圧を印加し、ソースＳおよび基板２０１は０Ｖに保持する。これにより、アシストゲートＡＧ下の基板２０１中にチャネルが形成され、ソースＳ側のフローティングゲートＦＧ端部のチャネルで発生するホットエレクトロンがフローティングゲートＦＧに注入される。
【０００９】
データを消去する場合は、コントロールゲートＣＧに負の高電圧を印加し、アシストゲートＡＧ、ソースＳ、ドレインＤおよび基板２０１をそれぞれ０Ｖに保持する。これにより、フローティングゲートＦＧから基板２０１にＦ−Ｎ(Fowler-Nordheim)トンネル電流が流れ、フローティングゲートＦＧに蓄積された電子が放出される。
【００１０】
ところが、上記フラッシュメモリ２００において、例えば９０ｎｍ以降の世代に対応したメモリセルＭＣを検討した場合、すなわちメモリセルＭＣを微細化した場合、アシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜２０８でリークが発生する問題が生じた。このアシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜２０８は、アシストゲートＡＧとフローティングゲートＦＧとの間の耐圧確保のため、アシストゲートＡＧとフローティングゲートＦＧとの間に一定の膜厚が必要である。しかしながら、本発明者らの検討によれば、メモリセルＭＣの微細化によって、基板２０１の主面に平行な方向（行方向、ｘ方向）における絶縁膜２０８の膜厚の加工マージンを確保することが困難になり、アシストゲートＡＧとフローティングゲートＦＧとの間の耐圧を確保することは難しいという問題を見出した。すなわち、基板２０１の主面に平行な方向におけるアシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜２０８の加工マージンが低下した場合、フラッシュメモリの動作時において、アシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜２０８でリークが発生する。このように加工マージンが低下した場合、フラッシュメモリの信頼性の低下を引き起こす。したがって、メモリセルＭＣを微細化した場合であっても、アシストゲートＡＧとフローティングゲートＦＧ間の耐圧確保のために、絶縁膜（第１絶縁膜）２０８はフローティングゲートＦＧとアシストゲートＡＧとの間に一定の膜厚が必要である。
【００１１】
また、上記フラッシュメモリ２０１において、メモリセルＭＣを微細化した場合、カップリング比が低下するという問題が生じた。カップリング比は、コントロールゲート電圧Ｖｃｇとフローティングゲート電圧Ｖｆｇとの比（Ｖｆｇ／Ｖｃｇ）であり、Ｃ２／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）で表せる。ここで、Ｃ１は、フローティングゲートＦＧと基板２０１との間のゲート絶縁膜２１０の容量、Ｃ２は、フローティングゲートＦＧとコントロールゲートＣＧとの間の絶縁膜２０７の容量、Ｃ３は、フローティングゲートＦＧとアシストゲートＡＧとの間の絶縁膜２０８の容量、Ｃ４は、隣接するコントロールゲートＣＧ間下に存在するフローティングゲートＦＧの絶縁膜２０７の容量である。
【００１２】
カップリング比の低下は、コントロールゲートＣＧに印加された電圧を効率よくフローティングゲートＦＧに伝達し、より低い内部電圧で書込み／消去を行うことの妨げとなる。カップリング比を増大するためには、フローティングゲートＦＧとコントロールゲートＣＧとの間の絶縁膜２０７の容量Ｃ２を増大することが考えられる。この容量Ｃ２を増大するためには、絶縁膜２０７を介してコントロールゲートＣＧと接触する側のフローティングゲートＦＧの表面積を増大することが必要である。そのフローティングゲートＦＧの表面積を増大するためには、その断面形状が略Ｕ字型のフローティングゲートＦＧでは、そのアスペクト比を増大させる必要がある。しかしながら、メモリセルＭＣを微細化し、かつアスペクト比を増大した場合、フローティングゲートＦＧの段差が大きいところで、フローティングゲートＦＧとコントロールゲートＣＧとの間の絶縁膜２０７で局所電界によるリークが発生する問題が生じる。したがって、メモリセルＭＣを微細化した場合であっても、フローティングゲートＦＧとコントロールゲートＣＧとの間の耐圧確保のために、絶縁膜（第２絶縁膜）２０７はフローティングゲートＦＧとコントロールゲートＣＧとの間に一定の膜厚が必要である。
【００１３】
また、市場で要求されるフラッシュメモリは、書換え回数が多いことが望まれる。しかしながら、トランジスタのしきい値が上昇してしまう現象、いわゆるディスターブが発生する問題がある。上述したように、マトリクス状に配置された複数のメモリセルＭＣのうち選択したメモリセルＭＣにデータを書込む場合、ワード線であるコントロールゲートＣＧに正の高電圧を印加し、アシストゲートＡＧに正の低電圧およびビット線であるソースＳ、ドレインＤに正の電圧を印加する。このため、選択されたメモリセルＭＣに対して書込み／消去動作が繰り返される一方で、選択されていないメモリセルＭＣであってもドレインＤからソースＳに充電電流が流れ、ホットエレクトロンが注入されることにより、トランジスタのしきい値が上昇してしまい、ディスターブが発生する。したがって、書換え回数の増大のために、ディスターブの発生を抑制する必要がある。
【００１４】
本発明の目的は、不揮発性半導体記憶装置の信頼性を向上することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明の不揮発性半導体記憶装置は、基板の主面上に形成されたアシストゲートと、前記アシストゲート上に第１絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲートの一方の側壁側で第２絶縁膜を介し、前記アシストゲート上に前記１絶縁膜を介して形成されたコントロールゲートとを有してなる複数のメモリセルを備える。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
第１絶縁膜および第２絶縁膜の膜厚を確保することができるので、不揮発性半導体記憶装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１であるフラッシュメモリのメモリアレイ領域Ａ１を模式的に示す要部平面図である。図２は、図１のＡ−Ａ線に沿ったフラッシュメモリを模式的に示す要部断面図である。図３は、図１のＢ−Ｂ線に沿ったフラッシュメモリを模式的に示す要部断面図である。
【００２２】
本実施の形態のフラッシュメモリは、例えば１６Ｇｂ（ギガビット）の容量を有するＡＮＤ型フラッシュメモリである。このフラッシュメモリの複数のメモリセルＭＣは、例えばｐ型のシリコン（Ｓｉ）単結晶からなるシリコン基板（半導体基板）からなる基板１の主面のメモリアレイ領域Ａ１に形成されている。基板１の内部にはｎ型埋込み層２が形成されており、ｎ型埋込み層２の上部には、ｐ型ウエル３が形成されている。ｎ型埋込み層２は、各メモリセルＭＣのｐ型ウエル３と基板１とを電気的に分離し、各メモリセルＭＣのｐ型ウエル３に所定の電位を供給するために形成されている。ここで、本願においては、図１に示すように、基板１の主面と平行な方向をｘ方向（行方向、横方向）、およびこのｘ方向と垂直な方向をｙ方向（列方向、横方向）とし、基板１の主面と垂直な方向をｚ方向（縦方向）とする。
【００２３】
メモリアレイ領域Ａ１の基板１には、行方向および列方向に沿って複数のメモリセルＭＣがマトリクス状に配置されている。メモリセルＭＣのそれぞれは、基板１の厚さ方向にゲート長が形成されるアシストゲートＡＧおよびフローティングゲートＦＧを有する電界効果型トランジスタによって構成されている。ここで、本実施の形態では、最小加工寸法Ｆを９０ｎｍ程度とし、行方向に隣接するメモリセルＭＣのセルピッチＣＰ１を２２５ｎｍ程度、列方向に隣接するメモリセルＭＣのセルピッチＣＰ２を１８０ｎｍ程度とする。なお、最小加工寸法Ｆを６５ｎｍ程度した場合は、セルピッチＣＰ１は１６２．５ｎｍ程度、セルピッチＣＰ２は１３０ｎｍ程度となる。すなわち、本実施の形態のフラッシュメモリの各メモリセル間の、行方向のセルピッチは最小加工寸法Ｆの２．５倍であり、列方向のセルピッチは最小加工寸法Ｆの２．０倍である。
【００２４】
また、基板１上に形成されたｐ型ウエル３上には、絶縁膜８、さらに絶縁膜９が形成されており、その絶縁膜９上には、アシストゲートＡＧが形成されている。このアシストゲートＡＧの両側の側壁には、ゲート絶縁膜（第１ゲート絶縁膜）１０が形成されている。
【００２５】
そのアシストゲートＡＧ上には、絶縁膜（第１絶縁膜）１１が形成されており、この絶縁膜１１上には、キャップ部を有するコントロールゲートＣＧが形成されている。そのコントロールゲートＣＧの両側の側壁および絶縁膜１１上には、例えばＯＮＯ（Oxide Nitride Oxide）膜からなる絶縁膜（第２絶縁膜）１４が形成されており、この絶縁膜１４上には、フローティングゲートＦＧが形成されている。
【００２６】
そのフローティングゲートＦＧの絶縁膜１４側の側壁とは反対の側壁には、ゲート絶縁膜（第２ゲート絶縁膜）１５が形成されている。このフローティングゲートＦＧ上には、サイドウォール状の絶縁膜１６が形成されている。
【００２７】
また、ｐ型ウエル３には、例えば拡散層からなる導電部６が形成されており、この導電部６上には、ｎ型の半導体層７ａ、ｐ型の半導体層７ｂおよびｎ型の半導体層７ｃが形成されている。この半導体層７ａ〜７ｃは、例えばイオン注入されて、導電部６上から順に、ｎ型の半導体層７ａ、ｐ型の半導体層７ｂおよびｎ型の半導体層７ｃから構成されている。なお、アシストゲートＡＧおよびフローティングゲートＦＧ側のｐ型の半導体層７ｂの表面に反転層が形成されるため、上記電界効果型トランジスタはｎ型トランジスタである。
【００２８】
アシストゲートＡＧは、例えば、ｚ方向の膜厚が１００ｎｍ程度のｎ型多結晶シリコン膜からなり、そのためアシストゲートＡＧのゲート長は、１００ｎｍ程度となる。ｙ方向に隣接する複数のメモリセルＭＣのそれぞれのアシストゲートＡＧは、互いに接続されて一体となり、１本のアシストゲート線を構成している。アシストゲートＡＧの側壁に形成されているゲート絶縁膜１０は、例えば、ｙ方向の厚さが膜厚５ｎｍ程度の酸化シリコン膜または酸窒化シリコン膜からなる。また、アシストゲートＡＧの上部には、例えば、ＩＳＳＧ（In-Situ Steam Generation）酸化法による膜厚５ｎｍ程度の酸化シリコン膜と熱ＣＶＤ（Chemical Vapor Deposition）法による膜厚２０ｎｍ程度の酸化シリコン膜とからなる絶縁膜１１が形成されている。
【００２９】
コントロールゲートＣＧは、例えば、ｚ方向の膜厚が２５０ｎｍ程度のｎ型ポリシリコン（多結晶シリコン）膜からなる。ｘ方向に隣接する複数のメモリセルＭＣのそれぞれのコントロールゲートＣＧは、互いに接続されて一体となり、ｘ方向（行方向）に延在する１本のワード線を構成している。
【００３０】
フローティングゲートＦＧは、ｚ方向の膜厚が２６０ｎｍ程度のｎ型ポリシリコン膜からなり、そのためフローティングゲートＦＧのゲート長は、２６０ｎｍ程度となる。フローティングゲートＦＧの側壁に形成されているゲート絶縁膜１５は、ｙ方向の厚さが膜厚５ｎｍ程度の酸化シリコン膜または酸窒化シリコン膜からなる。
【００３１】
ｎ型の半導体層７ｃは、ｙ方向（列方向）に隣接する複数のメモリセルＭＣのそれぞれの上部で延在する１本のビット線を構成している。
【００３２】
また、上記電界効果型トランジスタのドレインＤは、ｎ型の半導体層７ｃからなり、ｙ方向に延在する１本のドレイン線（ビット線）を構成している。また、上記電界効果型トランジスタのソースＳは、導電部６からなり、ｘ方向に延在する１本のソース線を構成している。
【００３３】
このように本実施の形態のフラッシュメモリのメモリセルＭＣは、アシストゲートＡＧ上（縦方向）にフローティングゲートＦＧ、さらにコントロールゲートＣＧが形成された縦型構造のフラッシュメモリである。この縦型構造のフラッシュメモリは、上記本発明者らが検討したフラッシュメモリのメモリセルＭＣのようにアシストゲートＡＧの側壁側（横方向）にフローティングゲートＦＧが形成された横型構造のフラッシュメモリとは異なる。
【００３４】
本発明者らが検討したフラッシュメモリに対して微細化を行った場合、アシストゲートＡＧとフローティングゲートＦＧが微細化の方向である横方向に形成されるため、アシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜の加工マージンを確保することが困難であり、アシストゲートＡＧとフローティングゲートＦＧとの間の耐圧を確保するのは難しい。すなわち、横方向におけるアシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜の加工マージンが低下し、その絶縁膜の膜厚が薄くなった場合、フラッシュメモリの動作時において、アシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜でリークが発生する。しかしながら、本実施の形態のフラッシュメモリは、アシストゲートＡＧとフローティングゲートＦＧが微細化の方向でない縦方向に形成されるため、アシストゲートＡＧとフローティングゲートＦＧとの間の絶縁膜の加工マージンを確保することができる。すなわち、フラッシュメモリを微細化した場合であっても、アシストゲートＡＧとフローティングゲートＦＧ間の耐圧確保のために、フローティングゲートＦＧとアシストゲートＡＧとの間の絶縁膜１１の膜厚を所定の厚さで確保することができる。したがって、本発明は、フラッシュメモリの信頼性を向上することができる。
【００３５】
また、本発明者らが検討したフローティングゲートＦＧの断面形状が略Ｕ字型のフラッシュメモリに対して微細化を行った場合、カップリング比の低下を防止するためにフローティングゲートＦＧのアスペクト比を増大すると、フローティングゲートＦＧの段差が大きいところで、フローティングゲートＦＧとコントロールゲートＣＧとの間の絶縁膜２０７で局所電界によるリークが発生する。しかしながら、本実施の形態のフラッシュメモリは、アシストゲートＡＧとフローティングゲートＦＧが微細化の方向でない縦方向に形成されるため、本発明者らが検討したような断面形状が略Ｕ字型でない、略矩形状のローティングゲートＦＧとすることができる。すなわち、フラッシュメモリを微細化した場合であっても、コントロールゲートＣＧとフローティングゲートＦＧ間の耐圧確保のために、コントロールゲートＣＧとフローティングゲートＦＧとの間の絶縁膜１４の膜厚を一定の厚さで確保することができる。したがって、本発明は、フラッシュメモリの信頼性を向上することができる。
【００３６】
また、本実施の形態のフラッシュメモリのように、絶縁膜１４に誘電率の高いＯＮＯ膜を適用することで、コントロールゲートＣＧとフローティングゲートＦＧ間の絶縁膜１４の耐圧を確保しつつ、微細化の方向である横方向の絶縁膜１４の厚さを薄くすることができる。なお、本実施の形態では、絶縁膜１４にＯＮＯ膜を適用した場合について説明したが、ｌｏｗ−ｋ膜を適用しても良い。
【００３７】
また、本実施の形態のフラッシュメモリは、アシストゲートＡＧおよびフローティングゲートＦＧのゲート長は縦方向で決定されるため、微細化する方向である横方向のセル縮小の影響を受けない。
【００３８】
なお、図１〜図３に図示はしないが、本実施の形態のフラッシュメモリは、メモリアレイ領域Ａ１の周囲、すなわち互いに隣接するメモリアレイ領域Ａ１の間に素子分離領域が形成されている。この素子分離領域は、基板１に形成された溝の内部に酸化シリコン膜を埋め込んだＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）とよばれる公知の素子分離溝によって構成されている。また、ドレイン線を構成するｎ型の半導体層７ｃ（ドレインＤ）の上層には、層間絶縁膜を挟んで複数層のメタル配線が形成されている。また、基板１上には、上記のように構成されたメモリマット領域が複数形成され、これら複数のメモリマット領域によって、１６Ｇｂ（ギガビット）の容量を有するＡＮＤ型フラッシュメモリのメモリアレイが構成されている。メモリアレイの周囲には、各メモリマット領域のメモリセルＭＣを駆動する周辺回路（カラムデコーダ、ロウデコーダ、カラムラッチ回路、センスアンプ回路、ＩＯ（Input-Output）回路など）が形成されているが、それらの図示は省略する。
【００３９】
次に、マトリクス状に配置された複数のメモリセルＭＣを用いて、そのうちのあるメモリセルＭＣｘへの書込み、読み出しおよび消去動作を説明する。図４は、本実施の形態のフラッシュメモリのメモリアレイの要部回路構成を示す説明図である。図５は、図４の回路構成を実現したメモリアレイを模式的に示す平面図である。図６は、図４の回路構成における書込み動作時の説明図である。図７は、図４の回路構成における消去動作時の説明図である。図８は、図４の回路構成における読出し動作時の説明図である。図９は、書込み、読み出しおよび消去動作時に、メモリセルＭＣに印加する電圧の関係を示す説明図である。なお、図５の平面図において、図面を見やすくするためフローティングゲートＦＧにハッチングを施し、一部の部材は省略している。また、図９に示した電圧の値は、好ましい一例を示すものであって、この値に限定されるものではない。
【００４０】
図４〜図７において、符号ＣＧはコントロールゲート、符号ＡＧはアシストゲート、符号ＦＧはフローティングゲート、符号Ｄはドレイン、符号Ｓはソース、符号ＧＢＬはグローバルビット線、符号ＳＧは共通ソース、および符号ＭＣはメモリセルを示している。なお、コントロールゲートＣＧはメモリアレイのワード線を構成し、ソースＳはメモリアレイのビット線を構成している。
【００４１】
あるメモリセルＭＣｘにデータを書込むには、図６および図９に示したように、コントロールゲートＣＧ、アシストゲートＡＧ、ドレインＤおよびソースＳに以下の電圧を印加する。メモリセルＭＣｘのコントロールゲートＣＧ２に例えば１５Ｖを印加し、他のコントロールゲートＣＧ１、ＣＧ３、ＣＧ４に例えば０Ｖを印加する。また、メモリセルＭＣｘを選択するために、アシストゲートＡＧ１に例えば１．３Ｖを印加し、アシストゲートＡＧ２に例えば０Ｖを印加する。また、メモリセルＭＣｘのソースＳ１に例えば２Ｖを印加し、他のソースＳ２に例えば０Ｖを印加する。また、メモリセルＭＣｘのドレインＤ２に例えば４．５Ｖを印加し、他のドレインＤ１、Ｄ３に例えば０Ｖを印加する。図２に示したように、アシストゲートＡＧの側壁側の半導体層７表面にチャネルが形成され、導電部６（ソースＳ）側のフローティングゲートＦＧ端部のチャネルでホットエレクトロンが発生し、フローティングゲートＦＧに電子が注入される。すなわち、フローティングゲートＦＧに対するデータの書込みは、ＳＳＩ（Source Side Injection）書込みにより行われ、メモリセルＭＣｘの閾値が上昇する。このＳＳＩ書込みは、ホットエレクトロンを導電部６（ソースＳ）側から注入することにより、フローティングゲートＦＧへの注入効率を高め、高速書込みが可能となる。
【００４２】
あるメモリセルＭＣｘのデータを消去するには、図７および図９に示したように、コントロールゲートＣＧ、アシストゲートＡＧ、ドレインＤおよびソースＳに以下の電圧を印加する。メモリセルＭＣｘのコントロールゲートＣＧ２に例えば−１８Ｖ程度を印加し、他のコントロールゲートＣＧ１、ＣＧ３、ＣＧ４に例えば０Ｖを印加する。また、アシストゲートＡＧ１、ＡＧ２に例えば０Ｖを印加し、他のソースＳ１、Ｓ２、ドレインＤ１〜Ｄ３のすべてに例えば０Ｖを印加する。これにより、フローティングゲートＦＧから半導体層７にＦ−Ｎトンネル電流が流れ、フローティングゲートＦＧに蓄積された電子が放出される。すなわち、フローティングゲートＦＧに対するデータの消去は、Ｆ−Ｎ消去により行われ、メモリセルＭＣｘの閾値が低下する。なお、Ｆ−Ｎ消去の場合、コントロールゲートＣＧ２に接続されたメモリセルＭＣｘを含む複数のメモリセルは、一括して消去されることとなる。
【００４３】
あるメモリセルＭＣｘのデータを読み出しするには、図８および図９に示したように、コントロールゲートＣＧ、アシストゲートＡＧ、ドレインＤおよびソースＳに以下の電圧を印加する。モリセルＭＣｘのコントロールゲートＣＧ２に閾値程度の電圧、例えば３Ｖを印加し、他のコントロールゲートＣＧ１、ＣＧ３、ＣＧ４に例えば０Ｖを印加する。また、メモリセルＭＣｘを選択するために、アシストゲートＡＧ３に例えば３Ｖを印加し、アシストゲートＡＧ２に例えば０Ｖを印加する。また、メモリセルＭＣｘのソースＳ１に例えば４Ｖを印加し、他のソースＳ２に例えば０Ｖを印加する。また、ドレインＤ１〜Ｄ３に例えば１Ｖを印加する。このような電圧印加により、チャネルに流れる電流の向きを、メモリセルＭＣｘへの書込み時と同じとすることで、ソースＳとドレインＤとの間に流れる電流の状況からメモリセルＭＣｘの閾値電圧を検出し、フローティングゲートＦＧに注入された電荷の有無を判定（読み出し）する。
【００４４】
このように本実施の形態のフラッシュメモリの各メモリセルＭＣは、２ｂｉｔ／１セルとして“００”／“０１”／“１０”／“１１”のような４種類のデータを書込むことができる。このような多値記憶は、ワード線の書込み電圧を一定にしたまま、書込み時間を変え、選択されたあるメモリセルＭＣｘのフローティングゲートＦＧに注入するホットエレクトロンの量を変化させることによって行う。また、上述したように、セルピッチＣＰ１およびセルピッチＣＰ２（図１参照）がそれぞれ、最小加工寸法Ｆの２．５倍程度、２．０倍程度であるため、２ビットがメモリセル面積５Ｆ２程度で形成されることから、本実施の形態のフラッシュメモリは、１ピット当たり２．５Ｆ２程度と最小で形成できる。
【００４５】
また、上述したように、フラッシュメモリには、書換え回数が多いことが望まれている。本発明者らが検討したフラッシュメモリは、延在するアシストゲートＡＧと延在するコントロールゲートＣＧとが交差する構造である。このため、あるメモリセルを選択するため、あるアシストゲートＡＧを選択（電圧印加）している場合であっても、そのアシストゲートＡＧを横切るコントロールゲートＣＧのメモリセルにも、電圧が印加されることとなり、アシストゲートＡＧによるディスターブが発生してしまう。しかしながら、本実施の形態のフラッシュメモリは、アシストゲートＡＧ上にコントロールゲートＣＧが形成されている、すなわちアシストゲートＡＧとコントロールゲートＣＧとが平行に形成されていることから、アシストゲートＡＧを横切るコントロールゲートＣＧのメモリセルが存在せず、アシストゲートＡＧによるディスターブが発生しない。したがって、本実施の形態のフラッシュメモリは、書換え回数を多くすることができ、本発明は、フラッシュメモリの信頼性を向上することができる。
【００４６】
次に、本実施の形態で示すフラッシュメモリの製造方法の一例を図１０〜図２５により説明する。本実施の形態のフラッシュメモリは、情報を蓄積するための複数のメモリセルをマトリクス状に配置したメモリアレイ領域Ａ１と、書換えや読み出しを行うビットを選択するため、およびチップ内部で必要な電圧を発生する周辺回路を構成するためのＭＩＳトランジスタ（以下、「周辺回路ＭＩＳトランジスタ」と称する）を複数個配置した周辺回路領域Ａ２から構成される。
【００４７】
図１０〜図２５は、製造工程中のフラッシュメモリを模式的に示す要部断面図である。なお、メモリアレイ領域Ａ１には、図１のＡ−Ａ線およびＢ−Ｂ線に対応する断面図が示されている。
【００４８】
まず、図１０に示すように、例えばｐ型の単結晶シリコンからなる基板１に周知の製造方法を用いて、ｎ型埋込み層２を形成した後、周辺回路ＭＩＳトランジスタを分離するＳＴＩ（Shallow Trench Isolation）３１を形成する。次いで、イオン打ち込み法によりｐ型ウエル３を形成する。次いで、基板１を熱酸化することによって、ｐ型ウエル３の表面に酸化シリコンからなるゲート絶縁膜８を形成する。次いで、周辺回路ＭＩＳトランジスタのゲート電極用としてポリシリコンからなる導電膜３２を例えば１００ｎｍ程度形成した後、絶縁膜３３を例えば５０ｎｍ程度形成する。ここで、絶縁膜３３は、例えば原料をＴＥＯＳ（tetraethylorthosilicate or tetraethoxysilane）としたＣＶＤ法を用いて形成される。次いで、メモリアレイ領域Ａ１の絶縁膜３３および導電膜３２を異方性エッチング法などにより除去する。
【００４９】
続いて、図１１に示すように、基板１の主面上にＴＥＯＳからなる絶縁膜９を形成した後、ポリシリコンからなる導電膜（第１導電膜）４を形成する。次いで、導電膜４上にＩＳＳＧ(In-Situ Steam Generation)酸化法による酸化シリコン（ＳｉＯ２）膜と、熱ＣＶＤ法による酸化シリコン膜であるＨＴＯ（High Temperature Oxide）膜との積層構造の絶縁膜（第１絶縁膜）１１を形成する。ここで、ＩＳＳＧ酸化法は、熱処理チャンバ内に水素と酸素を直接導入し、高温（例えば９００℃）に加熱した基板１上でラジカル酸化反応を行う方法である。ＩＳＳＧ酸化法は、ＲＴＰ(Rapid Thermal Process)方式などのような通常の熱酸化法と比較した場合、基板１上に形成されたポリシリコンからなる導電膜４中への酸素の増速拡散が抑制されるという特徴があるので、ほぼ均一な膜厚の絶縁膜１１を形成することができる。本実施の形態では、ポリシリコンからなる導電膜４表面をＩＳＳＧ酸化法により酸化した酸化シリコン膜を例えば５ｎｍ程度形成し、ＨＴＯ膜を例えば２０ｎｍ程度形成する。このように表面が均一なＩＳＳＧ酸化法による酸化シリコン膜上に、ＨＴＯ膜を形成することで、容易に表面が均一で、かつ厚膜（例えば２５ｎｍ程度）の絶縁膜１１を形成することができる。なお、本実施の形態では、絶縁膜１１を、ＩＳＳＧ酸化法による酸化シリコン膜と、ＨＴＯ膜との積層構造により構成したが、ＩＳＳＧ酸化法による酸化シリコン膜のみで構成して、より均一な表面の絶縁膜１１を形成しても良い。
【００５０】
次いで、絶縁膜１１上に、ポリシリコンからなる導電膜（第２導電膜）１３を例えば２５０ｎｍ程度形成した後、窒化シリコン（ＳｉＮ）からなる絶縁膜（第３絶縁膜）１２を例えば３００ｎｍ程度形成する。
【００５１】
続いて、図１２に示すように、メモリアレイ領域Ａ１において、絶縁膜１２および導電膜１３をパターニングした後、絶縁膜（第２絶縁膜）１４を形成する。このパターニングされたコントロールゲートＣＧは、第１パターンを用いてホトレジスト工程と異方性エッチング法により形成される。ここで、第１パターンは、図１の平面図で示したｘ方向（行方向）へ延びるストライプ状のコントロールゲートＣＧが形成されるパターンである。また、このパターニングの際に、周辺回路領域Ａ２において、絶縁膜１２および導電膜１３を除去した後、絶縁膜１４を形成する。
【００５２】
これにより、絶縁膜１２からなるキャップ部（第１キャップ部）および導電部１３からなるコントロールゲートＣＧが形成される。すなわち、キャップ部を含むコントロールゲートＣＧの側壁、および酸化シリコン膜からなる絶縁膜１１上に、層間絶縁膜となる絶縁膜１４が形成される。この絶縁膜１４は、ＣＶＤ法または酸化法により形成された酸化シリコン膜上に、ＣＶＤ法で窒化シリコン膜を形成した後、さらにＣＶＤ法または酸化法により形成された酸化シリコン膜を形成してなるＯＮＯ（Oxide Nitride Oxide）膜である。
【００５３】
続いて、図１３に示すように、絶縁膜１４上に、ポリシリコンからなる導電膜（第３導電膜）５を形成し、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。
【００５４】
続いて、図１４に示すように、絶縁膜１２からなるキャップ部を含むコントロールゲートＣＧの側壁側の導電膜５の一部を除去するため、異方性エッチングにより、エッチバックする。
【００５５】
続いて、図１５に示すように、メモリアレイ領域Ａ１では、除去された導電膜５上に、例えば原料をＴＥＯＳとしたＣＶＤ法により絶縁膜（第４絶縁膜）１６を例えば３５ｎｍ程度形成した後、絶縁膜１６を異方性エッチングにより、絶縁膜１２からなるキャップ部（第２キャップ部）を含むコントロールゲートＣＧの両側壁にサイドウォール構造の絶縁膜１６を形成する。このサイドウォール構造の絶縁膜９からなるキャップ部は、後にフローティングゲートＦＧを形成するためのキャップ部である。また、周辺回路領域Ａ２では、導電膜５上に上記絶縁膜１６が形成されるが、その後の異方性エッチングにより除去される。
【００５６】
続いて、図１６に示すように、第２パターンの反転パターンを用いたホトレジスト工程と異方性エッチング法により、フローティングゲートＦＧが形成されない領域のサイドウォール構造の絶縁膜１６を除去する。ここで、第２パターンは、図１で示したｙ方向（列方向）へ延びるストライプ状のドレインＤが形成されるパターンである。
【００５７】
続いて、図１７に示すように、メモリアレイ領域Ａ１では、絶縁膜１２からなるキャップ部および絶縁膜１６からなるキャップ部をハードマスクとし、導電膜５、絶縁膜１４、絶縁膜１１、導電膜４、絶縁膜９および絶縁膜８を異方性エッチング法によりエッチングし、基板１の表面が露出するように開口部３５を形成する。ここで、ポリシリコンからなる導電膜５をエッチングすることにより、フローティングゲートＦＧが形成される。また、ポリシリコンからなる導電膜４をエッチングすることにより、アシストゲートＡＧが形成される。
【００５８】
続いて、図１８に示すように、開口部３５の底部で露出している基板１の表面にヒ素（Ａｓ）をイオン注入して、基板１にソース線Ｓとなる導電部６を形成する。
【００５９】
続いて、図１９に示すように、開口部３５を埋め込むように基板１上に、例えば原料をＴＥＯＳとしたＣＶＤ法により絶縁膜３６を形成する。
【００６０】
続いて、図２０に示すように、周辺回路領域Ａ２では、絶縁膜３６、絶縁膜１４、絶縁膜１１および導電膜４をホトレジスト工程およびエッチング法により除去する。また、メモリアレイ領域Ａ１では、上記第２パターンを用いたホトレジスト工程と異方性エッチング法により、フローティングゲートＦＧの側壁側に形成されている絶縁膜３６を除去する。
【００６１】
続いて、図２１に示すように、シストゲートＡＧの側壁およびフローティングゲートＦＧの側壁に、第１導電膜４上にＩＳＳＧ酸化法によって、それぞれゲート絶縁膜（第１ゲート絶縁膜）１０およびゲート絶縁膜（第２ゲート絶縁膜）１５を形成する。
【００６２】
続いて、図２２に示すように、開口部３５を埋め込むように基板１上に、ポリシリコンからなる半導体層７を形成する。これにより、アシストゲートＡＧ、フローティングゲートＦＧ、コントロールゲートＣＧ、ゲート絶縁膜１０およびゲート絶縁膜１５を覆うように半導体層７が形成される。次いで、イオン注入法により、リン（Ｐ）を半導体層７に注入し、高温熱処理工程によりリンをポリシリコンからなる半導体層７の濃度が、例えば１０−１７ｃｍ−３程度となるようにする。
【００６３】
続いて、図２３に示すように、周辺回路領域Ａ２では、半導体層７を除去した後、周辺回路ＭＩＳトランジスタのゲートをパターニングして形成する。
【００６４】
続いて、図２４に示すように、周辺回路領域Ａ２では、周知の技術により、ＬＤＤ構造を有する周辺回路ＭＩＳトランジスタＱを形成する。
【００６５】
続いて、図２５に示すように、周辺回路領域Ａ２にレジストを選択的に残し、メモリアレイ領域Ａ１の半導体層７に、ボロン（Ｂ）注入、さらにヒ素（Ａｓ）注入することによって、ソースＳとなる導電部６上にｎ型の半導体層７ａ、ｐ型の半導体層７ｂおよびｎ型の半導体層７ｃを形成する。ここで、半導体層７ｃは、ドレインＤを構成するものである。以上により、メモリフラッシュが略完成する。
【００６６】
（実施の形態２）
前記実施の形態では、メモリセルは、シリコンからなる基板を用い、その基板にソース線となる導電部を形成する場合について説明した。本実施の形態では、シリコンからなる基板上に、絶縁膜を形成し、その絶縁膜にソース線となる導電部を形成する場合について説明する。
【００６７】
図２６は、本実施の形態のフラッシュメモリのメモリアレイ領域を模式的に示す要部断面図である。図２６に示すように、本実施の形態のメモリセルは、例えばシリコンなどの半導体基板からなる基板１上に形成された絶縁膜４１に導電部６が形成されている。なお、絶縁膜４１上に導電部が形成される他は前記実施の形態１のメモリセルと同様である。
【００６８】
この絶縁膜４１は、基板１上に形成された後、例えばＣＭＰ法により平坦化されている。また、ソース線Ｓとなる導電部６は、例えば絶縁膜４１中に溝を形成し、その溝をポリシリコン膜で埋め込んで形成されている。
【００６９】
図２７は、本実施の形態で示すフラッシュメモリを模式的に示す説明図である。図２７に示すように、例えばシリコン基板などの半導体基板からなる基板１上には、例えばデコーダ回路、センスアンプ回路およびＩＯ回路などの周辺回路が形成されている。この周辺回路上には、絶縁膜４１を介して複数のメモリセルからなるメモリアレイが形成されている。なお、ＩＯ回路には、外部端子となるボンディングパッドが電気的に接続されて、外部との入出力を行う。符号４２は、ボンディングパッド用の開口部である。
【００７０】
このように本実施の形態のフラッシュメモリは、絶縁膜４１上にメモリセルを形成することで、周辺回路とメモリアレイとの積層構造で構成することができる。したがって、メモリアレイの周辺に周辺回路が形成されていた前記実施の形態１のフラッシュメモリより、本実施の形態のフラッシュメモリは、基板上に形成されるフラッシュメモリの面積を小さくすることができる。すなわち、チップとしてのフラッシュメモリのチップ面積を縮小することができる。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７２】
前記実施の形態では、基板としてシリコン基板を適用した場合について説明したが、絶縁性基板、または例えばガリウムヒ素（ＧａＡｓ）などの半絶縁性基板を適用しても良い。なお、この場合は絶縁性基板または半絶縁性基板に、ソース線となる導電部が形成されることとなる。
【産業上の利用可能性】
【００７３】
本発明は、不揮発性半導体記憶装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態１であるフラッシュメモリのメモリアレイ領域を模式的に示す要部平面図である。
【図２】図１のＡ−Ａ線に沿ったフラッシュメモリを模式的に示す要部断面図である。
【図３】図１のＢ−Ｂ線に沿ったフラッシュメモリを模式的に示す要部断面図である。
【図４】本実施の形態のフラッシュメモリのメモリアレイの要部回路構成を示す説明図である。
【図５】図４の回路構成を実現したメモリアレイを模式的に示す平面図である。
【図６】図４の回路構成における書込み動作時の説明図である。
【図７】図４の回路構成における消去動作時の説明図である。
【図８】、図４の回路構成における読出し動作時の説明図である。
【図９】書込み、読出しおよび消去動作時に、メモリセルに印加する電圧の関係を示す説明図である。
【図１０】本発明の実施の形態１における製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１１】図１０に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１２】図１１に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１３】図１２に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１４】図１３に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１５】図１４に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１６】図１５に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１７】図１６に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１８】図１７に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図１９】図１８に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図２０】図１９に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図２１】図２０に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図２２】図２１に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図２３】図２２に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図２４】図２３に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図２５】図２４に続く製造工程中のフラッシュメモリを模式的に示す要部断面図である。
【図２６】本発明の実施の形態２のフラッシュメモリのメモリアレイ領域を模式的に示す要部断面図である。
【図２７】本実施の形態２で示すフラッシュメモリを模式的に示す説明図である。
【図２８】本発明者らが検討したフレッシュメモリのメモリアレイ領域を模式的に示す要部平面図である。
【図２９】図２８におけるＣ−Ｃ線に沿ったフラッシュメモリを模式的に示す要部断面図である。
【符号の説明】
【００７５】
１ 基板
２ ｎ型埋込み層
３ ｐ型ウエル
４ 導電膜（第１導電膜）
５ 導電膜（第３導電膜）
６ 導電部
７ 半導体層
７ａ、７ｂ、７ｃ 半導体層
８ 絶縁膜
９ 絶縁膜
１０ ゲート絶縁膜（第１ゲート絶縁膜）
１１ 絶縁膜（第１絶縁膜）
１２ 絶縁膜（第３絶縁膜）
１３ 導電膜（第２導電膜）
１４ 絶縁膜（第２絶縁膜）
１５ ゲート絶縁膜（第２ゲート絶縁膜）
１６ 絶縁膜（第４絶縁膜）
３１ ＳＴＩ
３２ 導電膜
３３ 絶縁膜
３５ 開口部
３６ 絶縁膜
４１ 絶縁膜
４２ 開口部
２００ フラッシュメモリ
２０１ 基板
２０２ ｐ型ウエル
２０３ 拡散層
２０７ 絶縁膜（第２絶縁膜）
２０８ 絶縁膜（第１絶縁膜）
２０９ 絶縁膜
２１０ ゲート絶縁膜（トンネル酸化膜）
２１１ ゲート絶縁膜
Ａ１ メモリアレイ領域
Ａ２ 周辺回路領域
ＡＧ アシストゲート
ＣＧ コントロールゲート
ＣＰ１、ＣＰ２ セルピッチ
Ｄ ドレイン
ＦＧ フローティングゲート
ＭＣ メモリセル
Ｓ ソース
Ｑ 周辺回路ＭＩＳトランジスタ
【特許請求の範囲】
【請求項１】
基板の主面上に形成されたアシストゲートと、
前記アシストゲート上に第１絶縁膜を介して形成されたコントロールゲートと、
前記アシストゲート上に前記第１絶縁膜を介し、かつ前記コントロールゲートの両側壁側に第２絶縁膜を介して形成された一対のフローティングゲートと、
前記アシストゲートの側壁に形成された第１ゲート絶縁膜と、
前記フローティングゲートの側壁に形成された第２ゲート絶縁膜と、
前記基板の主面上に形成され、前記主面と垂直な方向にチャネルが発生する半導体層とを有してなる複数のメモリセルを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記第１絶縁膜は、ＩＳＳＧ酸化法によって形成された酸化シリコン膜を含むことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、
前記第２絶縁膜は、ＯＮＯ膜であることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置において、
前記第１および第２ゲート絶縁膜は、ＩＳＳＧ酸化法によって形成された酸化シリコン膜であることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１記載の不揮発性半導体記憶装置において、
前記フローティングゲートに対するデータの書込みは、ＳＳＩ書込みにより行い、
前記フローティングゲートに対するデータの消去は、Ｆ−Ｎ消去により行うことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１記載の不揮発性半導体記憶装置において、
前記基板は、半導体基板、絶縁性基板または半絶縁性基板であることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１記載の不揮発性半導体記憶装置において、
前記基板は、シリコン基板であり、
前記アシストゲートは、周辺回路に用いられるＭＩＳＦＥＴのゲート絶縁膜上に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１記載の不揮発性半導体記憶装置において、
前記基板は、シリコン基板であり、
イオン注入によって、前記アシストゲートの側壁側の前記基板に導電部が、形成されており、
前記半導体層が、前記導電部上に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１記載の不揮発性半導体記憶装置において、
前記基板は、シリコン基板であり、
前記アシストゲートは、前記基板の主面上に形成された絶縁層上に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９記載の不揮発性半導体記憶装置において、
前記アシストゲートの側壁側の前記絶縁層に導電部が、形成されており、
前記導電部は、多結晶シリコンからなり、
前記半導体層が、前記導電部上に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項１記載の不揮発性半導体記憶装置において、
前記複数のメモリセルが、前記主面の行方向およびこれと交差する列方向に沿ってマトリクス状に配置されており、
前記行方向には、前記複数のメモリセルのコントロールゲートを互いに接続してなるワード線が延在し、
前記行方向には、前記複数のメモリセルのアシストゲートを互いに接続してなるアシストゲート配線が前記ワード線と平行に延在し、
前記列方向には、前記複数のメモリセルのそれぞれの上部を覆うように形成された前記半導体層によってなるビット線が延在していることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
基板の主面上に形成された第１導電膜からなるアシストゲートと、
前記アシストゲート上に第１絶縁膜を介して形成された第２導電膜からなる一対のコントロールゲートと、
前記アシストゲート上に前記第１絶縁膜を介し、かつ前記コントロールゲートの両側壁側に第２絶縁膜を介して形成された第３導電膜からなるフローティングゲートと、
前記アシストゲートの側壁に形成された第１ゲート絶縁膜と、
前記フローティングゲートの側壁に形成された第２ゲート絶縁膜と、
前記基板の主面上に形成され、前記主面と垂直な方向にチャネルが発生する半導体層とを有してなる複数のメモリセルを備える不揮発性半導体記憶装置の製造方法であって、
（ａ）前記主面上に前記第１導電膜を形成した後、前記第１導電膜上に前記第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に前記第２導電膜を形成した後、前記第２導電膜上に第３絶縁膜を形成する工程と、
（ｃ）前記第３絶縁膜および前記第２導電膜をパターニングすることによって、前記第３絶縁膜からなる第１キャップ部、および前記コントロールゲートを形成する工程と、
（ｄ）前記コントロールゲートの側壁および前記第１絶縁膜上に第２絶縁膜を形成した後、前記第２絶縁膜上に前記第３導電膜を形成する工程と、
（ｅ）前記コントロールゲートの側壁側の前記第３導電膜の一部を異方性エッチングして除去する工程と、
（ｆ）前記（ｅ）工程の後、前記第３導電膜上に第４絶縁膜を形成した後、前記コントロールゲートの側壁側に前記第４絶縁膜からなる第２キャップ部を形成する工程と、
（ｇ）前記第１および第２キャップ部をマスクとし、前記第３導電膜を異方性エッチングすることによって、前記フローティングゲートを形成する工程と、
（ｈ）前記および第２キャップ部をマスクとし、前記第１導電膜を異方性エッチングすることによって、前記アシストゲートを形成する工程と、
（ｉ）前記アシストゲートの側壁に前記第１ゲート絶縁膜を形成する工程と、
（ｊ）前記フローティングゲートの側壁に前記第２ゲート絶縁膜を形成する工程と、
（ｋ）前記アシストゲート、フローティングゲート、コントロールゲート、第１ゲート絶縁膜および第２ゲート絶縁膜を覆うように前記半導体層を形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
請求項１２記載の不揮発性半導体記憶装置の製造方法において、
前記（ａ）工程では、前記第１絶縁膜をＩＳＳＧ酸化法によって形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
請求項１２記載の不揮発性半導体記憶装置の製造方法において、
前記（ｉ）工程および（ｊ）工程では、前記第１および第２ゲート絶縁膜をＩＳＳＧ酸化法によって形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１５】
請求項１２記載の不揮発性半導体記憶装置の製造方法において、
（ｌ）前記（ｈ）工程の後、前記（ｉ）工程または（ｊ）工程前に、前記アシストゲートの側壁側の前記基板に導電部を形成する工程を更に含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１】
基板の主面上に形成されたアシストゲートと、
前記アシストゲート上に第１絶縁膜を介して形成されたコントロールゲートと、
前記アシストゲート上に前記第１絶縁膜を介し、かつ前記コントロールゲートの両側壁側に第２絶縁膜を介して形成された一対のフローティングゲートと、
前記アシストゲートの側壁に形成された第１ゲート絶縁膜と、
前記フローティングゲートの側壁に形成された第２ゲート絶縁膜と、
前記基板の主面上に形成され、前記主面と垂直な方向にチャネルが発生する半導体層とを有してなる複数のメモリセルを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記第１絶縁膜は、ＩＳＳＧ酸化法によって形成された酸化シリコン膜を含むことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、
前記第２絶縁膜は、ＯＮＯ膜であることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置において、
前記第１および第２ゲート絶縁膜は、ＩＳＳＧ酸化法によって形成された酸化シリコン膜であることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１記載の不揮発性半導体記憶装置において、
前記フローティングゲートに対するデータの書込みは、ＳＳＩ書込みにより行い、
前記フローティングゲートに対するデータの消去は、Ｆ−Ｎ消去により行うことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１記載の不揮発性半導体記憶装置において、
前記基板は、半導体基板、絶縁性基板または半絶縁性基板であることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１記載の不揮発性半導体記憶装置において、
前記基板は、シリコン基板であり、
前記アシストゲートは、周辺回路に用いられるＭＩＳＦＥＴのゲート絶縁膜上に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１記載の不揮発性半導体記憶装置において、
前記基板は、シリコン基板であり、
イオン注入によって、前記アシストゲートの側壁側の前記基板に導電部が、形成されており、
前記半導体層が、前記導電部上に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１記載の不揮発性半導体記憶装置において、
前記基板は、シリコン基板であり、
前記アシストゲートは、前記基板の主面上に形成された絶縁層上に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９記載の不揮発性半導体記憶装置において、
前記アシストゲートの側壁側の前記絶縁層に導電部が、形成されており、
前記導電部は、多結晶シリコンからなり、
前記半導体層が、前記導電部上に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項１記載の不揮発性半導体記憶装置において、
前記複数のメモリセルが、前記主面の行方向およびこれと交差する列方向に沿ってマトリクス状に配置されており、
前記行方向には、前記複数のメモリセルのコントロールゲートを互いに接続してなるワード線が延在し、
前記行方向には、前記複数のメモリセルのアシストゲートを互いに接続してなるアシストゲート配線が前記ワード線と平行に延在し、
前記列方向には、前記複数のメモリセルのそれぞれの上部を覆うように形成された前記半導体層によってなるビット線が延在していることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
基板の主面上に形成された第１導電膜からなるアシストゲートと、
前記アシストゲート上に第１絶縁膜を介して形成された第２導電膜からなる一対のコントロールゲートと、
前記アシストゲート上に前記第１絶縁膜を介し、かつ前記コントロールゲートの両側壁側に第２絶縁膜を介して形成された第３導電膜からなるフローティングゲートと、
前記アシストゲートの側壁に形成された第１ゲート絶縁膜と、
前記フローティングゲートの側壁に形成された第２ゲート絶縁膜と、
前記基板の主面上に形成され、前記主面と垂直な方向にチャネルが発生する半導体層とを有してなる複数のメモリセルを備える不揮発性半導体記憶装置の製造方法であって、
（ａ）前記主面上に前記第１導電膜を形成した後、前記第１導電膜上に前記第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に前記第２導電膜を形成した後、前記第２導電膜上に第３絶縁膜を形成する工程と、
（ｃ）前記第３絶縁膜および前記第２導電膜をパターニングすることによって、前記第３絶縁膜からなる第１キャップ部、および前記コントロールゲートを形成する工程と、
（ｄ）前記コントロールゲートの側壁および前記第１絶縁膜上に第２絶縁膜を形成した後、前記第２絶縁膜上に前記第３導電膜を形成する工程と、
（ｅ）前記コントロールゲートの側壁側の前記第３導電膜の一部を異方性エッチングして除去する工程と、
（ｆ）前記（ｅ）工程の後、前記第３導電膜上に第４絶縁膜を形成した後、前記コントロールゲートの側壁側に前記第４絶縁膜からなる第２キャップ部を形成する工程と、
（ｇ）前記第１および第２キャップ部をマスクとし、前記第３導電膜を異方性エッチングすることによって、前記フローティングゲートを形成する工程と、
（ｈ）前記および第２キャップ部をマスクとし、前記第１導電膜を異方性エッチングすることによって、前記アシストゲートを形成する工程と、
（ｉ）前記アシストゲートの側壁に前記第１ゲート絶縁膜を形成する工程と、
（ｊ）前記フローティングゲートの側壁に前記第２ゲート絶縁膜を形成する工程と、
（ｋ）前記アシストゲート、フローティングゲート、コントロールゲート、第１ゲート絶縁膜および第２ゲート絶縁膜を覆うように前記半導体層を形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
請求項１２記載の不揮発性半導体記憶装置の製造方法において、
前記（ａ）工程では、前記第１絶縁膜をＩＳＳＧ酸化法によって形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
請求項１２記載の不揮発性半導体記憶装置の製造方法において、
前記（ｉ）工程および（ｊ）工程では、前記第１および第２ゲート絶縁膜をＩＳＳＧ酸化法によって形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１５】
請求項１２記載の不揮発性半導体記憶装置の製造方法において、
（ｌ）前記（ｈ）工程の後、前記（ｉ）工程または（ｊ）工程前に、前記アシストゲートの側壁側の前記基板に導電部を形成する工程を更に含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２００６−３１０６８７（Ｐ２００６−３１０６８７Ａ）
【公開日】平成１８年１１月９日（２００６．１１．９）
【国際特許分類】
【出願番号】特願２００５−１３４０５７（Ｐ２００５−１３４０５７）
【出願日】平成１７年５月２日（２００５．５．２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年１１月９日（２００６．１１．９）
【国際特許分類】
【出願日】平成１７年５月２日（２００５．５．２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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