【課題】記憶素子の抵抗値及び抵抗比の製造時及び使用時の影響を考慮した最適な特性を有する半導体記憶装置の設計方法及び製造方法を得る。
【解決手段】ステップＳ１において電流型センスアンプのセンス時間が決定する。ステップＳ２において、ＭＲ比の変動を重視した第１の用途、ＲＡの変動を重視した第２の用途、ＭＲ比及びＲＡ双方の変動を重視する第３の用途のうち、いずれの用途を重視するかを決定する。ステップＳ３において、ステップＳ２で決定した重視用途に基づき、ＭＲ比，ＲＡとセンス時間の関係を示すセンス時間一定曲線を参考にして、最適ＭＲ／ＲＡ領域（値）を決定する。ステップＳ４でＴＭＲ面積を入力した後、ステップＳ５において、ステップＳ３で決定したＭＲ／ＲＡ領域（値）にあるＭＲ比，ＲＡを設定する。 （もっと読む）

【課題】 キャパシタ部の形成にあたり写真製版による設計上の制約をなくし、且つキャパシタ部を効率よく使用できる半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１に形成したリセス部１４の側面にキャパシタ下層４を有し、リセス部１４の底部で隣り合うキャパシタ下層４間を電気的に分離し、酸化膜を介してリセス部１４に電極材料を埋め込んでなるキャパシタ部１０を有する半導体装置の製造方法において、シリコン基板１にリセス部を形成するステップと、リセス部１４の開口及びキャパシタ下層４を形成したい当該リセス部の深さ方向の寸法に基づき決定されたリセス部１４の側壁でイオンビームがブロックされてリセス部１４の底部にイオンが注入されない照射角度でイオン注入することによりキャパシタ下層４を形成するステップとを備える。 （もっと読む）

【課題】 静電破壊を発生することなく情報の記録を行うことができると共に、情報の読み出しの際の出力を充分な大きさで得ることを可能にする記憶素子を提供する。
【解決手段】 情報を磁性体の磁化状態により保持する記憶層１３と、磁化固定層１１と、その間の非磁性層１２とを有し、記憶層１３の磁化固定層１１とは反対側に、中間層１４を介して、それぞれ独立したパターンで形成された、２つのスピン注入層２１，２２が設けられ、２つのスピン注入層２１，２２の磁化Ｍ２１，Ｍ２２の向きが互いに反対の向きであり、一方のスピン注入層から他方のスピン注入層へ、記憶層１３を通じて電流を流すことにより、記憶層１３の磁化の向きが変化して、情報の記録が行われる記憶素子１０を構成する。 （もっと読む）

ゲート電圧Ｖ_ＧＳの印加によって、強磁性ソースにおける金属的スピンバンドによるショットキー障壁幅が減少し、この金属的スピンバンドからのアップスピン電子がチャネル領域にトンネル注入される。このとき強磁性ソース３ａの半導体的スピンバンドによるエネルギー障壁により非磁性コンタクト３ｂからダウンスピン電子は注入されない。すなわち、強磁性ソース３ａからはチャネル層へアップスピン電子のみが注入される。強磁性ソース３ａと強磁性ドレイン５ａとが平行磁化の場合では、アップスピン電子は強磁性ドレインの金属的スピンバンドを伝導してドレイン電流となるが、反平行磁化を持つ場合では、アップスピン電子は強磁性ドレイン５ａにおける半導体的スピンバンドによる高さΔＥｃのエネルギー障壁よって強磁性ドレイン５ａを伝導することができない。 上記動作原理のＭＩＳＦＥＴに基づき、高性能・高集積密度の不揮発性メモリを構成することができる。
（もっと読む）

【課題】 素子の面積を小さくかつ面積のばらつきを小さくすることを可能にする。
【解決手段】 端面を有する第１電極４と、磁化の向きが固着された磁化固着層８ａ、磁化の向きが可変の磁化自由層８ｃ、および磁化固着層と磁化自由層との間に設けられた非磁性層８ｂを有し、第１電極の端面に表面が接するように形成された磁気抵抗効果膜８と、磁気抵抗効果膜の第１電極に接する表面と反対側の表面上に形成された第２電極１０とを備えている。 （もっと読む）

スケーラブル論理トランジスタはドレインおよびソースのための一組のドープされた領域を有する。ゲート絶縁層は基板上でドレイン領域とソース領域の間に形成される。ゲートスタックは、ポリシリコンや金属のようなゲート層を、二つの窒化金属層の間に置くことで形成される。また、埋め込まれた金属ナノドット層を有する高Ｋ誘電率膜を、トンネル絶縁層とゲートスタックとの間に設けるようにして付加することによって、この基本的構成から互換性のある不揮発性メモリトランジスタを形成することもできる。 （もっと読む）

【課題】 容量絶縁膜が酸化アルミニウムを含むスタック型のキャパシタを備える半導体装置であって、BT試験の際の半導体装置の劣化を抑制し、リーク電流の増大を抑制できる半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置５０は、順次に形成された下部電極５１、容量絶縁膜５２、及び上部電極３５を有する。下部電極５１及び上部電極３５が、窒化チタンで構成され、容量絶縁膜５２が、下部電極５１に接する膜厚が5nmの酸化アルミニウム膜で構成される。 （もっと読む）

【課題】生産収率を増大できるストレージキャパシタの製造方法及びストレージキャパシタを提供する。
【解決手段】製造方法は、半導体基板１００上で層間絶縁膜１１２にコンタクトプラグ１１４を形成する段階と、食刻停止膜１１５及び鋳型酸化膜を所定厚さで積層する段階と、コンタクトプラグ１１４上の鋳型酸化膜及び食刻停止膜１１５を選択的に除去してトレンチを形成する段階と、全面にチタニウム膜１２３を形成し、チタニウム膜１２３上にチタニウム窒化膜１２４とチタニウム酸窒化膜１２５を積層してストレージ電極１１９を形成する段階と、全面に犠牲酸化膜１２６を形成し、前記鋳型酸化膜が露出されるように前記半導体基板１００を平坦化して前記ストレージ電極１１９のノードを分離する段階と、前記犠牲酸化膜１２６及び鋳型酸化膜を除去する段階と、ストレージ電極１１９上にそれぞれ所定厚さの誘電膜及びプレート電極を形成する段階と、を含む。 （もっと読む）

【課題】 スクラッチ又はクラックなどにより、キャパシタを構成する誘電体膜が水素劣化することを防止する。
【解決手段】 第１の層間絶縁膜(107)と、第１の層間絶縁膜(107)上に形成された絶縁性水素バリア膜(108)と、絶縁性水素バリア膜(108)上に形成された第２の層間絶縁膜(109)と、第１の層間絶縁膜(107)、絶縁性水素バリア膜(108)及び第２の層間絶縁膜(109）よりなる積層膜を貫通するコンタクトプラグ(111,112)と、第２の層間絶縁膜(109)上に形成され、コンタクトプラグ(111,112)と接続するキャパシタ(116)とを備える。そして、コンタクトプラグ(111,112)は、下から順に積層された導電層(111)及び導電性水素バリア膜(112)よりなり、導電層(111)の上面は、絶縁性水素バリア膜(108)の上面よりも下に位置している。 （もっと読む）

【課題】ＤＲＡＭの容量素子の下部電極上に形成した誘電体膜を酸素雰囲気中で熱処理する際、下部電極を透過した酸素がバリア層を酸化して、高抵抗、低誘電率の酸化物層を形成する不具合を防止する。
【解決手段】溝２７を形成した後、溝２７から露出するプラグ２２の表面にＲｕシリサイド層２５を形成し、そのＲｕシリサイド層２５の表面にＲｕシリコンナイトライド層２６を形成する。続いて、溝２７の内部に下部電極２８を形成した後、その上部に誘電体膜２９を形成し、酸素を含む雰囲気中で誘電体膜２９を熱処理する。その後、誘電体膜２９の上に上部電極３０を形成する。これにより、誘電体膜２９を形成する工程で行われる酸素雰囲気中での高温熱処理の際に、Ｒｕシリコンナイトライド層２６が犠牲的に酸化されてＲｕシリコンオキシナイトライドとなり、Ｒｕシリサイド層２５の酸化の進行を防止できる。 （もっと読む）

【課題】複雑な工程を追加することなく下部電極表面に凹凸を形成することにより、限られたセル面積の中で十分な容量を確保することができるＭＩＭ構造のキャパシタを提供する。
【解決手段】本発明の半導体装置の製造方法では、第２のホール１５の表面に、キャパシタの下部電極となる窒化チタン膜１６ａを形成する。窒化チタン膜１６ａの形成は、化学気相成長法と、アンモニア雰囲気下でのアニールとを１６回繰り返すことにより行う。この化学気相成長法を、低温、高圧力、原料ガスであるアンモニアに対する四塩化チタンの流量比を従来よりも高くした条件で行うことにより、窒化チタン膜１６ａの表面の凹凸を高くすることができる。一方、アンモニア雰囲気下でのアニールを行うことにより、窒化チタン膜１６ａが低抵抗化される。 （もっと読む）

【課題】 強誘電体キャパシタの特性の劣化を防止するとともに、微細化及び多層化を実現可能な製造方法の提供。
【解決手段】 強誘電体メモリの製造方法は、（ａ）基体１０の上方に形成された第１の絶縁層２０に、第１及び第２のコンタクト部５０，５２を形成すること、（ｂ）下部電極７２、強誘電体層７４及び上部電極７６が順に積層された積層体７０を形成すること、（ｃ）積層体７０の上方に導電性のハードマスクＭ１を形成し、積層体７０のうちハードマスクＭ１から露出する領域をエッチングすることにより、第１のコンタクト部５０の上方に強誘電体キャパシタ８０を形成すること、（ｄ）第１の絶縁層２０の上方に、ハードマスクＭ１、強誘電体キャパシタ８０及び第２のコンタクト部５２を被覆する第２の絶縁層１００を形成すること、（ｅ）第２の絶縁層１００に第２のコンタクト部５２を露出するコンタクトホール１０２を形成すること、を含む。 （もっと読む）

【課題】強誘電体キャパシタの特性の劣化を防止するとともに、微細化及び多層化を実現可能な強誘電体メモリ及びその製造方法を提供する。
【解決手段】（ａ）基体１０の上方に形成された第１の絶縁層２０に、第１及び第２のコンタクト部５０，５２を形成すること、（ｂ）下部電極７２、強誘電体層７４及び上部電極７６が順に積層された積層体７０を形成すること、（ｃ）積層体７０をパターニングすることにより、第１のコンタクト部５０の上方に強誘電体キャパシタ８０を形成すること、（ｄ）第１の絶縁層２０の上方に、強誘電体キャパシタ８０及び第２のコンタクト部５２を被覆する第２の絶縁層１００を形成すること、（ｅ）第２の絶縁層１００に第２のコンタクト部５２を露出するコンタクトホール１０２を形成すること、（ｆ）第３のコンタクト部１３０を形成するために、コンタクトホール１０２を含む領域に導電層１１０を設けること、を含む。 （もっと読む）

【課題】７０ｎｍ以下の金属配線を有する次世代ＤＲＡＭで要求される容量、良好な漏れ電流特性を確保できるキャパシタ及びその製造方法を提供すること。
【解決手段】ストレージ電極１５及びプレート電極１７間のキャパシタの誘電膜１６として、Ａｌ_２Ｏ_３／ＺｒＯ_２、ＺｒＯ_２／Ａｌ_２Ｏ_３、（ＺｒＯ_２／Ａｌ_２Ｏ_３）_ｎ（２≦ｎ≦１０）、（Ａｌ_２Ｏ_３／ＺｒＯ_２）_ｎ（２≦ｎ≦１０）、ＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２の３重膜構造、窒化されたＺｒＯ_２薄膜の単一膜、窒化Ａｌ_２Ｏ_３薄膜と窒化されたＺｒＯ_２薄膜との２重膜、Ａｌ_２Ｏ_３薄膜と窒化されたＺｒＯ_２薄膜との２重膜、又は、ＺｒＯ_２薄膜、Ａｌ_２Ｏ_３薄膜及び窒化されたＺｒＯ_２薄膜の３重膜を採用し、また、バンドギャップエネルギーの大きいＺｒＯ_２（Ｅｇ＝７．８ｅＶ、ε＝２０〜２５）薄膜及び熱安定性に優れたＡｌ_２Ｏ_３（Ｅｇ＝８．７ｅＶ、ε＝９）薄膜からなる多重誘電膜構造を有する。 （もっと読む）

【課題】本発明は、２つのゲート電極部間に設けられるＳＡＣ構造のＣＢを有するＤＲＡＭにおいて、少なくともゲート電極部のＣＢ側のエッヂにそれぞれ対応する半導体基板の表面部に拡散防止層を的確に形成できるようにする。
【解決手段】たとえば、リソグラフィ工程およびドライエッチングにより、ゲート電極部１７，１７の相互間に、ＣＢを形成するためのコンタクト孔２５ａを開孔した後、さらに第２の層間膜３５をプルバックにより除去する。そして、コンタクト孔２５ａ内に露出する第１の側壁絶縁膜を剥離した状態で、第２の層間膜３５をマスクに、ＣＢハロー・Ｉ／Ｉにより、拡散層２３ａの拡散を防止するためのｐ導電型の拡散防止層３１を形成する構成となっている。 （もっと読む）

【課題】 強誘電体キャパシタの特性の劣化を防止するとともに、微細化及び多層化を実現することにある。
【解決手段】 強誘電体メモリの製造方法は、（ａ）基体１０の上方に形成された第１の絶縁層２０に、第１及び第２のコンタクト部５０，５２を形成すること、（ｂ）下部電極、強誘電体層及び上部電極が順に積層された積層体を形成すること、（ｃ）積層体の上方に導電性のハードマスクＭを形成し、積層体のうちハードマスクＭから露出する領域をエッチングすることにより、第１のコンタクト部５０の上方に強誘電体キャパシタ８０を形成すること、（ｄ）第１の絶縁層２０の上方に、ハードマスクＭ、強誘電体キャパシタ８０及び第２のコンタクト部５２を被覆する第２の絶縁層１００を形成すること、（ｅ）第２の絶縁層１００に第２のコンタクト部５２を露出するコンタクトホール１０２を形成すること、を含む。 （もっと読む）

【課題】フラッシュメモリ素子の製造方法及びそれによって製造されたフラッシュメモリ素子を提供する。
【解決手段】本発明のフラッシュメモリ素子の製造方法は、一実施形態で、半導体基板内に素子分離膜を形成して複数の平行な活性領域を限定することを具備する。前記活性領域上に前記活性領域の長さ方向に沿って互いに離隔された複数の第１導電膜パターンを形成する。前記第１導電膜パターンを有する半導体基板上にコンフォーマルな絶縁膜を形成する。前記絶縁膜上に第２導電膜を形成する。前記絶縁膜が露出するように前記第２導電膜をパターニングして前記第１導電膜パターンと重畳されるように前記活性領域及び素子分離膜を横切る複数の平行な第２導電膜パターンを形成する。 （もっと読む）

【課題】 高誘電体絶縁膜を使用し、キャパシタ電極中の空乏層の形成を抑制したトレンチ型キャパシタを有する半導体記憶装置及びその製造方法を提供することである。
【解決手段】 上記課題を解決した半導体記憶装置は、半導体基板中に形成されたトレンチと、前記トレンチ内壁に形成された高誘電体絶縁膜と、前記高誘電体絶縁膜に接する半導体基板中に形成され、導電性を与える不純物を含む第１の電極と、前記トレンチの内部を埋めて形成され、前記第１の電極と同一の不純物を少なくとも同等濃度に含む第２の電極と、前記第１の電極、高誘電体絶縁膜、及び第２の電極とを含み、動作時の空乏化率が０．９以上であるトレンチ型キャパシタとを具備する。 （もっと読む）

【課題】 半導体装置が微細化しても細線効果による性能低下を抑制できる、高集積化に適した新たな３次元半導体装置及びその製造方法を提供することである。
【解決手段】 上記課題を解決した半導体装置は、半導体層中にこの半導体層表面に垂直に形成されたトレンチと、前記トレンチの側面及び底面の前記半導体層中に形成され、前記トレンチの深さ方向に形成された複数の素子分離と、前記トレンチの側面に沿って形成され、絶縁膜と電極とを備えた複数の機能素子と、前記電極に接続し、前記複数の機能素子を第１の方向に接続する第１の配線と、前記トレンチの側面及び底面の前記半導体層中に形成され、前記素子分離により分離され、前記機能素子を前記第１の方向は異なる第２の方向に電気的に接続する第２の配線とを具備する。 （もっと読む）

【課題】 ソース又はドレイン用の拡散層の深さが深くなることを防止することが可能な半導体装置を提供する。
【解決手段】 ソース又はドレイン用の拡散層２８が形成された素子領域とキャパシタ用のトレンチとを有する半導体基板１１と、トレンチの内面に形成されたキャパシタ誘電体膜２１と、キャパシタ誘電体膜が形成されたトレンチ内に形成され、その上面が拡散層の上面よりも高く位置する蓄積電極２２と、蓄積電極と拡散層とを接続するものであって、蓄積電極の上面及び拡散層の上面に接した導電性接続部３２とを備える。 （もっと読む）