【課題】 大容量化および高速書き込みを可能にする。
【解決手段】 磁化の向きが外部磁界に応じて変化する磁気記録層４、磁化の向きが固着された磁化固着層８、および磁気記録層と磁化固着層との間に設けられた非磁性中間層６を有する記憶素子２と、磁気記録層の非磁性中間層と反対側に設けられ書き込み電流が流れる書き込み配線２０と、書き込み配線の磁気記録層と反対側の面に接するように設けられたヨーク２５と、を備えたメモリセルを含み、記憶素子の対向する一組の側面が書き込み配線およびヨークのそれぞれの対向する一組の側面とそれぞれ同一平面となるように構成され、磁気記録層の非透磁率が５以上であることを特徴とする。 （もっと読む）

【課題】 ＳＯＮＯＳ記憶セル及びその形成方法を提供する。
【解決手段】 このセルは少なくとも一つの側壁を有する陥没された領域が配置された基板及び第１絶縁膜を介在して陥没された領域を満たすトラップ貯蔵パターンを含む。基板の上部面及びトラップ貯蔵パターンの上部面上に第２絶縁膜を介在して制御ゲート電極が配置される。制御ゲート電極両側の基板内に第１及び第２ソース／ドレイン領域が配置される。トラップ貯蔵パターンの上部面は平ら（ｆｌａｔ）であり、少なくとも基板の上部面と同一の高さである。 （もっと読む）

【課題】トグルモードに基づく安定したデータ書き込みを可能とする不揮発性磁気メモリ装置を提供する。
【解決手段】磁化固定層３３、トンネル絶縁膜３４、記録層３５から成る積層構造を有するトンネル磁気抵抗素子ＴＭＪ、第１の配線ＲＷＬ、並びに、第２の配線ＢＬを備え、第１の配線ＲＷＬ及び第２の配線ＢＬに電流を流すことによって生成した磁界に基づき記録層３５の磁化方向を変えることで記録層３５に情報を書き込む、トグルモード書込型不揮発性磁気メモリ装置であって、第２の配線ＢＬ上に設けられた、若しくは、第２の配線ＢＬの上方に絶縁層を介して設けられたバイアス磁界生成層４０を更に備え、バイアス磁界生成層４０が生成するバイアス磁界が記録層３５に加わる結果、記録層３５の磁化方向を変えるためのスイッチング磁界が低減する。 （もっと読む）

【課題】 従来技術の問題およびその他の問題を解決するメモリセル構造のシステムを提供する。
【解決手段】 ＳＲＡＭデバイスは基板中のディープＮウェル領域中にあるＳＲＡＭセルを含む。ＳＲＡＭセル中のＰウェル領域は、ＳＲＡＭセルの６５％よりも少ないセル領域を占める。ＳＲＡＭセルは、セル領域の長辺と短辺との比率が１．８よりも大きい。ＳＲＡＭセル中の複数のＮＭＯＳトランジスタ中にある活性領域が占める総面積は、ＳＲＡＭセル領域の２５％よりも少ない。ＳＲＡＭセル中のプルアップトランジスタのチャネル幅とＳＲＡＭセル中のプルダウントランジスタのチャネル幅との比率は０．８よりも大きい。ＳＲＡＭセルは、ホウ素を含まない層間絶縁膜層と、誘電率が３よりも小さい金属間絶縁膜層と、厚みが２０ミクロンよりも小さいポリイミド層とをさらに含む。 （もっと読む）

【課題】 Ｖ族酸化物を含む３次元半導体キャパシタおよびその製造方法を提供する。
【解決手段】 本発明の３次元半導体キャパシタの製造方法は、（ａ）下部構造体上に絶縁層を形成し、絶縁層にトレンチを形成してトレンチ内にＶ族酸化物を蒸着してバッファ層を形成する工程と、（ｂ）バッファ層をエッチングしてスペーサを形成させた後、スペーサ内に導電性物質を塗布し、下部電極を形成させる工程と、（ｃ）絶縁層を除去し、バッファ層上に誘電体層および上部電極を順次に形成させる工程と、を含む。また、本発明の３次元半導体キャパシタは、下部構造体２１上に形成された下部電極２２と、下部電極２２の表面に形成され、かつ、Ｖ族酸化物を含むバッファ層２３と、バッファ層２３上に形成された誘電体層２４と、誘電体層２４上に形成された上部電極２５と、を備える。 （もっと読む）

【課題】 ＦｅＲＡＭ用途において、ハードマスクと下層とに対して選択性が高いイリジウムエッチングプロセスを提供する。
【解決手段】
強誘電体デバイスにおける使用のためのイリジウム層をエッチングする方法（１０）は、基板を用意すること（１２）と、基板の上にバリア層を堆積すること（１４）と、バリア層の上にイリジウム層を堆積すること（１６）と、イリジウム層の上にハードマスク層を堆積すること（１８）と、ハードマスク層の上にフォトレジスト層を堆積し、パターニングし、現像すること（２０）と、ハードマスク層をエッチングすること（２２）と、高密度プラズマ反応炉においてアルゴン、酸素、および塩素成分を用いてイリジウム層をエッチングすること（２４）と、強誘電体デバイスを完成させること（２６）とを包含する。 （もっと読む）

【課題】 原子層堆積法により成膜された容量膜を含むキャパシタの信頼性を高める。
【解決手段】 本発明のキャパシタの製造方法において、容量膜は、Ｚｒ、Ｈｆ、ＬａおよびＹからなる群から選択される一または二以上の金属元素を含む有機原料を成膜ガスとして原子堆積法により成膜される。本発明のキャパシタの製造方法は、成膜ガスを用いた原子堆積法における成膜温度と、当該成膜温度で成膜した容量膜の成膜速度との相関データに基づき、膜厚が増大し始める境界温度Ｔ（℃）を取得するステップ（Ｓ１００およびＳ１０２）と、（Ｔ−２０）（℃）以上（Ｔ＋２０）（℃）以下の温度で、成膜ガスを用いた原子層堆積法により容量膜を成膜するステップ（Ｓ１０４〜Ｓ１１２）と、を含む。 （もっと読む）

本発明は磁気抵抗メモリデバイスを含む。メモリデバイスは、第１磁性層、第２磁性層、及び第１磁性層と第２磁性層の間の非磁性層を有するスタックからなるメモリビットを含む。第１導電性ラインはスタックに近接して設けられ、メモリビットから情報を読み出すように構成される。第２導電性ラインは、第１導電性ラインがスタックから離れている距離よりはもっとスタックから離れて設けられ、メモリビットへ情報を書き込むように構成される。本発明はまた、クロスポイントアレイ構造における情報の記憶及び再生の方法を含む。
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【課題】 低い消費電力で不揮発性メモリ素子として安定した動作特定を有し、Ｉｏｎ／Ｉｏｆｆの大きさが大きく、かつ、多くの動作回数によってＩｏｎ／Ｉｏｆｆの変化の小さい不揮発性メモリ素子を提供する。
【解決手段】 伝導性物質よりなる下部電極２１と、下部電極２１上に形成された誘電体層２２と、誘電体層２２上に形成されて反強磁性物質を含む電圧制御層２３と、電圧制御層２３上に形成された、伝導性物質よりなる上部電極２４と、を備える。 （もっと読む）

【課題】 エッチング溶液及びこれを利用した磁気記憶素子の形成方法を提供する。
【解決手段】 エッチング溶液は純水及び有機酸を含む。有機酸はカルボキシル基と水酸基とを有する。有機酸は前記純水に対して０．０５質量％乃至５０質量％含まれる。 （もっと読む）

【課題】同一の半導体基板上に、２種類以上のゲート絶縁膜及びゲート電極を有するＭＩＳ型トランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１の第１のＮＭＩＳトランジスタ形成領域AreaAには、ハフニウム酸化膜のような金属酸化膜からなるゲート絶縁膜２１ａとタングステン膜のような金属膜からなるゲート電極２２ａを有する第１のＮＭＩＳトランジスタを形成する。また、半導体基板１１の第２のＮＭＩＳトランジスタ形成領域AreaCには、シリコン酸化膜からなるゲート絶縁膜１３とポリシリコン膜のような半導体材料からなるゲート電極１４ｃを有する第２のＮＭＩＳトランジスタを形成する。ゲート電極２２ａは、ゲート電極１４ｃと同時に形成した第１のダミーゲート電極１４ａを除去して設けられたゲート電極形成用開口２０ａ内に金属膜を埋め込んで形成されたダマシン構造を有する。 （もっと読む）

本メモリセルは、半導体材料内のソース領域（１）およびドレイン領域（２）と、該ソース領域とドレイン領域との間に提供されるチャネル領域上に、境界層（Ａ、Ｃ）の間に記憶層（Ｄ’）を有する３層の層構造と、その上に配置されるゲート電極（Ｇ）とを含み、記憶層は、Ａｌ_２Ｏ_３からなるエッチング層（Ｂ’）によってチャネル領域の上に置き換えられる。製造中、エッチング層は、横方向にエッチングされ、それにより、第２の境界層（Ｃ）も切り取られる。結果として生じる空間は、記憶層（Ｄ’）の材料（Ｄ）で充填される。適切なスペーサの提供により、メモリセルの寸法が規定される。
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【課題】キャパシタの製造プロセスにおいて、高誘電体金属酸化膜をシリコン層上に成膜した後、窒素を添加する際に、窒素が高誘電体金属酸化膜を通り抜け、シリコン層の界面に到達してシリコンナイトライド（ＳｉＮ）層が形成されることがないようにする。
【解決手段】シリコン層（第１電極１２）上に１層目の高誘電体金属酸化膜１２１−１を形成する。この高誘電体金属酸化膜１２１−１を、窒化処理により高誘電体金属酸窒化膜２１−１に変換した後、アニーリング処理を行い、緻密化する。高誘電体金属酸窒化膜２１−１上に２層目の高誘電体金属酸窒化膜１２１−２を形成した後、窒化処理により高誘電体金属酸窒化膜２１−２に変換する。このとき、窒素が１層目の高誘電体金属酸窒化膜２１−１を突き抜けてシリコン層（第１電極１２）の表面に到達することがなく、ＳｉＮ層がシリコン層の界面に形成されることがなくなる。 （もっと読む）

【課題】 トラップ膜を有するメモリセルのデータ保持特性の劣化を防止し、信頼性が高い半導体装置を得られるようにする。
【解決手段】 まず、ｐ型の半導体基板１１の上に、電荷を蓄積するＯＮＯ膜１２を形成する。続いて、ＯＮＯ膜１２に開口部を１２ｄを形成し、形成した開口部１２ｄから半導体基板１１に砒素イオンを注入することにより、半導体基板１１の各開口部１２ｄの下側部分にｎ型拡散層１４を形成する。続いて、ＯＮＯ膜１２の開口部１２ｄ側の端部を覆うように保護絶縁膜１５を形成し、酸素を含む雰囲気で半導体基板１１に保護絶縁膜１５を介して熱処理を行なって、各ｎ型拡散層１４の上部を酸化することにより、各ｎ型拡散層１４の上部にビットライン酸化膜１６を形成する。続いて、ＯＮＯ膜１２の上に導電体膜を形成することによりワードライン１７を形成する。 （もっと読む）

【課題】 トンネル磁気抵抗効果素子の作動電圧を適性に設定することにより寿命を確保することが可能なトンネル磁気抵抗効果素子の設計方法を提供する。
【解決手段】 ＴＭＲ素子にバイアス電流を流しながら抵抗変化を追跡することにより抵抗変化データＤを取得し、その抵抗変化データＤを参照して抵抗がブレイクダウンしたのちに緩やかに低下する抵抗変化領域Ｖを特定したのち、その抵抗変化領域Ｖの抵抗変化に基づいて臨界電圧ＥＬを算出し、その臨界電圧ＥＬ以下となるようにＴＭＲ素子の作動電圧ＥＷを設定する（ＥＷ≦ＥＬ）。ＴＭＲ素子が晒される環境が一般に実使用時において高温化し、すなわち高温環境中においてＴＭＲ素子が連続通電された場合においても、そのＴＭＲ素子のうちの寿命に寄与する主要部（トンネル絶縁層）においてピンホールが過度に増加しにくくなる。 （もっと読む）

ポリシリコンの抵抗を低下させる。
【解決手段】
本メモリ回路は金属導体層上に受領されているポリシリコンを含んでおり、
金属導体層とポリシリコンは複数のメモリセルキャパシタの少なくとも一部の記憶ノード電極上に受領されていることを特徴とするものである。 （もっと読む）

【課題】 高い集積度を有し、低い消費電力で高速な動作が可能で、かつ不揮発性を有する半導体デバイスを実現するために、スピン−電荷を利用した磁性膜構造体とその製造方法、並びに該構造体を備えた半導体装置とその装置の動作方法を提供する。
【解決手段】 下部磁性膜４２と、下部磁性膜４２上に形成されたトンネリング膜４４と、トンネリング膜４４上に形成された上部磁性膜４５とを備え、下部および上部磁性膜４２、４５の磁化方向が逆である場合に、相互間に電気化学的な電位差を生じる強磁性膜であることを特徴とする磁性膜構造体。 （もっと読む）

【課題】 誘電膜の面積がさらに拡張する半導体装置及びその製造方法を提供する。
【解決手段】 基板４０には第１方向へ互いに反復的に配置されるアクティブ領域４２とフィールド領域４３とが画定される。基板４０のアクティブ領域４２上にはトンネル酸化膜パターン４５が形成され、トンネル酸化膜パターン４５上には第１ゲートパターン４８が部分的に形成される。第１ゲートパターン４８の表面及び第１ゲートパターン４８から露出するトンネル酸化膜パターン４５の表面上に形成される第１誘電膜パターン４９ａと、第１方向に直交する第２方向へ第１ゲートパターン４８の表面、第１ゲートパターン４８に隣接するフィールド領域４３の表面及びフィールド領域４３に隣接する第１ゲートパターン４８の表面上に連続的に形成される第２誘電膜パターン４９ｂとを含む誘電膜パターンが形成される。これにより、誘電膜パターンが有する面積が拡張される。 （もっと読む）

【課題】半導体基板中に形成された深いトレンチの内部に埋め込まれる蓄積電極用の導電材の均一性の向上および抵抗値の低減を図り、蓄積電極の開放欠陥の発生を防止する。
【解決手段】半導体基板中に形成されたトレンチの内部にキャパシタ絶縁膜１３を介して蓄積電極用の導電材を埋め込んだトレンチ型キャパシタを有し、導電材は、トレンチの下部に埋め込まれた第１の導電材１４と、第１の導電材の上面の凹部に埋め込まれた第２の導電材１７と、第１の導電材および第２の導電材の上部に接するよう埋め込まれた第３の導電材２１とを具備する。 （もっと読む）

【課題】 キャパシタとビアコンタクトとのショートを防止することが困難であった。
【解決手段】 トランジスタＴｒは半導体基板１１の表面領域に形成されている。キャパシタＣｐはトランジスタの上方に形成され、第１の電極１７、第２の電極１９、及び前記第１、第２の電極の相互間に形成された誘電体膜１８とを有している。第１のコンタクト２４はキャパシタの側面部でキャパシタの少なくとも一部に近接して形成され、ソース／ドレイン領域の一方に接続されている。側壁絶縁膜２３は第１のコンタクト２４の側壁で、少なくともキャパシタＣｐに接して形成されている。 （もっと読む）