半導体記憶装置とその製造方法
【課題】 キャパシタとビアコンタクトとのショートを防止することが困難であった。
【解決手段】 トランジスタTrは半導体基板11の表面領域に形成されている。キャパシタCpはトランジスタの上方に形成され、第1の電極17、第2の電極19、及び前記第1、第2の電極の相互間に形成された誘電体膜18とを有している。第1のコンタクト24はキャパシタの側面部でキャパシタの少なくとも一部に近接して形成され、ソース/ドレイン領域の一方に接続されている。側壁絶縁膜23は第1のコンタクト24の側壁で、少なくともキャパシタCpに接して形成されている。
【解決手段】 トランジスタTrは半導体基板11の表面領域に形成されている。キャパシタCpはトランジスタの上方に形成され、第1の電極17、第2の電極19、及び前記第1、第2の電極の相互間に形成された誘電体膜18とを有している。第1のコンタクト24はキャパシタの側面部でキャパシタの少なくとも一部に近接して形成され、ソース/ドレイン領域の一方に接続されている。側壁絶縁膜23は第1のコンタクト24の側壁で、少なくともキャパシタCpに接して形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えば誘電体膜を用いたキャパシタを有する半導体記憶装置とその製造方法に関する。
【背景技術】
【0002】
データを保持するキャパシタの電極間絶縁膜として誘電体膜や強誘電体膜を用いた半導体記憶装置が開発されている(例えば特許文献1、特許文献2参照)。
【0003】
また、キャパシタを選択トランジスタと並列接続するチェーン(Chain)型の半導体記憶装置が開発されている。このチェーン型の半導体記憶装置は、ビット線容量を低減できるため、高速な書き込み、及び読み出しが可能である。しかし、この反面、選択トランジスタへのビアコンタクトの数が多くなる。この結果、微細化が進むに従って、キャパシタとビアコンタクトがショートする問題を有している。
【0004】
すなわち、チェーン型の半導体記憶装置は、データを保持するキャパシタと、選択トランジスタとを有し、キャパシタは下部電極と上部電極と、これら電極の間に配置された誘電体膜とにより構成されている。誘電体膜としては、半導体記憶装置がダイナミック・ランダムアクセクメモリ(DRAM)の場合、例えばSiN、TaO2、TiO2、Al2O3、ZrO2、HfO2が使用され、半導体記憶装置が強誘電体メモリ(FeRAM)の場合、例えばPZT(Pb(Zr,Ti)O3 )、SBT(SrBi2 Ta2 O9 )、BIT(Bi4 Ti3 O12)等のペロブスカイト構造を含む酸化物あるいはそれらの一部を置換元素に置換した酸化物などが使用される。
【0005】
キャパシタの下部電極は、第1のコンタクトプラグを介して選択トランジスタのソース(又はドレイン)に接続されている。キャパシタの上部電極は、第2のコンタクトプラグを介して選択トランジスタのチャネル長方向に配置された金属配線に接続されている。この金属配線はビアコンタクトを介して選択トランジスタのドレイン(又はソース)に接続されている。キャパシタを構成する下部電極、誘電体膜及び上部電極の一部は、選択トランジスタを構成するゲート電極の上方まで延出されている。このため、ビアコンタクトは、キャパシタとショートしない程度に距離をあけて配置されている。
【0006】
しかし、キャパシタとビアコンタクトの距離は、リソグラフィの合わせずれも考慮し、マージンを持って設計されているが、素子の微細化に伴い、このマージンは極めて小さくなる傾向にある。このため、キャパシタとビアコンタクトとがショートする問題を有している。
【0007】
尚、半導体装置の技術分野において、コンタクトとトランジスタのゲートのリーク電流を防止する技術が開発されている(例えば特許文献3参照)。
【特許文献1】特開平10−275897号公報
【特許文献2】特開2000−036568号公報
【特許文献3】特開2001−57422号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、キャパシタとビアコンタクトとのショートを防止することが可能な半導体記憶装置とその製造方法を提供しようとするものである。
【課題を解決するための手段】
【0009】
本発明の第1の態様は、半導体基板の表面領域に形成され、ゲート電極とソース/ドレイン領域を有するトランジスタと、前記トランジスタの上方に形成され、第1の電極、第2の電極、及び前記第1、第2の電極の相互間に形成された誘電体膜とを有し、前記トランジスタにより選択されるキャパシタと、前記キャパシタの側面部で、前記キャパシタの少なくとも一部に近接して形成され、前記ソース/ドレイン領域の一方に接続される第1のコンタクトと、前記第1のコンタクトの側壁で、少なくとも前記キャパシタに接して形成された側壁絶縁膜とを具備することを特徴とする半導体記憶装置。
【0010】
本発明の第2の態様は、半導体基板の表面領域に形成され、ゲート電極とソース/ドレイン領域を有するトランジスタと、前記トランジスタの上方に形成され、第1の電極、第2の電極、及び前記第1、第2の電極の相互間に形成された誘電体膜とを有し、前記トランジスタにより選択されるキャパシタと、前記キャパシタの側面部に形成された絶縁部と、前記キャパシタの側面部で、一部が前記絶縁部に接して形成され、前記ソース/ドレイン領域の一方に接続される第1のコンタクトとを具備することを特徴とする半導体記憶装置。
【0011】
本発明の第3の態様は、半導体基板の表面領域にゲート電極及びソース/ドレイン領域を有するトランジスタを形成し、前記半導体基板上に前記トランジスタを覆う第1の絶縁膜を形成し、前記第1の絶縁膜内に前記ソース/ドレイン領域の一方に接続された第1のコンタクトを形成し、前記第1の絶縁膜上に第1の電極材料、誘電体膜、第2の電極材料を順次形成し、前記第2の電極材料、誘電体膜、第1の電極材料をエッチングして第1の電極、誘電体膜、第2の電極を有するキャパシタを形成し、前記第1の絶縁膜上に前記キャパシタを覆う第2の絶縁膜を形成し、前記第2の絶縁膜に前記第2の電極に接続される第2のコンタクトを形成し、前記第2の絶縁膜内で、前記キャパシタの少なくとも一部に接し、前記ソース/ドレイン領域の他方を露出する開口を形成し、前記開口の内側面に第3の絶縁膜を形成し、前記開口内に前記ソース/ドレイン領域の他方に接続される第3のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【0012】
本発明の第4の態様は、半導体基板の表面領域にゲート電極及びソース/ドレイン領域を有するトランジスタを形成し、前記半導体基板上に前記トランジスタを覆う第1の絶縁膜を形成し、前記第1の絶縁膜内に前記ソース/ドレイン領域の一方に接続された第1のコンタクトを形成し、前記第1の絶縁膜上に第1の電極材料、誘電体膜、第2の電極材料を順次形成し、前記第2の電極材料、誘電体膜、第1の電極材料をエッチングして第1の電極、誘電体膜、第2の電極を有するキャパシタを形成し、前記キャパシタの側壁に第2の絶縁膜を形成し、前記第1の絶縁膜上に前記キャパシタを覆う第3の絶縁膜を形成し、前記第3の絶縁膜内に前記第2の電極に接続される第2のコンタクトを形成し、前記第1、第3の絶縁膜内で、前記第2の絶縁膜の一部に接し、前記ソース/ドレイン領域の他方を露出する開口を形成し、前記開口内に前記ソース/ドレイン領域の他方に接続される第3のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【0013】
本発明の第5の態様は、半導体基板の表面領域にゲート電極及びソース/ドレイン領域を有するトランジスタを形成し、前記半導体基板上に前記トランジスタを覆う第1の絶縁膜を形成し、前記第1の絶縁膜内に前記ソース/ドレイン領域の一方に接続された第1のコンタクトを形成し、前記第1の絶縁膜上に第2の絶縁膜を形成し、前記第1、及び第2の絶縁膜内に前記ソース/ドレイン領域の他方に接続された第2のコンタクトを形成し、前記第2の絶縁膜上に第1の電極材料、誘電体膜、第2の電極材料を順次形成し、前記第2の電極材料、誘電体膜、第1の電極材料をエッチングして第1の電極、誘電体膜、第2の電極を有するキャパシタを形成し、前記第2の絶縁膜上に前記キャパシタを覆う第3の絶縁膜を形成し、前記第3の絶縁膜内に前記第2の電極に接続される第3のコンタクトを形成し、前記第2、第3の絶縁膜内で、前記キャパシタの側壁に接し、第1のコンタクトの上面を露出する開口を形成し、前記開口の側面に第4の絶縁膜を形成し、前記開口内に前記第1のコンタクトに接続された第4のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【発明の効果】
【0014】
本発明によれば、キャパシタとビアコンタクトとのショートを防止することが可能な半導体記憶装置とその製造方法を提供できる。
【発明を実施するための最良の形態】
【0015】
以下、本発明の実施の形態について図面を参照して説明する。
【0016】
(第1の実施形態)
図1は、第1の実施形態に係る半導体記憶装置の一例を示している。この半導体記憶装置は、例えばキャパシタCpが選択トランジスタTrに並列接続されたチェーン型であり、さらに、キャパシタCpが選択トランジスタTrに接続されたコンタクトプラグの直上に位置するCOP(Capacitor on plug)型である。また、キャパシタCpは、例えば平行平板型で、上部電極、誘電体膜、下部電極を一括して加工する一括加工型の例を示している。
【0017】
図1において、例えばシリコンの半導体基板11の表面領域には、選択トランジスタTrが形成されている。この選択トランジスタTrは、例えばシリコン酸化膜により形成されたゲート絶縁膜12と、このゲート絶縁膜12上のゲート電極13と、ゲート電極の側壁に形成された側壁絶縁膜14a、14bと、半導体基板11内に形成されたソース/ドレイン領域15、16とにより構成されている。
【0018】
キャパシタCpは、下部電極17、誘電体膜18、及び上部電極19により構成されている。キャパシタCpの一部は選択トランジスタTrのゲート電極13の上方に延出している。このキャパシタCpの下部電極17は、選択トランジスタTrのソース/ドレイン領域15にコンタクトプラグ20を介して接続されている。これら選択トランジスタTr、キャパシタCp、コンタクトプラグ20は、層間絶縁膜22により覆われている。層間絶縁膜22内には、上部電極19に接続されたコンタクト21が形成されている。さらに、層間絶縁膜22内には、ソース/ドレイン領域16に接続されたビアコンタクト24が形成され、このビアコンタクト24の側壁には側壁絶縁膜23が形成されている。ビアコンタクト24とコンタクト21は、層間絶縁膜22の上に形成された配線層25に接続されている。
【0019】
上記キャパシタCpと選択トランジスタTrが並列接続されたチェーン型の場合、隣接する2つのキャパシタCpは上部電極19と下部電極17を交互に共有できる。しかし、上部電極19と選択トランジスタTrとを接続するビアコンタクト24は、下部電極17に接触するとキャパシタCpに電圧がかからなくなる。このため、ビアコンタクト24は、下部電極17に電気的に接触してはならない。したがって、側壁絶縁膜23をビアコンタクト24の側壁に形成している。側壁絶縁膜23としては、例えばAl2O3やSiO2、SiN等が適用される。しかし、これらの材料に限定されるものではなく、絶縁性の高い材料であればよい。
【0020】
次に、図2乃至図6を参照して、第1の実施形態に係る半導体記憶装置の製造方法について説明する。
【0021】
図2に示すように、半導体基板11の表面領域に、通常のCMOS技術を用いて、ゲート絶縁膜12、ゲート電極13、側壁絶縁膜14a、14b、及びソース/ドレイン領域15、16を有する選択トランジスタTrが形成される。この後、半導体基板11上に選択トランジスタTrを覆う層間絶縁膜22aが形成され、平坦化される。次いで、層間絶縁膜22a内にソース/ドレイン領域15を露出する図示せぬ開口が形成され、この開口内にコンタクトプラグ20を構成する材料が埋め込まれる。この後、開口外の材料が除去されて平坦化され、コンタクトプラグ20が形成される。
【0022】
次いで、層間絶縁膜22a上に下部電極材料17a、誘電体膜18a、上部電極材料19aが、順次形成される。下部電極材料17aとしては、例えばPt、Ir、IrO2が用いられる。誘電体膜18aとしては、半導体記憶装置がダイナミック・ランダムアクセクメモリ(DRAM)の場合、例えばSiN、TaO2、TiO2、Al2O3、ZrO2、HfO2が使用され、半導体記憶装置が強誘電体メモリ(FeRAM)の場合、例えばPZT(Pb(Zr,Ti)O3 )、SBT(SrBi2 Ta2 O9 )、BIT(Bi4 Ti3 O12)等のペロブスカイト構造を含む酸化物あるいはそれらの一部を置換元素に置換した酸化物などが使用される。上部電極材料19aとしては、例えばPt、Ir、IrO2などが適用される。下部電極材料17a、上部電極材料19aは、例えばスパッタ法により形成され、誘電体膜18aは、例えばCVD(Chemical Vapor Deposition)法やゾルゲル(Sol-gel)法などのスピンコートやCSD(Chemical Solution Deposition)法を用いて形成される。
【0023】
次に、図3に示すように、上部電極材料19a、誘電体膜18a、下部電極材料17aがRIE法によりエッチングされ、上部電極19、誘電体膜18、下部電極17を有するキャパシタCpが形成される。このエッチング時のマスクとしては、フォトレジストや、SiO2やAl2O3、TiAlN等の高温に耐えられるハードマスクを用いることができる。ハードマスクを用いることにより、高温且つ高蒸気圧によりRIEを行うことが可能である。このエッチングにより、形成されたキャパシタCpは、コンタクトプラグ20の直上に位置し、一部が選択トランジスタTrのゲート電極の上方からソース/ドレイン領域16上に延出している。また、キャパシタCpの側面は傾斜され、下部電極17はコンタクトプラグ20に接続されている。
【0024】
この後、層間絶縁膜22a上にキャパシタCpを覆う層間絶縁膜22bが堆積され、この層間絶縁膜22bの表面が例えばCMP法により平坦化される。次いで、層間絶縁膜22b内に上部電極19を露出する図示せぬ開口が形成される。この開口内に例えばAl、W等の金属材料を埋め込み、不要な金属材料を例えばCMP法を用いて除去することにより上部電極19に接続されたコンタクト21が形成される。
【0025】
次に、図4に示すように、層間絶縁膜22b、22aに、例えばRIE法を用いて選択トランジスタTrのソース/ドレイン領域16を露出する開口31を形成する。第1の実施形態において、開口31を形成するためのRIEの条件としては、層間絶縁膜22b、22aをエッチングでき、上部電極19、誘電体膜18、下部電極17はエッチングされにくいガス系を用いる。このため、開口31のうち下部電極17より下方の層間絶縁膜22a内に形成される開口31の径は、下部電極17より上方に形成される開口31の径より小さくなる。
【0026】
この後、図5に示すように、開口31の側壁及び底部に例えばSiO2,Al2O3やSiN等の側壁絶縁膜23が、例えばCVD法やALD(Atomic Layer Deposition)法等のカバレッジの良い方法で堆積される。この側壁絶縁膜23の膜厚は、ビアコンタクトとキャパシタCpが電気的にショートしない程度に薄く、また、ビアコンタクトの下部の径が小さいため、開口が埋まらない程度の厚さとする必要がある。次に、例えばRIE法を用いて、図5に示すように、ソース/ドレイン領域16上の側壁絶縁膜23が除去される。
【0027】
この後、開口31内に例えばAl、W等の金属材料を埋め込み、不要な金属材料を例えばCMP法を用いて除去することにより、ビアコンタクト24が形成される。続いて、層間絶縁膜22b上に例えばAl、Cu等の金属材料が例えばスパッタ法により形成され、この金属材料が例えばRIE法を用いてエッチングされ、ビアコンタクト24とコンタクト21とを接続する配線層25が形成される。
【0028】
尚、配線層25は、ビアコンタクト24と別の工程により形成したが、これに限定されるものではなく、例えばダマシン法を用いてビアコンタクト24と配線層25とを同時に形成することも可能である。
【0029】
上記第1の実施形態によれば、ビアコンタクト24の側壁に側壁絶縁膜23を形成している。このため、素子の微細化により、キャパシタCpとビアコンタクト24との距離が短縮された場合において、リソグラフィの位置ずれが生じた場合においても、ビアコンタクト24とキャパシタCpとの電気的なショートを防止することが可能である。
【0030】
(第2の実施形態)
図7は、第2の実施形態に係る半導体記憶装置の一例を示している。この半導体記憶装置は、キャパシタCpとビアコンタクト24の形状のみが第1の実施形態と異なり、その他の構成は第1の実施形態と同様である。
【0031】
図7に示すキャパシタCpは、誘電体膜18及び上部電極19の面積が、下部電極17の面積に比べて小さくされている。また、ビアコンタクト24の側壁の側壁絶縁膜23は、下部電極17のみに接触している。
【0032】
上記構成の半導体記憶装置の製造方法は、キャパシタCpの製造工程以外、第1の実施形態と同様である。
【0033】
図8は、キャパシタCpの製造工程を示している。図8において、選択トランジスタTrを覆う層間絶縁膜22a、及びコンタクトプラグ20を形成した後、層間絶縁膜22a上に下部電極材料17a、誘電体膜18a、上部電極材料19aが順次形成される。次いで、図8に示すように、先ず、上部電極材料19a及び誘電体膜18aがエッチングされる。この後、下部電極材料17aがエッチングされ、図7に示すように、上部電極19及び誘電体膜18より面積の大きな下部電極17が形成される。続いて、第1の実施形態と同様の製造工程により、ビアコンタクト24が形成される。
【0034】
第2の実施形態によれば、ビアコンタクト24の側壁に側壁絶縁膜23が形成されているため、ビアコンタクト24とキャパシタCpとのショートを防止できる。しかも、誘電体膜18及び上部電極19の面積を下部電極17の面積に比べて小さくしている。このため、上部電極19と下部電極17との直接的なショート耐性に対するマージンを向上できる。
【0035】
尚、図7に示す例では、下部電極17だけがビアコンタクト24の側壁の側壁絶縁膜23に接触している。しかし、側壁絶縁膜23が誘電体膜18及び上部電極19の側面に接触していてもよい。
【0036】
(第3の実施形態)
図9は、第3の実施形態に係る半導体記憶装置の一例を示している。この半導体記憶装置は、キャパシタCp及びビアコンタクト24の構成が第1の実施形態と異なっており、その他の構成は第1の実施形態と同様である。
【0037】
第1の実施形態において、下部電極17の下方に位置するビアコンタクト24の径は、連続して徐々に小さくなっていず、ビアコンタクト24の径に段差が生じている。これに対して、第3の実施形態において、下部電極17の下方に位置するビアコンタクト24の径は、図9に示すように、段差が無く、徐々に小さくなっている。
【0038】
図10は、第3の実施形態の製造方法を示している。第3の実施形態は、ビアコンタクト用の開口41を形成する工程のみが第1の実施形態と異なり、その他の工程は、第1の実施形態と同様である。
【0039】
図10において、ビアコンタクト用の開口41を形成する場合、先ず、層間絶縁膜22に対して高い選択比を有するガスを用いてRIEにより層間絶縁膜22をエッチングする(E1)。この後、エッチングがキャパシタCpに到達する辺りで、キャパシタCpを構成する上部電極19、誘電体膜18及び下部電極17もエッチングできるガス系に切り替え、層間絶縁膜22とキャパシタCpの両方をエッチングする(E2)。次いで、キャパシタCpを含むエッチングが終了した場合、層間絶縁膜22用のガス系に戻し、層間絶縁膜22のみをエッチングする(E3)。この後、第1の実施形態と同様に、開口41内に側壁絶縁膜23、ビアコンタクト24を順次形成する。
【0040】
上記第3の実施形態によれば、層間絶縁膜22のみをエッチングする範囲(E1、E3)と、キャパシタCp及び層間絶縁膜22の両方をエッチングする範囲(E2)とで、エッチングガスを切り替え、キャパシタCpも層間絶縁膜22とともにエッチングしている。このため、下部電極17の下方に位置する開口41の径が極端に細くなることを防止でき、段部の無いビアコンタクト24を形成することが可能である。したがって、下部電極17より下方に位置するビアコンタクト24の径を確保することができるため、選択トランジスタTrのソース/ドレイン領域16に確実にビアコンタクト24を接続することができ、歩留まりを向上させることがきる。
【0041】
(第4の実施形態)
図11は、第4の実施形態に係る半導体記憶装置の一例を示している。第1乃至第3の実施形態は、開口31、41の内側面、すなわち、ビアコンタクト24の側壁に側壁絶縁膜23を形成し、ビアコンタクト24とキャパシタCpとのショートを防止していた。これに対して、第4の実施形態は、ビアコンタクト24の側壁に側壁絶縁膜を形成せず、キャパシタCpの側面に絶縁膜51を形成している。この絶縁膜51によりビアコンタクト24とキャパシタCpとのショートを防止している。
【0042】
図12乃至図14は、図11に示す半導体記憶装置の製造方法の一例を示している。キャパシタCpを形成するまでの製造工程は第1の実施形態と同様である。
【0043】
図12に示すように、キャパシタCpを形成した後、層間絶縁膜22a上にキャパシタCpを覆う絶縁膜51aを例えばCVD法、ALD法などのカバレッジの良い成膜方法を用いて堆積させる。絶縁膜51aの材料は、例えばAl2O3,SiN等であり、層間絶縁膜22aに対して十分な選択比がとれる絶縁膜であればよい。また、絶縁膜51aの膜厚は、キャパシタCpとビアコンタクト24とを絶縁できる程度であればよい。
【0044】
次に、図13に示すように、例えばRIE法を用いて、絶縁膜51aのうち水平方向の余分な部分を除去する。この際、キャパシタCpの側壁に位置する絶縁膜51aも後退する可能性がある。エッチングにおいて、このような状態が生じる可能性のガス系を使用する場合は、予め絶縁膜51aを厚めに堆積させる必要がある。このようにして、キャパシタCpの側壁に絶縁膜51が形成される。
【0045】
尚、キャパシタCpの側壁に形成された傾斜の角度が小さい場合、絶縁膜51aがエッチングされ易くなる。このため、キャパシタCpの側壁はできる限り垂直に近い必要がある。
【0046】
次いで、図14に示すように、第1の実施形態と同様に、層間絶縁膜22a上にキャパシタCpを覆う層間絶縁膜22bを形成して平坦化する。この層間絶縁膜22b内に上部電極21に接続されるコンタクト21を形成する。この後、層間絶縁膜22b、22a内にソース/ドレイン領域16を露出させる開口52を形成する。開口52をRIE法により形成する時、キャパシタCpの側壁に形成された絶縁膜51をエッチングせず、層間絶縁膜22b、22aだけをエッチングする必要がある。したがって、このエッチングには、例えばフッ素系のガスが用いられる。この後、開口52を例えばAl、Cu等の金属材料で埋め込み、余分な金属材料をCMP法により除去することにより、図11に示すビアコンタクト24が形成される。次いで、ビアコンタクト24とコンタクト21を接続する配線層25が形成される。
【0047】
尚、配線層25は、第1の実施形態と同様に、例えばダマシン法を用いてビアコンタクト24と同時に形成してもよい。
【0048】
また、絶縁膜51aを形成した後、キャパシタCpの側壁に絶縁膜51を形成するエッチングをせず、層間絶縁膜22a、22bとともに絶縁膜51aを除去して開口52を形成することもできる。この場合、層間絶縁膜22a、22bと絶縁膜51aの両方をエッチングできるガス系を用いる必要がある。
【0049】
上記第4の実施形態によれば、キャパシタCpの側壁に絶縁膜51を形成している。したがって、ビアコンタクト24の側面、すなわち、アスペクト比の大きな開口52の側面に絶縁膜を形成する必要がないため、製造が容易である。しかも、開口52内に絶縁膜を形成する場合、開口52の底部に絶縁膜が残り、コンタクト不良が生じることがあるが、第4の実施形態によれば、コンタクト不良を回避でき、歩留まりを向上することが可能である。
【0050】
(第5の実施形態)
図15は、第5の実施形態に係る半導体記憶装置の一例を示している。選択トランジスタTr及びキャパシタCpの構成は、第1、第4の実施形態と同様である。しかし、第4の実施形態と異なり、キャパシタCpの側壁にビアコンタクト24と接する絶縁部61が形成されている。
【0051】
図16は、第5の実施形態に係る半導体記憶装置の製造方法を示している。ここで、開口62を形成するまでの製造工程は第1の実施形態と同様である。この後、開口62を介して、例えば酸化や薬液処理などの化学反応を用いてキャパシタCpの側壁に位置する下部電極17、誘電体膜18、上部電極19の一部を酸化させ、絶縁部61を形成する。すなわち、キャパシタCpの側壁でビアコンタクト24に接触する部分を絶縁化する。次いで、開口62底部の酸化膜を除去した後、第4の実施形態と同様にビアコンタクト24及び配線層25を形成する。
【0052】
上記第5の実施形態によっても第4の実施形態と同様の効果を得ることがきる。しかも、キャパシタCpの側壁の一部を絶縁化して絶縁部61を形成しているため、キャパシタCpとは別に絶縁膜を形成する必要がない。したがって、キャパシタCpとビアコンタクト24との相互間隔を絶縁膜により広げたり、キャパシタのサイズを小さくしたりすることなく、キャパシタCpとビアコンタクト24を確実に絶縁することが可能である。
【0053】
(第6の実施形態)
図17は、第6の実施形態に係る半導体記憶装置の一例を示している。第6の実施形態において、キャパシタCp、選択トランジスタTrは第1の実施形態と同様であり、配線層25とソース/ドレイン領域16とを接続するビアコンタクト71の構成及び製造方法が第1の実施形態と相違している。
【0054】
すなわち、図17において、ビアコンタクト71は、半導体基板11(ソース/ドレイン領域16)からキャパシタCpの下方までに形成された第1の部分71aと、この第1の部分71aと配線層25との間の第2の部分71bとにより構成されている。第2の部分71bは、第1の実施形態と同様に、ビアコンタクト24と側壁絶縁膜23により構成され、ビアコンタクト24と側壁絶縁膜23は、キャパシタCpの下方に延出されている。
【0055】
図18乃至図21は、第6の実施形態に係る半導体記憶装置の製造方法を示している。
【0056】
図18に示すように、半導体基板11の表面領域に選択トランジスタTrを形成し、この後、半導体基板11上に選択トランジスタTrを覆う層間絶縁膜22aを形成して平坦化する。次いで、層間絶縁膜22a内にソース/ドレイン領域16に接続されるビアコンタクト71の第1の部分71aを形成する。すなわち、層間絶縁膜22a内にソース/ドレイン領域16を露出する図示せぬ開口を形成し、この開口内に金属材料を埋め込み、開口外部の金属材料を例えばCMP法により除去する。
【0057】
この後、図19に示すように、層間絶縁膜22a上に層間絶縁膜22cを形成する。層間絶縁膜22cの材料は、層間絶縁膜22aの材料と同一であり、例えばSiO2が用いられる。この後、層間絶縁膜22b、22a内にソース/ドレイン領域15に接続されるコンタクトプラグ20が形成される。このコンタクトプラグ20の形成方法は、前記第1の部分71aと同様である。
【0058】
次に、図20に示すように、層間絶縁膜22cの上に、第1の実施形態と同様にしてキャパシタCpが形成され、キャパシタCpの下部電極17とコンタクトプラグ20とが接続される。
【0059】
この後、図21に示すように、層間絶縁膜22cの上に、キャパシタCpを覆う層間絶縁膜22bが形成される。この層間絶縁膜22b内に、第1の実施形態と同様にしてキャパシタCpの上部電極19に接続されるコンタクト21が形成される。次いで、第1の実施形態と同様の方法により、層間絶縁膜22b、22cにビアコンタクトの第2の部分71bを形成する。すなわち、先ず、層間絶縁膜22b、22cをRIE法によりエッチングし、層間絶縁膜22b、22c内に前記ビアコンタクト71の第1の部分71aの上面を露出する開口72を形成する。このエッチングの条件は、層間絶縁膜22b、22cに対する選択比が大きく設定されている。このため、キャパシタCpは殆んどエッチングされず、開口72の中間に段部が形成され、開口72の下部はキャパシタCpにより径が上部に比べて小さくされている。
【0060】
次に、図22に示すように、開口72の側壁に側壁絶縁膜23を形成し、この後、金属材料により開口72を埋め込み平坦化する。次いで、第2の部分71bとコンタクト21とを接続する配線層25を形成する。
【0061】
上記第6の実施形態によれば、ビアコンタクト71を半導体基板11(ソース/ドレイン領域16)からキャパシタCpの下方までの第1の部分71aと、この第1の部分71aと配線層25との間の第2の部分71bとにより構成し、第1の部分71aを予め形成し、この後、第2の部分71bを形成している。このため、製造工程は若干増加するが、第1、第2の部分71a、71bを形成する際に形成する開口のアスペクト比を小さくすることができる。したがって、各開口を金属材料により確実に埋め込むことができ、コンタクト不良を低減して歩留まりを向上させることができる。
【0062】
尚、第6の実施形態において、キャパシタCpとビアコンタクト71との絶縁は、ビアコンタクトの第2の部分71bの側壁に形成した側壁絶縁膜23により行なっている。しかし、これに限定されるものではなく、第4の実施形態のように、キャパシタの側面に絶縁膜を形成したり、第5の実施形態のように、キャパシタの一部を絶縁化したりする方法を適用することも可能である。
【0063】
(第7の実施形態)
図22は、第7の実施形態に係る半導体記憶装置の一例を示している。
【0064】
第6の実施形態は、ビアコンタクト71の第1の部分71aとキャパシタCpとのショートを回避するため、第1の部分71aをキャパシタCpの下部電極17より下方に形成した。このため、ビアコンタクト71の第1の部分71aとコンタクトプラグ20は、別の工程により形成した。これに対して、第7の実施形態は、ビアコンタクト71の第1の部分71aとキャパシタCpとのショートを回避でき、且つ、ビアコンタクト71の第1の部分71aとコンタクトプラグ20を同時に形成する。
【0065】
図22に示すように、ビアコンタクト71を構成する第1の部分71aの上面とコンタクトプラグ20の上面の高さは一致している。また、ビアコンタクト71の第2の部分71bは、キャパシタCpの側面を若干除去して形成している。このため、第2の部分71bの底部は、第6の実施形態に比べて径が大きく設定されている。したがって、第1の部分71aの上面とキャパシタCpの下部電極17との水平方向の距離は、第6の実施形態に比べて広くなっている。
【0066】
図23、図24は、第7の実施形態に係る半導体記憶装置の製造方法を示している。図23に示すように、半導体基板11の表面領域に選択トランジスタTrを形成し、この後、半導体基板11上に選択トランジスタTrを覆う層間絶縁膜22aを形成して平坦化する。次いで、層間絶縁膜22a内にソース/ドレイン領域15に接続されるコンタクトプラグ20と、ソース/ドレイン領域15に接続されるビアコンタクト71の第1の部分71aを形成する。すなわち、層間絶縁膜22a内にソース/ドレイン領域15、16を露出する図示せぬ開口を形成し、これら開口内に金属材料を埋め込み、開口外部の金属材料を例えばCMP法により除去する。
【0067】
次に、図24に示すように、層間絶縁膜22aの上に、第1の実施形態と同様にしてキャパシタCpが形成され、キャパシタCpの下部電極17とコンタクトプラグ20とが接続される。この後、層間絶縁膜22aの上に、キャパシタCpを覆う層間絶縁膜22bが形成される。この層間絶縁膜22b内に、第1の実施形態と同様にしてキャパシタCpの上部電極19に接続されるコンタクト21が形成される。
【0068】
次いで、第4の実施形態と同様の方法により、層間絶縁膜22bにビアコンタクトの第2の部分71bを形成する。すなわち、先ず、層間絶縁膜22bをRIE法によりエッチングし、層間絶縁膜22b内に前記ビアコンタクト71の第1の部分71aの上面を露出する開口81を形成する。このエッチングは、層間絶縁膜22bとキャパシタCpの両方をエッチングするガス系を用いて行なわれる。このため、開口81の中間に段部が形成されることがなく、開口81の下部の径は第6の実施形態に比べて大きくなる。次に、図17に示すように、開口81の側壁に側壁絶縁膜23を形成し、この後、金属材料24により開口72を埋め込み平坦化する。次いで、第2の部分71bとコンタクト21とを接続する配線層25を形成する。
【0069】
上記第7の実施形態によれば、ビアコンタクト71の第2の部分71bは、キャパシタCpの側面を若干除去して形成しているため、第2の部分71bの底部の径は、第6の実施形態に比べて大きく設定されている。したがって、第1の部分71aの上面とキャパシタCpの下部電極17との水平方向の距離を、第6の実施形態に比べて広くできる。このため、ビアコンタクト71の第1の部分71aとコンタクトプラグ20を同時に形成した場合においても、ビアコンタクト71の第1の部分71aとキャパシタCpとのショートを回避できる。
【0070】
しかも、ビアコンタクト71の第2の部分71bの底部の径が大きいため、第1の部分71aとの接続マージンを大きくすることができ、ビアコンタクト71を確実に形成することができる。
【0071】
さらに、ビアコンタクト71の第1の部分71aとコンタクトプラグ20を同時に形成できるため、第6の実施形態に比べて、製造工程を削減できる。
【0072】
(第8の実施形態)
図25は、第8の実施形態に係る半導体記憶装置の一例を示している。第8の実施形態は、チェーン型で、下部電極のコンタクトが例えばゲート電極の幅方向にオフセットしたタイプの半導体記憶装置に第1の実施形態を適用した場合を示しており、第1の実施形態と同一部分には同一符号を付している。
【0073】
図25において、半導体基板11の表面領域には、選択トランジスタTr1、Tr2が形成されている。これら選択トランジスタTr1、Tr2の上方には、キャパシタCp1、Cp2が形成されている。キャパシタCp1、Cp2は、共通の下部電極17の上に誘電体膜18−1、18−2が形成され、これら誘電体膜18−1、18−2の上に上部電極19−1、19−2が形成されている。選択トランジスタTr1、Tr2、及びキャパシタCp1、Cp2は、層間絶縁膜22により覆われている。
【0074】
層間絶縁膜22内には、下部電極17上に接続されたコンタクト91aが形成され、このコンタクト91aは配線91b、ビアコンタクト91cを介して選択トランジスタTr1、Tr2に共通のソース/ドレイン拡散層15に接続されている。
【0075】
上部電極19−1、19−2にはコンタクト21−1、21−2がそれぞれ接続され、選択トランジスタTr−1、Tr−2のソース/ドレイン領域16−1、16−2には第1の実施形態と同様の構成のビアコンタクト24−1、24−2が接続されている。これらビアコンタクト24−1、24−2の側壁には下部電極17とビアコンタクト24−1、24−2とをそれぞれ絶縁する側壁絶縁膜23−1、23−2が形成されている。
【0076】
第8の実施形態によれば、ビアコンタクト24−1、24−2の側壁に側壁絶縁膜23−1、23−2を形成しているため、チェーン型、且つオフセット型の半導体記憶装置において、素子が微細化された場合においてもキャパシタCpとビアコンタクト24−1、24−2とを確実に絶縁することができる。
【0077】
尚、第8の実施形態はチェーン型、且つオフセット型の半導体記憶装置に第1の実施形態を適用した場合について説明したが、第2乃至第7の実施形態を適用することも可能である。
【0078】
また、上記第1乃至第8の実施形態は、キャパシタが選択トランジスタに並列接続されたチェーン型の半導体記憶装置について説明した。しかし、チェーン型の半導体記憶装置に限定されるものではなく、キャパシタとビアコンタクトの間隔が狭いタイプの半導体記憶装置に第1乃至第8の実施形態を適用することが可能である。
【0079】
さらに、第1乃至第8の実施形態において、ビアコンタクト及び配線は、例えばAlやWを用いたが、これに限らず、例えばCuを用いることも可能である。この場合、デュアルダマシン技術を用いてビアコンタクトと配線を同時に形成し、この後、CMPにより不要なCuを除去すればよい。
【0080】
また、第1乃至第8の実施形態は、強誘電体メモリ及びDRAMのいずれにも適用可能である。
【0081】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【0082】
【図1】第1の実施形態に係る半導体記憶装置の一例を示す断面図。
【図2】第1の実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図3】図2に続く製造工程を示す断面図。
【図4】図3に続く製造工程を示す断面図。
【図5】図4に続く製造工程を示す断面図。
【図6】図5に続く製造工程を示す断面図。
【図7】第2の実施形態に係る半導体記憶装置の一例を示す断面図。
【図8】第2の実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図9】第3の実施形態に係る半導体記憶装置の一例を示す断面図。
【図10】第3の実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図11】第4の実施形態に係る半導体記憶装置の一例を示す断面図。
【図12】第4の実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図13】図12に続く製造工程を示す断面図。
【図14】図13に続く製造工程を示す断面図。
【図15】第5の実施形態に係る半導体記憶装置の一例を示す断面図。
【図16】図15に続く製造工程を示す断面図。
【図17】第6の実施形態に係る半導体記憶装置の一例を示す断面図。
【図18】第6の実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図19】図18に続く製造工程を示す断面図。
【図20】図19に続く製造工程を示す断面図。
【図21】図20に続く製造工程を示す断面図。
【図22】第7の実施形態に係る半導体記憶装置の一例を示す断面図。
【図23】図22に続く製造工程を示す断面図。
【図24】図23に続く製造工程を示す断面図。
【図25】第8の実施形態に係る半導体記憶装置の一例を示す断面図。
【符号の説明】
【0083】
Tr、Tr−1、Tr−2…選択トランジスタ、Cp…キャパシタ、11…半導体基板、13…ゲート電極、15、16…ソース/ドレイン領域、17…下部電極、18、18−1、18−2…誘電体膜、19、19−1、19−2…上部電極、20、21…コンタクトプラグ、23、23−1、23−2…側壁絶縁膜、24、24−1、24−2…ビアコンタクト。
【技術分野】
【0001】
本発明は、例えば誘電体膜を用いたキャパシタを有する半導体記憶装置とその製造方法に関する。
【背景技術】
【0002】
データを保持するキャパシタの電極間絶縁膜として誘電体膜や強誘電体膜を用いた半導体記憶装置が開発されている(例えば特許文献1、特許文献2参照)。
【0003】
また、キャパシタを選択トランジスタと並列接続するチェーン(Chain)型の半導体記憶装置が開発されている。このチェーン型の半導体記憶装置は、ビット線容量を低減できるため、高速な書き込み、及び読み出しが可能である。しかし、この反面、選択トランジスタへのビアコンタクトの数が多くなる。この結果、微細化が進むに従って、キャパシタとビアコンタクトがショートする問題を有している。
【0004】
すなわち、チェーン型の半導体記憶装置は、データを保持するキャパシタと、選択トランジスタとを有し、キャパシタは下部電極と上部電極と、これら電極の間に配置された誘電体膜とにより構成されている。誘電体膜としては、半導体記憶装置がダイナミック・ランダムアクセクメモリ(DRAM)の場合、例えばSiN、TaO2、TiO2、Al2O3、ZrO2、HfO2が使用され、半導体記憶装置が強誘電体メモリ(FeRAM)の場合、例えばPZT(Pb(Zr,Ti)O3 )、SBT(SrBi2 Ta2 O9 )、BIT(Bi4 Ti3 O12)等のペロブスカイト構造を含む酸化物あるいはそれらの一部を置換元素に置換した酸化物などが使用される。
【0005】
キャパシタの下部電極は、第1のコンタクトプラグを介して選択トランジスタのソース(又はドレイン)に接続されている。キャパシタの上部電極は、第2のコンタクトプラグを介して選択トランジスタのチャネル長方向に配置された金属配線に接続されている。この金属配線はビアコンタクトを介して選択トランジスタのドレイン(又はソース)に接続されている。キャパシタを構成する下部電極、誘電体膜及び上部電極の一部は、選択トランジスタを構成するゲート電極の上方まで延出されている。このため、ビアコンタクトは、キャパシタとショートしない程度に距離をあけて配置されている。
【0006】
しかし、キャパシタとビアコンタクトの距離は、リソグラフィの合わせずれも考慮し、マージンを持って設計されているが、素子の微細化に伴い、このマージンは極めて小さくなる傾向にある。このため、キャパシタとビアコンタクトとがショートする問題を有している。
【0007】
尚、半導体装置の技術分野において、コンタクトとトランジスタのゲートのリーク電流を防止する技術が開発されている(例えば特許文献3参照)。
【特許文献1】特開平10−275897号公報
【特許文献2】特開2000−036568号公報
【特許文献3】特開2001−57422号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、キャパシタとビアコンタクトとのショートを防止することが可能な半導体記憶装置とその製造方法を提供しようとするものである。
【課題を解決するための手段】
【0009】
本発明の第1の態様は、半導体基板の表面領域に形成され、ゲート電極とソース/ドレイン領域を有するトランジスタと、前記トランジスタの上方に形成され、第1の電極、第2の電極、及び前記第1、第2の電極の相互間に形成された誘電体膜とを有し、前記トランジスタにより選択されるキャパシタと、前記キャパシタの側面部で、前記キャパシタの少なくとも一部に近接して形成され、前記ソース/ドレイン領域の一方に接続される第1のコンタクトと、前記第1のコンタクトの側壁で、少なくとも前記キャパシタに接して形成された側壁絶縁膜とを具備することを特徴とする半導体記憶装置。
【0010】
本発明の第2の態様は、半導体基板の表面領域に形成され、ゲート電極とソース/ドレイン領域を有するトランジスタと、前記トランジスタの上方に形成され、第1の電極、第2の電極、及び前記第1、第2の電極の相互間に形成された誘電体膜とを有し、前記トランジスタにより選択されるキャパシタと、前記キャパシタの側面部に形成された絶縁部と、前記キャパシタの側面部で、一部が前記絶縁部に接して形成され、前記ソース/ドレイン領域の一方に接続される第1のコンタクトとを具備することを特徴とする半導体記憶装置。
【0011】
本発明の第3の態様は、半導体基板の表面領域にゲート電極及びソース/ドレイン領域を有するトランジスタを形成し、前記半導体基板上に前記トランジスタを覆う第1の絶縁膜を形成し、前記第1の絶縁膜内に前記ソース/ドレイン領域の一方に接続された第1のコンタクトを形成し、前記第1の絶縁膜上に第1の電極材料、誘電体膜、第2の電極材料を順次形成し、前記第2の電極材料、誘電体膜、第1の電極材料をエッチングして第1の電極、誘電体膜、第2の電極を有するキャパシタを形成し、前記第1の絶縁膜上に前記キャパシタを覆う第2の絶縁膜を形成し、前記第2の絶縁膜に前記第2の電極に接続される第2のコンタクトを形成し、前記第2の絶縁膜内で、前記キャパシタの少なくとも一部に接し、前記ソース/ドレイン領域の他方を露出する開口を形成し、前記開口の内側面に第3の絶縁膜を形成し、前記開口内に前記ソース/ドレイン領域の他方に接続される第3のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【0012】
本発明の第4の態様は、半導体基板の表面領域にゲート電極及びソース/ドレイン領域を有するトランジスタを形成し、前記半導体基板上に前記トランジスタを覆う第1の絶縁膜を形成し、前記第1の絶縁膜内に前記ソース/ドレイン領域の一方に接続された第1のコンタクトを形成し、前記第1の絶縁膜上に第1の電極材料、誘電体膜、第2の電極材料を順次形成し、前記第2の電極材料、誘電体膜、第1の電極材料をエッチングして第1の電極、誘電体膜、第2の電極を有するキャパシタを形成し、前記キャパシタの側壁に第2の絶縁膜を形成し、前記第1の絶縁膜上に前記キャパシタを覆う第3の絶縁膜を形成し、前記第3の絶縁膜内に前記第2の電極に接続される第2のコンタクトを形成し、前記第1、第3の絶縁膜内で、前記第2の絶縁膜の一部に接し、前記ソース/ドレイン領域の他方を露出する開口を形成し、前記開口内に前記ソース/ドレイン領域の他方に接続される第3のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【0013】
本発明の第5の態様は、半導体基板の表面領域にゲート電極及びソース/ドレイン領域を有するトランジスタを形成し、前記半導体基板上に前記トランジスタを覆う第1の絶縁膜を形成し、前記第1の絶縁膜内に前記ソース/ドレイン領域の一方に接続された第1のコンタクトを形成し、前記第1の絶縁膜上に第2の絶縁膜を形成し、前記第1、及び第2の絶縁膜内に前記ソース/ドレイン領域の他方に接続された第2のコンタクトを形成し、前記第2の絶縁膜上に第1の電極材料、誘電体膜、第2の電極材料を順次形成し、前記第2の電極材料、誘電体膜、第1の電極材料をエッチングして第1の電極、誘電体膜、第2の電極を有するキャパシタを形成し、前記第2の絶縁膜上に前記キャパシタを覆う第3の絶縁膜を形成し、前記第3の絶縁膜内に前記第2の電極に接続される第3のコンタクトを形成し、前記第2、第3の絶縁膜内で、前記キャパシタの側壁に接し、第1のコンタクトの上面を露出する開口を形成し、前記開口の側面に第4の絶縁膜を形成し、前記開口内に前記第1のコンタクトに接続された第4のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【発明の効果】
【0014】
本発明によれば、キャパシタとビアコンタクトとのショートを防止することが可能な半導体記憶装置とその製造方法を提供できる。
【発明を実施するための最良の形態】
【0015】
以下、本発明の実施の形態について図面を参照して説明する。
【0016】
(第1の実施形態)
図1は、第1の実施形態に係る半導体記憶装置の一例を示している。この半導体記憶装置は、例えばキャパシタCpが選択トランジスタTrに並列接続されたチェーン型であり、さらに、キャパシタCpが選択トランジスタTrに接続されたコンタクトプラグの直上に位置するCOP(Capacitor on plug)型である。また、キャパシタCpは、例えば平行平板型で、上部電極、誘電体膜、下部電極を一括して加工する一括加工型の例を示している。
【0017】
図1において、例えばシリコンの半導体基板11の表面領域には、選択トランジスタTrが形成されている。この選択トランジスタTrは、例えばシリコン酸化膜により形成されたゲート絶縁膜12と、このゲート絶縁膜12上のゲート電極13と、ゲート電極の側壁に形成された側壁絶縁膜14a、14bと、半導体基板11内に形成されたソース/ドレイン領域15、16とにより構成されている。
【0018】
キャパシタCpは、下部電極17、誘電体膜18、及び上部電極19により構成されている。キャパシタCpの一部は選択トランジスタTrのゲート電極13の上方に延出している。このキャパシタCpの下部電極17は、選択トランジスタTrのソース/ドレイン領域15にコンタクトプラグ20を介して接続されている。これら選択トランジスタTr、キャパシタCp、コンタクトプラグ20は、層間絶縁膜22により覆われている。層間絶縁膜22内には、上部電極19に接続されたコンタクト21が形成されている。さらに、層間絶縁膜22内には、ソース/ドレイン領域16に接続されたビアコンタクト24が形成され、このビアコンタクト24の側壁には側壁絶縁膜23が形成されている。ビアコンタクト24とコンタクト21は、層間絶縁膜22の上に形成された配線層25に接続されている。
【0019】
上記キャパシタCpと選択トランジスタTrが並列接続されたチェーン型の場合、隣接する2つのキャパシタCpは上部電極19と下部電極17を交互に共有できる。しかし、上部電極19と選択トランジスタTrとを接続するビアコンタクト24は、下部電極17に接触するとキャパシタCpに電圧がかからなくなる。このため、ビアコンタクト24は、下部電極17に電気的に接触してはならない。したがって、側壁絶縁膜23をビアコンタクト24の側壁に形成している。側壁絶縁膜23としては、例えばAl2O3やSiO2、SiN等が適用される。しかし、これらの材料に限定されるものではなく、絶縁性の高い材料であればよい。
【0020】
次に、図2乃至図6を参照して、第1の実施形態に係る半導体記憶装置の製造方法について説明する。
【0021】
図2に示すように、半導体基板11の表面領域に、通常のCMOS技術を用いて、ゲート絶縁膜12、ゲート電極13、側壁絶縁膜14a、14b、及びソース/ドレイン領域15、16を有する選択トランジスタTrが形成される。この後、半導体基板11上に選択トランジスタTrを覆う層間絶縁膜22aが形成され、平坦化される。次いで、層間絶縁膜22a内にソース/ドレイン領域15を露出する図示せぬ開口が形成され、この開口内にコンタクトプラグ20を構成する材料が埋め込まれる。この後、開口外の材料が除去されて平坦化され、コンタクトプラグ20が形成される。
【0022】
次いで、層間絶縁膜22a上に下部電極材料17a、誘電体膜18a、上部電極材料19aが、順次形成される。下部電極材料17aとしては、例えばPt、Ir、IrO2が用いられる。誘電体膜18aとしては、半導体記憶装置がダイナミック・ランダムアクセクメモリ(DRAM)の場合、例えばSiN、TaO2、TiO2、Al2O3、ZrO2、HfO2が使用され、半導体記憶装置が強誘電体メモリ(FeRAM)の場合、例えばPZT(Pb(Zr,Ti)O3 )、SBT(SrBi2 Ta2 O9 )、BIT(Bi4 Ti3 O12)等のペロブスカイト構造を含む酸化物あるいはそれらの一部を置換元素に置換した酸化物などが使用される。上部電極材料19aとしては、例えばPt、Ir、IrO2などが適用される。下部電極材料17a、上部電極材料19aは、例えばスパッタ法により形成され、誘電体膜18aは、例えばCVD(Chemical Vapor Deposition)法やゾルゲル(Sol-gel)法などのスピンコートやCSD(Chemical Solution Deposition)法を用いて形成される。
【0023】
次に、図3に示すように、上部電極材料19a、誘電体膜18a、下部電極材料17aがRIE法によりエッチングされ、上部電極19、誘電体膜18、下部電極17を有するキャパシタCpが形成される。このエッチング時のマスクとしては、フォトレジストや、SiO2やAl2O3、TiAlN等の高温に耐えられるハードマスクを用いることができる。ハードマスクを用いることにより、高温且つ高蒸気圧によりRIEを行うことが可能である。このエッチングにより、形成されたキャパシタCpは、コンタクトプラグ20の直上に位置し、一部が選択トランジスタTrのゲート電極の上方からソース/ドレイン領域16上に延出している。また、キャパシタCpの側面は傾斜され、下部電極17はコンタクトプラグ20に接続されている。
【0024】
この後、層間絶縁膜22a上にキャパシタCpを覆う層間絶縁膜22bが堆積され、この層間絶縁膜22bの表面が例えばCMP法により平坦化される。次いで、層間絶縁膜22b内に上部電極19を露出する図示せぬ開口が形成される。この開口内に例えばAl、W等の金属材料を埋め込み、不要な金属材料を例えばCMP法を用いて除去することにより上部電極19に接続されたコンタクト21が形成される。
【0025】
次に、図4に示すように、層間絶縁膜22b、22aに、例えばRIE法を用いて選択トランジスタTrのソース/ドレイン領域16を露出する開口31を形成する。第1の実施形態において、開口31を形成するためのRIEの条件としては、層間絶縁膜22b、22aをエッチングでき、上部電極19、誘電体膜18、下部電極17はエッチングされにくいガス系を用いる。このため、開口31のうち下部電極17より下方の層間絶縁膜22a内に形成される開口31の径は、下部電極17より上方に形成される開口31の径より小さくなる。
【0026】
この後、図5に示すように、開口31の側壁及び底部に例えばSiO2,Al2O3やSiN等の側壁絶縁膜23が、例えばCVD法やALD(Atomic Layer Deposition)法等のカバレッジの良い方法で堆積される。この側壁絶縁膜23の膜厚は、ビアコンタクトとキャパシタCpが電気的にショートしない程度に薄く、また、ビアコンタクトの下部の径が小さいため、開口が埋まらない程度の厚さとする必要がある。次に、例えばRIE法を用いて、図5に示すように、ソース/ドレイン領域16上の側壁絶縁膜23が除去される。
【0027】
この後、開口31内に例えばAl、W等の金属材料を埋め込み、不要な金属材料を例えばCMP法を用いて除去することにより、ビアコンタクト24が形成される。続いて、層間絶縁膜22b上に例えばAl、Cu等の金属材料が例えばスパッタ法により形成され、この金属材料が例えばRIE法を用いてエッチングされ、ビアコンタクト24とコンタクト21とを接続する配線層25が形成される。
【0028】
尚、配線層25は、ビアコンタクト24と別の工程により形成したが、これに限定されるものではなく、例えばダマシン法を用いてビアコンタクト24と配線層25とを同時に形成することも可能である。
【0029】
上記第1の実施形態によれば、ビアコンタクト24の側壁に側壁絶縁膜23を形成している。このため、素子の微細化により、キャパシタCpとビアコンタクト24との距離が短縮された場合において、リソグラフィの位置ずれが生じた場合においても、ビアコンタクト24とキャパシタCpとの電気的なショートを防止することが可能である。
【0030】
(第2の実施形態)
図7は、第2の実施形態に係る半導体記憶装置の一例を示している。この半導体記憶装置は、キャパシタCpとビアコンタクト24の形状のみが第1の実施形態と異なり、その他の構成は第1の実施形態と同様である。
【0031】
図7に示すキャパシタCpは、誘電体膜18及び上部電極19の面積が、下部電極17の面積に比べて小さくされている。また、ビアコンタクト24の側壁の側壁絶縁膜23は、下部電極17のみに接触している。
【0032】
上記構成の半導体記憶装置の製造方法は、キャパシタCpの製造工程以外、第1の実施形態と同様である。
【0033】
図8は、キャパシタCpの製造工程を示している。図8において、選択トランジスタTrを覆う層間絶縁膜22a、及びコンタクトプラグ20を形成した後、層間絶縁膜22a上に下部電極材料17a、誘電体膜18a、上部電極材料19aが順次形成される。次いで、図8に示すように、先ず、上部電極材料19a及び誘電体膜18aがエッチングされる。この後、下部電極材料17aがエッチングされ、図7に示すように、上部電極19及び誘電体膜18より面積の大きな下部電極17が形成される。続いて、第1の実施形態と同様の製造工程により、ビアコンタクト24が形成される。
【0034】
第2の実施形態によれば、ビアコンタクト24の側壁に側壁絶縁膜23が形成されているため、ビアコンタクト24とキャパシタCpとのショートを防止できる。しかも、誘電体膜18及び上部電極19の面積を下部電極17の面積に比べて小さくしている。このため、上部電極19と下部電極17との直接的なショート耐性に対するマージンを向上できる。
【0035】
尚、図7に示す例では、下部電極17だけがビアコンタクト24の側壁の側壁絶縁膜23に接触している。しかし、側壁絶縁膜23が誘電体膜18及び上部電極19の側面に接触していてもよい。
【0036】
(第3の実施形態)
図9は、第3の実施形態に係る半導体記憶装置の一例を示している。この半導体記憶装置は、キャパシタCp及びビアコンタクト24の構成が第1の実施形態と異なっており、その他の構成は第1の実施形態と同様である。
【0037】
第1の実施形態において、下部電極17の下方に位置するビアコンタクト24の径は、連続して徐々に小さくなっていず、ビアコンタクト24の径に段差が生じている。これに対して、第3の実施形態において、下部電極17の下方に位置するビアコンタクト24の径は、図9に示すように、段差が無く、徐々に小さくなっている。
【0038】
図10は、第3の実施形態の製造方法を示している。第3の実施形態は、ビアコンタクト用の開口41を形成する工程のみが第1の実施形態と異なり、その他の工程は、第1の実施形態と同様である。
【0039】
図10において、ビアコンタクト用の開口41を形成する場合、先ず、層間絶縁膜22に対して高い選択比を有するガスを用いてRIEにより層間絶縁膜22をエッチングする(E1)。この後、エッチングがキャパシタCpに到達する辺りで、キャパシタCpを構成する上部電極19、誘電体膜18及び下部電極17もエッチングできるガス系に切り替え、層間絶縁膜22とキャパシタCpの両方をエッチングする(E2)。次いで、キャパシタCpを含むエッチングが終了した場合、層間絶縁膜22用のガス系に戻し、層間絶縁膜22のみをエッチングする(E3)。この後、第1の実施形態と同様に、開口41内に側壁絶縁膜23、ビアコンタクト24を順次形成する。
【0040】
上記第3の実施形態によれば、層間絶縁膜22のみをエッチングする範囲(E1、E3)と、キャパシタCp及び層間絶縁膜22の両方をエッチングする範囲(E2)とで、エッチングガスを切り替え、キャパシタCpも層間絶縁膜22とともにエッチングしている。このため、下部電極17の下方に位置する開口41の径が極端に細くなることを防止でき、段部の無いビアコンタクト24を形成することが可能である。したがって、下部電極17より下方に位置するビアコンタクト24の径を確保することができるため、選択トランジスタTrのソース/ドレイン領域16に確実にビアコンタクト24を接続することができ、歩留まりを向上させることがきる。
【0041】
(第4の実施形態)
図11は、第4の実施形態に係る半導体記憶装置の一例を示している。第1乃至第3の実施形態は、開口31、41の内側面、すなわち、ビアコンタクト24の側壁に側壁絶縁膜23を形成し、ビアコンタクト24とキャパシタCpとのショートを防止していた。これに対して、第4の実施形態は、ビアコンタクト24の側壁に側壁絶縁膜を形成せず、キャパシタCpの側面に絶縁膜51を形成している。この絶縁膜51によりビアコンタクト24とキャパシタCpとのショートを防止している。
【0042】
図12乃至図14は、図11に示す半導体記憶装置の製造方法の一例を示している。キャパシタCpを形成するまでの製造工程は第1の実施形態と同様である。
【0043】
図12に示すように、キャパシタCpを形成した後、層間絶縁膜22a上にキャパシタCpを覆う絶縁膜51aを例えばCVD法、ALD法などのカバレッジの良い成膜方法を用いて堆積させる。絶縁膜51aの材料は、例えばAl2O3,SiN等であり、層間絶縁膜22aに対して十分な選択比がとれる絶縁膜であればよい。また、絶縁膜51aの膜厚は、キャパシタCpとビアコンタクト24とを絶縁できる程度であればよい。
【0044】
次に、図13に示すように、例えばRIE法を用いて、絶縁膜51aのうち水平方向の余分な部分を除去する。この際、キャパシタCpの側壁に位置する絶縁膜51aも後退する可能性がある。エッチングにおいて、このような状態が生じる可能性のガス系を使用する場合は、予め絶縁膜51aを厚めに堆積させる必要がある。このようにして、キャパシタCpの側壁に絶縁膜51が形成される。
【0045】
尚、キャパシタCpの側壁に形成された傾斜の角度が小さい場合、絶縁膜51aがエッチングされ易くなる。このため、キャパシタCpの側壁はできる限り垂直に近い必要がある。
【0046】
次いで、図14に示すように、第1の実施形態と同様に、層間絶縁膜22a上にキャパシタCpを覆う層間絶縁膜22bを形成して平坦化する。この層間絶縁膜22b内に上部電極21に接続されるコンタクト21を形成する。この後、層間絶縁膜22b、22a内にソース/ドレイン領域16を露出させる開口52を形成する。開口52をRIE法により形成する時、キャパシタCpの側壁に形成された絶縁膜51をエッチングせず、層間絶縁膜22b、22aだけをエッチングする必要がある。したがって、このエッチングには、例えばフッ素系のガスが用いられる。この後、開口52を例えばAl、Cu等の金属材料で埋め込み、余分な金属材料をCMP法により除去することにより、図11に示すビアコンタクト24が形成される。次いで、ビアコンタクト24とコンタクト21を接続する配線層25が形成される。
【0047】
尚、配線層25は、第1の実施形態と同様に、例えばダマシン法を用いてビアコンタクト24と同時に形成してもよい。
【0048】
また、絶縁膜51aを形成した後、キャパシタCpの側壁に絶縁膜51を形成するエッチングをせず、層間絶縁膜22a、22bとともに絶縁膜51aを除去して開口52を形成することもできる。この場合、層間絶縁膜22a、22bと絶縁膜51aの両方をエッチングできるガス系を用いる必要がある。
【0049】
上記第4の実施形態によれば、キャパシタCpの側壁に絶縁膜51を形成している。したがって、ビアコンタクト24の側面、すなわち、アスペクト比の大きな開口52の側面に絶縁膜を形成する必要がないため、製造が容易である。しかも、開口52内に絶縁膜を形成する場合、開口52の底部に絶縁膜が残り、コンタクト不良が生じることがあるが、第4の実施形態によれば、コンタクト不良を回避でき、歩留まりを向上することが可能である。
【0050】
(第5の実施形態)
図15は、第5の実施形態に係る半導体記憶装置の一例を示している。選択トランジスタTr及びキャパシタCpの構成は、第1、第4の実施形態と同様である。しかし、第4の実施形態と異なり、キャパシタCpの側壁にビアコンタクト24と接する絶縁部61が形成されている。
【0051】
図16は、第5の実施形態に係る半導体記憶装置の製造方法を示している。ここで、開口62を形成するまでの製造工程は第1の実施形態と同様である。この後、開口62を介して、例えば酸化や薬液処理などの化学反応を用いてキャパシタCpの側壁に位置する下部電極17、誘電体膜18、上部電極19の一部を酸化させ、絶縁部61を形成する。すなわち、キャパシタCpの側壁でビアコンタクト24に接触する部分を絶縁化する。次いで、開口62底部の酸化膜を除去した後、第4の実施形態と同様にビアコンタクト24及び配線層25を形成する。
【0052】
上記第5の実施形態によっても第4の実施形態と同様の効果を得ることがきる。しかも、キャパシタCpの側壁の一部を絶縁化して絶縁部61を形成しているため、キャパシタCpとは別に絶縁膜を形成する必要がない。したがって、キャパシタCpとビアコンタクト24との相互間隔を絶縁膜により広げたり、キャパシタのサイズを小さくしたりすることなく、キャパシタCpとビアコンタクト24を確実に絶縁することが可能である。
【0053】
(第6の実施形態)
図17は、第6の実施形態に係る半導体記憶装置の一例を示している。第6の実施形態において、キャパシタCp、選択トランジスタTrは第1の実施形態と同様であり、配線層25とソース/ドレイン領域16とを接続するビアコンタクト71の構成及び製造方法が第1の実施形態と相違している。
【0054】
すなわち、図17において、ビアコンタクト71は、半導体基板11(ソース/ドレイン領域16)からキャパシタCpの下方までに形成された第1の部分71aと、この第1の部分71aと配線層25との間の第2の部分71bとにより構成されている。第2の部分71bは、第1の実施形態と同様に、ビアコンタクト24と側壁絶縁膜23により構成され、ビアコンタクト24と側壁絶縁膜23は、キャパシタCpの下方に延出されている。
【0055】
図18乃至図21は、第6の実施形態に係る半導体記憶装置の製造方法を示している。
【0056】
図18に示すように、半導体基板11の表面領域に選択トランジスタTrを形成し、この後、半導体基板11上に選択トランジスタTrを覆う層間絶縁膜22aを形成して平坦化する。次いで、層間絶縁膜22a内にソース/ドレイン領域16に接続されるビアコンタクト71の第1の部分71aを形成する。すなわち、層間絶縁膜22a内にソース/ドレイン領域16を露出する図示せぬ開口を形成し、この開口内に金属材料を埋め込み、開口外部の金属材料を例えばCMP法により除去する。
【0057】
この後、図19に示すように、層間絶縁膜22a上に層間絶縁膜22cを形成する。層間絶縁膜22cの材料は、層間絶縁膜22aの材料と同一であり、例えばSiO2が用いられる。この後、層間絶縁膜22b、22a内にソース/ドレイン領域15に接続されるコンタクトプラグ20が形成される。このコンタクトプラグ20の形成方法は、前記第1の部分71aと同様である。
【0058】
次に、図20に示すように、層間絶縁膜22cの上に、第1の実施形態と同様にしてキャパシタCpが形成され、キャパシタCpの下部電極17とコンタクトプラグ20とが接続される。
【0059】
この後、図21に示すように、層間絶縁膜22cの上に、キャパシタCpを覆う層間絶縁膜22bが形成される。この層間絶縁膜22b内に、第1の実施形態と同様にしてキャパシタCpの上部電極19に接続されるコンタクト21が形成される。次いで、第1の実施形態と同様の方法により、層間絶縁膜22b、22cにビアコンタクトの第2の部分71bを形成する。すなわち、先ず、層間絶縁膜22b、22cをRIE法によりエッチングし、層間絶縁膜22b、22c内に前記ビアコンタクト71の第1の部分71aの上面を露出する開口72を形成する。このエッチングの条件は、層間絶縁膜22b、22cに対する選択比が大きく設定されている。このため、キャパシタCpは殆んどエッチングされず、開口72の中間に段部が形成され、開口72の下部はキャパシタCpにより径が上部に比べて小さくされている。
【0060】
次に、図22に示すように、開口72の側壁に側壁絶縁膜23を形成し、この後、金属材料により開口72を埋め込み平坦化する。次いで、第2の部分71bとコンタクト21とを接続する配線層25を形成する。
【0061】
上記第6の実施形態によれば、ビアコンタクト71を半導体基板11(ソース/ドレイン領域16)からキャパシタCpの下方までの第1の部分71aと、この第1の部分71aと配線層25との間の第2の部分71bとにより構成し、第1の部分71aを予め形成し、この後、第2の部分71bを形成している。このため、製造工程は若干増加するが、第1、第2の部分71a、71bを形成する際に形成する開口のアスペクト比を小さくすることができる。したがって、各開口を金属材料により確実に埋め込むことができ、コンタクト不良を低減して歩留まりを向上させることができる。
【0062】
尚、第6の実施形態において、キャパシタCpとビアコンタクト71との絶縁は、ビアコンタクトの第2の部分71bの側壁に形成した側壁絶縁膜23により行なっている。しかし、これに限定されるものではなく、第4の実施形態のように、キャパシタの側面に絶縁膜を形成したり、第5の実施形態のように、キャパシタの一部を絶縁化したりする方法を適用することも可能である。
【0063】
(第7の実施形態)
図22は、第7の実施形態に係る半導体記憶装置の一例を示している。
【0064】
第6の実施形態は、ビアコンタクト71の第1の部分71aとキャパシタCpとのショートを回避するため、第1の部分71aをキャパシタCpの下部電極17より下方に形成した。このため、ビアコンタクト71の第1の部分71aとコンタクトプラグ20は、別の工程により形成した。これに対して、第7の実施形態は、ビアコンタクト71の第1の部分71aとキャパシタCpとのショートを回避でき、且つ、ビアコンタクト71の第1の部分71aとコンタクトプラグ20を同時に形成する。
【0065】
図22に示すように、ビアコンタクト71を構成する第1の部分71aの上面とコンタクトプラグ20の上面の高さは一致している。また、ビアコンタクト71の第2の部分71bは、キャパシタCpの側面を若干除去して形成している。このため、第2の部分71bの底部は、第6の実施形態に比べて径が大きく設定されている。したがって、第1の部分71aの上面とキャパシタCpの下部電極17との水平方向の距離は、第6の実施形態に比べて広くなっている。
【0066】
図23、図24は、第7の実施形態に係る半導体記憶装置の製造方法を示している。図23に示すように、半導体基板11の表面領域に選択トランジスタTrを形成し、この後、半導体基板11上に選択トランジスタTrを覆う層間絶縁膜22aを形成して平坦化する。次いで、層間絶縁膜22a内にソース/ドレイン領域15に接続されるコンタクトプラグ20と、ソース/ドレイン領域15に接続されるビアコンタクト71の第1の部分71aを形成する。すなわち、層間絶縁膜22a内にソース/ドレイン領域15、16を露出する図示せぬ開口を形成し、これら開口内に金属材料を埋め込み、開口外部の金属材料を例えばCMP法により除去する。
【0067】
次に、図24に示すように、層間絶縁膜22aの上に、第1の実施形態と同様にしてキャパシタCpが形成され、キャパシタCpの下部電極17とコンタクトプラグ20とが接続される。この後、層間絶縁膜22aの上に、キャパシタCpを覆う層間絶縁膜22bが形成される。この層間絶縁膜22b内に、第1の実施形態と同様にしてキャパシタCpの上部電極19に接続されるコンタクト21が形成される。
【0068】
次いで、第4の実施形態と同様の方法により、層間絶縁膜22bにビアコンタクトの第2の部分71bを形成する。すなわち、先ず、層間絶縁膜22bをRIE法によりエッチングし、層間絶縁膜22b内に前記ビアコンタクト71の第1の部分71aの上面を露出する開口81を形成する。このエッチングは、層間絶縁膜22bとキャパシタCpの両方をエッチングするガス系を用いて行なわれる。このため、開口81の中間に段部が形成されることがなく、開口81の下部の径は第6の実施形態に比べて大きくなる。次に、図17に示すように、開口81の側壁に側壁絶縁膜23を形成し、この後、金属材料24により開口72を埋め込み平坦化する。次いで、第2の部分71bとコンタクト21とを接続する配線層25を形成する。
【0069】
上記第7の実施形態によれば、ビアコンタクト71の第2の部分71bは、キャパシタCpの側面を若干除去して形成しているため、第2の部分71bの底部の径は、第6の実施形態に比べて大きく設定されている。したがって、第1の部分71aの上面とキャパシタCpの下部電極17との水平方向の距離を、第6の実施形態に比べて広くできる。このため、ビアコンタクト71の第1の部分71aとコンタクトプラグ20を同時に形成した場合においても、ビアコンタクト71の第1の部分71aとキャパシタCpとのショートを回避できる。
【0070】
しかも、ビアコンタクト71の第2の部分71bの底部の径が大きいため、第1の部分71aとの接続マージンを大きくすることができ、ビアコンタクト71を確実に形成することができる。
【0071】
さらに、ビアコンタクト71の第1の部分71aとコンタクトプラグ20を同時に形成できるため、第6の実施形態に比べて、製造工程を削減できる。
【0072】
(第8の実施形態)
図25は、第8の実施形態に係る半導体記憶装置の一例を示している。第8の実施形態は、チェーン型で、下部電極のコンタクトが例えばゲート電極の幅方向にオフセットしたタイプの半導体記憶装置に第1の実施形態を適用した場合を示しており、第1の実施形態と同一部分には同一符号を付している。
【0073】
図25において、半導体基板11の表面領域には、選択トランジスタTr1、Tr2が形成されている。これら選択トランジスタTr1、Tr2の上方には、キャパシタCp1、Cp2が形成されている。キャパシタCp1、Cp2は、共通の下部電極17の上に誘電体膜18−1、18−2が形成され、これら誘電体膜18−1、18−2の上に上部電極19−1、19−2が形成されている。選択トランジスタTr1、Tr2、及びキャパシタCp1、Cp2は、層間絶縁膜22により覆われている。
【0074】
層間絶縁膜22内には、下部電極17上に接続されたコンタクト91aが形成され、このコンタクト91aは配線91b、ビアコンタクト91cを介して選択トランジスタTr1、Tr2に共通のソース/ドレイン拡散層15に接続されている。
【0075】
上部電極19−1、19−2にはコンタクト21−1、21−2がそれぞれ接続され、選択トランジスタTr−1、Tr−2のソース/ドレイン領域16−1、16−2には第1の実施形態と同様の構成のビアコンタクト24−1、24−2が接続されている。これらビアコンタクト24−1、24−2の側壁には下部電極17とビアコンタクト24−1、24−2とをそれぞれ絶縁する側壁絶縁膜23−1、23−2が形成されている。
【0076】
第8の実施形態によれば、ビアコンタクト24−1、24−2の側壁に側壁絶縁膜23−1、23−2を形成しているため、チェーン型、且つオフセット型の半導体記憶装置において、素子が微細化された場合においてもキャパシタCpとビアコンタクト24−1、24−2とを確実に絶縁することができる。
【0077】
尚、第8の実施形態はチェーン型、且つオフセット型の半導体記憶装置に第1の実施形態を適用した場合について説明したが、第2乃至第7の実施形態を適用することも可能である。
【0078】
また、上記第1乃至第8の実施形態は、キャパシタが選択トランジスタに並列接続されたチェーン型の半導体記憶装置について説明した。しかし、チェーン型の半導体記憶装置に限定されるものではなく、キャパシタとビアコンタクトの間隔が狭いタイプの半導体記憶装置に第1乃至第8の実施形態を適用することが可能である。
【0079】
さらに、第1乃至第8の実施形態において、ビアコンタクト及び配線は、例えばAlやWを用いたが、これに限らず、例えばCuを用いることも可能である。この場合、デュアルダマシン技術を用いてビアコンタクトと配線を同時に形成し、この後、CMPにより不要なCuを除去すればよい。
【0080】
また、第1乃至第8の実施形態は、強誘電体メモリ及びDRAMのいずれにも適用可能である。
【0081】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【0082】
【図1】第1の実施形態に係る半導体記憶装置の一例を示す断面図。
【図2】第1の実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図3】図2に続く製造工程を示す断面図。
【図4】図3に続く製造工程を示す断面図。
【図5】図4に続く製造工程を示す断面図。
【図6】図5に続く製造工程を示す断面図。
【図7】第2の実施形態に係る半導体記憶装置の一例を示す断面図。
【図8】第2の実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図9】第3の実施形態に係る半導体記憶装置の一例を示す断面図。
【図10】第3の実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図11】第4の実施形態に係る半導体記憶装置の一例を示す断面図。
【図12】第4の実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図13】図12に続く製造工程を示す断面図。
【図14】図13に続く製造工程を示す断面図。
【図15】第5の実施形態に係る半導体記憶装置の一例を示す断面図。
【図16】図15に続く製造工程を示す断面図。
【図17】第6の実施形態に係る半導体記憶装置の一例を示す断面図。
【図18】第6の実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図19】図18に続く製造工程を示す断面図。
【図20】図19に続く製造工程を示す断面図。
【図21】図20に続く製造工程を示す断面図。
【図22】第7の実施形態に係る半導体記憶装置の一例を示す断面図。
【図23】図22に続く製造工程を示す断面図。
【図24】図23に続く製造工程を示す断面図。
【図25】第8の実施形態に係る半導体記憶装置の一例を示す断面図。
【符号の説明】
【0083】
Tr、Tr−1、Tr−2…選択トランジスタ、Cp…キャパシタ、11…半導体基板、13…ゲート電極、15、16…ソース/ドレイン領域、17…下部電極、18、18−1、18−2…誘電体膜、19、19−1、19−2…上部電極、20、21…コンタクトプラグ、23、23−1、23−2…側壁絶縁膜、24、24−1、24−2…ビアコンタクト。
【特許請求の範囲】
【請求項1】
半導体基板の表面領域に形成され、ゲート電極とソース/ドレイン領域を有するトランジスタと、
前記トランジスタの上方に形成され、第1の電極、第2の電極、及び前記第1、第2の電極の相互間に形成された誘電体膜とを有し、前記トランジスタにより選択されるキャパシタと、
前記キャパシタの側面部で、前記キャパシタの少なくとも一部に近接して形成され、前記ソース/ドレイン領域の一方に接続される第1のコンタクトと、
前記第1のコンタクトの側壁で、少なくとも前記キャパシタに接して形成された側壁絶縁膜と
を具備することを特徴とする半導体記憶装置。
【請求項2】
前記絶縁膜は、前記キャパシタの側面部より下方に延出して形成されていることを特徴とする請求項1記載の半導体記憶装置。
【請求項3】
半導体基板の表面領域に形成され、ゲート電極とソース/ドレイン領域を有するトランジスタと、
前記トランジスタの上方に形成され、第1の電極、第2の電極、及び前記第1、第2の電極の相互間に形成された誘電体膜とを有し、前記トランジスタにより選択されるキャパシタと、
前記キャパシタの側面部に形成された絶縁膜と、
前記キャパシタの側面部で、一部が前記絶縁膜に接して形成され、前記ソース/ドレイン領域の一方に接続される第1のコンタクトと
を具備することを特徴とする半導体記憶装置。
【請求項4】
半導体基板の表面領域にゲート電極及びソース/ドレイン領域を有するトランジスタを形成し、
前記半導体基板上に前記トランジスタを覆う第1の絶縁膜を形成し、
前記第1の絶縁膜内に前記ソース/ドレイン領域の一方に接続された第1のコンタクトを形成し、
前記第1の絶縁膜上に第1の電極材料、誘電体膜、第2の電極材料を順次形成し、
前記第2の電極材料、誘電体膜、第1の電極材料をエッチングして第1の電極、誘電体膜、第2の電極を有するキャパシタを形成し、
前記第1の絶縁膜上に前記キャパシタを覆う第2の絶縁膜を形成し、
前記第2の絶縁膜に前記第2の電極に接続される第2のコンタクトを形成し、
前記第2の絶縁膜内で、前記キャパシタの少なくとも一部に接し、前記ソース/ドレイン領域の他方を露出する開口を形成し、
前記開口の内側面に第3の絶縁膜を形成し、
前記開口内に前記ソース/ドレイン領域の他方に接続される第3のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【請求項5】
半導体基板の表面領域にゲート電極及びソース/ドレイン領域を有するトランジスタを形成し、
前記半導体基板上に前記トランジスタを覆う第1の絶縁膜を形成し、
前記第1の絶縁膜内に前記ソース/ドレイン領域の一方に接続された第1のコンタクトを形成し、
前記第1の絶縁膜上に第1の電極材料、誘電体膜、第2の電極材料を順次形成し、
前記第2の電極材料、誘電体膜、第1の電極材料をエッチングして第1の電極、誘電体膜、第2の電極を有するキャパシタを形成し、
前記キャパシタの側壁に第2の絶縁膜を形成し、
前記第1の絶縁膜上に前記キャパシタを覆う第3の絶縁膜を形成し、
前記第3の絶縁膜内に前記第2の電極に接続される第2のコンタクトを形成し、
前記第1、第3の絶縁膜内で、前記第2の絶縁膜の一部に接し、前記ソース/ドレイン領域の他方を露出する開口を形成し、
前記開口内に前記ソース/ドレイン領域の他方に接続される第3のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【請求項6】
半導体基板の表面領域にゲート電極及びソース/ドレイン領域を有するトランジスタを形成し、
前記半導体基板上に前記トランジスタを覆う第1の絶縁膜を形成し、
前記第1の絶縁膜内に前記ソース/ドレイン領域の一方に接続された第1のコンタクトを形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第1、及び第2の絶縁膜内に前記ソース/ドレイン領域の他方に接続された第2のコンタクトを形成し、
前記第2の絶縁膜上に第1の電極材料、誘電体膜、第2の電極材料を順次形成し、
前記第2の電極材料、誘電体膜、第1の電極材料をエッチングして第1の電極、誘電体膜、第2の電極を有するキャパシタを形成し、
前記第2の絶縁膜上に前記キャパシタを覆う第3の絶縁膜を形成し、
前記第3の絶縁膜内に前記第2の電極に接続される第3のコンタクトを形成し、
前記第2、第3の絶縁膜内で、前記キャパシタの側壁に接し、第1のコンタクトの上面を露出する開口を形成し、
前記開口の側面に第4の絶縁膜を形成し、
前記開口内に前記第1のコンタクトに接続された第4のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【請求項1】
半導体基板の表面領域に形成され、ゲート電極とソース/ドレイン領域を有するトランジスタと、
前記トランジスタの上方に形成され、第1の電極、第2の電極、及び前記第1、第2の電極の相互間に形成された誘電体膜とを有し、前記トランジスタにより選択されるキャパシタと、
前記キャパシタの側面部で、前記キャパシタの少なくとも一部に近接して形成され、前記ソース/ドレイン領域の一方に接続される第1のコンタクトと、
前記第1のコンタクトの側壁で、少なくとも前記キャパシタに接して形成された側壁絶縁膜と
を具備することを特徴とする半導体記憶装置。
【請求項2】
前記絶縁膜は、前記キャパシタの側面部より下方に延出して形成されていることを特徴とする請求項1記載の半導体記憶装置。
【請求項3】
半導体基板の表面領域に形成され、ゲート電極とソース/ドレイン領域を有するトランジスタと、
前記トランジスタの上方に形成され、第1の電極、第2の電極、及び前記第1、第2の電極の相互間に形成された誘電体膜とを有し、前記トランジスタにより選択されるキャパシタと、
前記キャパシタの側面部に形成された絶縁膜と、
前記キャパシタの側面部で、一部が前記絶縁膜に接して形成され、前記ソース/ドレイン領域の一方に接続される第1のコンタクトと
を具備することを特徴とする半導体記憶装置。
【請求項4】
半導体基板の表面領域にゲート電極及びソース/ドレイン領域を有するトランジスタを形成し、
前記半導体基板上に前記トランジスタを覆う第1の絶縁膜を形成し、
前記第1の絶縁膜内に前記ソース/ドレイン領域の一方に接続された第1のコンタクトを形成し、
前記第1の絶縁膜上に第1の電極材料、誘電体膜、第2の電極材料を順次形成し、
前記第2の電極材料、誘電体膜、第1の電極材料をエッチングして第1の電極、誘電体膜、第2の電極を有するキャパシタを形成し、
前記第1の絶縁膜上に前記キャパシタを覆う第2の絶縁膜を形成し、
前記第2の絶縁膜に前記第2の電極に接続される第2のコンタクトを形成し、
前記第2の絶縁膜内で、前記キャパシタの少なくとも一部に接し、前記ソース/ドレイン領域の他方を露出する開口を形成し、
前記開口の内側面に第3の絶縁膜を形成し、
前記開口内に前記ソース/ドレイン領域の他方に接続される第3のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【請求項5】
半導体基板の表面領域にゲート電極及びソース/ドレイン領域を有するトランジスタを形成し、
前記半導体基板上に前記トランジスタを覆う第1の絶縁膜を形成し、
前記第1の絶縁膜内に前記ソース/ドレイン領域の一方に接続された第1のコンタクトを形成し、
前記第1の絶縁膜上に第1の電極材料、誘電体膜、第2の電極材料を順次形成し、
前記第2の電極材料、誘電体膜、第1の電極材料をエッチングして第1の電極、誘電体膜、第2の電極を有するキャパシタを形成し、
前記キャパシタの側壁に第2の絶縁膜を形成し、
前記第1の絶縁膜上に前記キャパシタを覆う第3の絶縁膜を形成し、
前記第3の絶縁膜内に前記第2の電極に接続される第2のコンタクトを形成し、
前記第1、第3の絶縁膜内で、前記第2の絶縁膜の一部に接し、前記ソース/ドレイン領域の他方を露出する開口を形成し、
前記開口内に前記ソース/ドレイン領域の他方に接続される第3のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【請求項6】
半導体基板の表面領域にゲート電極及びソース/ドレイン領域を有するトランジスタを形成し、
前記半導体基板上に前記トランジスタを覆う第1の絶縁膜を形成し、
前記第1の絶縁膜内に前記ソース/ドレイン領域の一方に接続された第1のコンタクトを形成し、
前記第1の絶縁膜上に第2の絶縁膜を形成し、
前記第1、及び第2の絶縁膜内に前記ソース/ドレイン領域の他方に接続された第2のコンタクトを形成し、
前記第2の絶縁膜上に第1の電極材料、誘電体膜、第2の電極材料を順次形成し、
前記第2の電極材料、誘電体膜、第1の電極材料をエッチングして第1の電極、誘電体膜、第2の電極を有するキャパシタを形成し、
前記第2の絶縁膜上に前記キャパシタを覆う第3の絶縁膜を形成し、
前記第3の絶縁膜内に前記第2の電極に接続される第3のコンタクトを形成し、
前記第2、第3の絶縁膜内で、前記キャパシタの側壁に接し、第1のコンタクトの上面を露出する開口を形成し、
前記開口の側面に第4の絶縁膜を形成し、
前記開口内に前記第1のコンタクトに接続された第4のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【公開番号】特開2006−41365(P2006−41365A)
【公開日】平成18年2月9日(2006.2.9)
【国際特許分類】
【出願番号】特願2004−221927(P2004−221927)
【出願日】平成16年7月29日(2004.7.29)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年2月9日(2006.2.9)
【国際特許分類】
【出願日】平成16年7月29日(2004.7.29)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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