【課題】高誘電率の絶縁膜を含む半導体素子及びその製造方法を提供する。
【解決手段】半導体基板にそれぞれ形成された第１及び第２不純物領域と、半導体基板上に第１及び第２不純物領域とそれぞれ接して形成され、Ｈｆシリケート、Ｚｒシリケート、Ｙシリケートまたはランタン系金属シリケートのうち少なくとも何れか一つの物質を含む絶縁膜と、絶縁膜上に形成されたゲート電極層と、を含む高誘電率の絶縁膜を含む半導体メモリ素子。 （もっと読む）

【課題】 本発明は、リーク電流を抑制して半導体装置の信頼性を向上させることができる半導体装置の製造方法を提供することを目的とする。
【解決手段】 半導体基板１０上に第１の絶縁膜２０を形成するステップと、第１の絶縁膜２０上に第１の導電層３０を形成するステップと、外界と隔離された第１の処理室内において、第１の導電層３０上に第２の絶縁膜７０を形成するステップと、第１の処理室内において、第２の絶縁膜７０に対して改質処理を行った後、第１の処理室から半導体基板１０を外界に搬出するステップと、第２の処理室内において、第２の絶縁膜７０に対して熱アニール処理を行うステップと、第２の絶縁膜７０上に第２の導電層８０を形成するステップとを備えることを特徴とする （もっと読む）

【課題】シリコン基板上に(111)配向性PZT系誘電体膜を、組成ずれが起こらず、高純度でしかも必要最小限の熱付与により形成することができる、(111)配向性PZT系誘電体膜形成用基板、かかる基板を利用することにより得られる高純度(111)配向性PZT系誘電体膜およびかかる基板を利用する高純度(111)配向性PZT系誘電体膜の製造方法を提供する
【解決手段】シリコン基体上に順次、チタン膜と白金膜を設けた基板材料を加熱処理することにより得られ、該白金膜上に酸化チタンを含む配向制御層が形成された(111)配向PZT系誘電体膜形成用基板。この基板を利用することにより得られる(111)配向PZT系誘電体膜。 （もっと読む）

【課題】 工程の追加なしに又は少ない工程を追加するだけで、信頼性の高いメモリセルを有する半導体記憶装置を形成する。
【解決手段】 ワード線となるゲート電極２０と、下部電極１２Ａ、容量絶縁膜１３及び上部電極１４からなるキャパシタとによってメモリセルが構成されている。ダミーワード線となるダミーゲート電極２１と、ダミー下部電極１２Ｂ、容量絶縁膜１３及び上部電極１４からなるキャパシタとによってダミーセルが構成されている。ダミー下部電極１２Ｂの短辺寸法が下部電極１２Ａの短辺寸法よりも小さく設定されている。 （もっと読む）

【課題】強誘電体膜を結晶化する際のクラックの発生を抑え、容量素子にリーク電流の増加及び分極特性の劣化が発生することを防止して、高性能の半導体記憶装置を実現できるようにする。
【解決手段】トランジスタが形成された半導体基板の上に、第１の層間絶縁膜１５が形成され、第１の層間絶縁膜１５の上には、トランジスタと電気的に接続され、下から順次形成された下部電極２２と、ＳＢＴＮからなる容量絶縁膜２３と、上部電極２４とによって容量素子が形成されている。下部電極２２は、各下部電極２２の中央部を露出させる複数の開口部が設けられた、第２の層間絶縁膜２５に覆われている。第２の層間絶縁膜２５の上面における開口部及び開口部の周辺領域に跨るように容量絶縁膜２３と上部電極２４とが順次形成されており、容量素子の有効領域は、容量絶縁膜２３が下部電極２２と接する領域と等しくなっている。 （もっと読む）

高密度メモリアレイの磁性素子（３００）は、リセッタブル層（３０４）及び記憶層（３０２）を含む。リセッタブル層は、外部に生じる少なくとも一つの磁界によって選択方向に設定される磁化を有する。記憶層は、少なくとも一つの磁化容易軸を有し、かつ書き込み電流が磁性素子を流れると、スピントランスファー効果に基づいて方向を変える磁化を有する。磁性素子の別の実施形態は更に別の多層構造（４０９）を含み、トンネルバリア層（４１０）、ピン磁性層（４１１）、及び反強磁性層（４１２）により形成され、この反強磁性層は、ピン層の磁化を所定の方向に固定する。磁性素子の更に別の実施形態は、更に別の多層構造（５０９）を含み、この多層構造はトンネルバリア層（５１４）及び第２リセッタブル層（５１３）により形成され、この第２リセッタブル層は、基本形態のリセッタブル層の磁気モーメントとは異なる磁気モーメントを有する。
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【課題】各製造工程段階の評価が正確且つ現実的に適用できる工業製品の製造方法を提供する。
【解決手段】工業製品の実マスクによるリソグラフィ工程を利用して、被処理基体の表面に、工業製品の一部をなす実パターン１１２_j-2，１１２_j-1，１１２_j，１１２_j+1，１１２_j+2を形成する工程と、この実パターンの上に配線変更用絶縁膜を形成する工程と、この配線変更用絶縁膜の一部を実パターンの一部が露出するように選択的に除去し、複数の電位抽出用コンタクトホール１１３_j-2，１１３_j-1，１１３_j，１１３_j+1，１１３_j+2；を開口する工程と、電位抽出用コンタクトホールを介して実パターンに電気的に接続される複数の評価用引出し配線１１１_i，１１１_i+1，を形成する工程と、この評価用引出し配線を用いて、実パターンのパターン欠陥を電気的に検出する工程とを含む。 （もっと読む）

【課題】微細化が容易な半導体記憶装置を提供する。
【解決手段】メモリ素子１は、Ｐ型ウェル領域１０２上には形成されゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成されたゲート電極１０４と、ゲート電極１０４の両側に形成され、電荷を保持する機能を有するメモリ機能体１０５ａ，１０５ｂと、ゲート電極１０４下に形成されたＰ型のチャネル領域１２１と、チャネル領域１２１の両側に形成されたＮ型の第１，第２の拡散領域１０８ａ，１０８ｂとを備えている。Ｎ型の第１，第２の拡散領域１０８ａ，１０８ｂは浅い拡散領域１０６ａ，１０６ｂと深い拡散領域１０７ａ，１０７ｂとから構成されている。浅い拡散領域１０６ａ，１０６ｂは深い拡散領域１０７ａ，１０７ｂとチャネル領域１２１との間に形成されている。 （もっと読む）

【課題】 スピン注入効率を向上することにより、書き込みに要する電流値を低減することができる記憶素子を提供する。
【解決手段】 情報を磁性体の磁化状態により保持する記憶層１７に対して中間層１６を介して磁化固定層１９が設けられ、中間層１６が酸化マグネシウムから成り、中間層１６の下側に接する強磁性層１５がＣｏＦｅＢを主成分とする磁性材料から成り、積層方向に電流を流すことにより、記憶層１７の磁化Ｍ１の向きが変化して、記憶層１７に対して情報の記録が行われる記憶素子３を構成する。 （もっと読む）

【課題】 半導体装置製造プロセスを、テストピースなしに、所望の工程通り又は修正しながら進行することを可能とする半導体装置の製造方法を提供すること。
【解決手段】 複数の工程からなる半導体装置の製造方法において、前記複数の工程の少なくとも１つにおける実観測データを得る工程と、ａｂｉｎｉｔｉｏ分子動力学プロセスシミュレータ又は経験的ポテンシャルを与えた分子動力学ミュレータにより、前記複数の工程の少なくとも１つにおける予測データを得る工程と、前記予測データと実観測データとを逐次、実時間で比較検定する工程と、前記比較検定により、製造工程因子の設定値と、前記実観測データから推測される前記複数の製造工程因子との間に有意差が認められた場合、前記製造工程因子を逐次実時間で修正処理する工程とを具備することを特徴とする。 （もっと読む）

【課題】 誤書き込みを防止でき、且つ高集積化が容易な磁気メモリを提供する。
【解決手段】 磁気メモリ１が備えるＴＭＲ素子４は、積層方向に流れる電流の密度及びスピン方向に応じて磁化方向Ａが変化する第１磁性層４１と、第１磁性層４１の一方の面４１ａ上に設けられ、磁化方向Ｂが一定である第２磁性層４３と、第１磁性層４１と第２磁性層４３との間に設けられた非磁性絶縁層４２と、第１磁性層４１の他方の面４１ｂ上に設けられ、磁化方向Ｃが一定である第３磁性層４５と、第１磁性層４１と第３磁性層４５との間に設けられた第１非磁性導電層４４とを備え、第１磁性層４１における積層方向ＳＬと直交する断面の面積が０．００１μｍ^２以上であり且つ０．０２μｍ^２を超えないことを特徴とする。 （もっと読む）

【課題】 記憶層を製造上安定な手法で充分に薄い連続膜として形成して、スピントランスファによる記録電流を低減することを可能にする記憶素子を提供する。
【解決手段】 情報を磁性体の磁化状態により保持する記憶層５と非磁性層４と磁化固定層３とが積層されて成り、積層方向に電流を流すことにより、記憶層５へ書き込みが行われ、記憶層５の、非磁性層４とは反対側の界面近傍に、強磁性物質と非磁性物質との混合層領域７が形成されている記憶素子１０を構成する。 （もっと読む）

【課題】Ｓｂ、ＧａまたはＢｉがドーピングされた半導体メモリ素子及びその製造方法を提供する。
【解決手段】半導体基板にＳｂ、ＧａまたはＢｉのうち何れか一つの物質をドーパントとして含んでそれぞれ形成された第１及び第２不純物領域と、半導体基板上に第１及び前記第２不純物領域とそれぞれ接して形成され、電荷保存層及び高誘電体層を含む絶縁膜と、絶縁膜上に形成されたゲート電極層と、を含む半導体メモリ素子。 （もっと読む）

【課題】エッチング停止絶縁膜のエッチング時に生じるキャパシタの漏れ電流ソースの発生を防止できる半導体メモリ装置の製造方法を提供すること。
【解決手段】半導体基板（３１）上に層間絶縁膜（３２）を形成するステップと、コンタクトホール（３３）の側壁にストレージノードコンタクトスペーサ（３４）を形成するステップと、コンタクトホール（３３）の内部にストレージノードコンタクトプラグ（３５）を形成するステップと、層間絶縁膜（３２）をリセスするステップと、全面にエッチング停止絶縁膜（３６）及びストレージノード用絶縁膜（３７）を積層するステップと、絶縁膜（３７）及びエッチング停止絶縁膜（３６）をドライエッチングし、コンタクトプラグ（３５）及びコンタクトスペーサ（３４）を開放させる開放部（３８）を形成するステップと、下部電極（４０）、誘電膜（４１）及び上部電極（４２）を形成するステップとを含む。 （もっと読む）

【課題】エッチングダメージを十分補償しながら金属層への異常酸化の発生を防止して工程の信頼性および素子の電気的特性を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】本発明に係るフラッシュメモリ素子の製造方法は、半導体基板上にトンネル酸化膜、第１ポリシリコン層、誘電体膜、第２ポリシリコン層およびハードマスクが積層された構造のゲートラインを形成する段階と、ゲートラインの側壁を酸化工程で酸化させてエッチングダメージを補償する段階と、ハードマスクの高さまで絶縁膜を形成する段階と、ハードマスクを除去して第２ポリシリコン層上にダマシンパターンを形成する段階と、ダマシンパターンの第２ポリシリコン層上に金属層を形成する段階とを含んでなる。 （もっと読む）

【課題】素子の微細化(高集積化)と信頼性の高い安定した高速メモリ動作ができ、２ビット以上の記憶保持ができる半導体記憶装置を提供する。
【解決手段】半導体基板１０上に第１,第２の拡散層領域１７,１８を形成し、その第１,第２の拡散層領域１７,１８を連結するようにチャネル形成領域３１を形成する。上記チャネル形成領域３１上にゲート絶縁膜１２を形成し、そのゲート絶縁膜１２上にゲート電極１３を形成する。また、上記ゲート絶縁膜１２およびゲート電極１３の両側の側壁に電荷保持体６１,６２を形成する。上記チャネル形成領域３１にカーボンナノチューブを用いる。 （もっと読む）

【課題】 ＭＩＭ構造の容量素子の形成にあたり、表面が凹凸を有する下部電極の形成に際して高温の熱処理を必要としない半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、下部電極２０を形成する工程が、容量素子収容孔１８の表面に４００℃の基板温度でスパッタ法によってＣｏを堆積し、表面に凹凸を有するＣｏ膜１９を形成する工程と、Ｃｏ膜１９を覆って窒化チタンから成る下部電極２０を形成する工程とを有する。 （もっと読む）

【課題】エッチング停止絶縁膜のエッチング時のアタックによる隙間が原因で生じるキャパシタの漏れ電流ソースを除去できる半導体メモリ装置の製造方法を提供すること。
【解決手段】基板上に層間絶縁膜（５２）を形成するステップと、ストレージノードコンタクトホールの側壁にストレージノードコンタクトスペーサ（５３）を形成するステップと、ストレージノードコンタクトホール内にストレージノードコンタクトプラグ（５４）を形成するステップと、コンタクトスペーサ（５３）の上部が露出されるようにコンタクトプラグ（５４）の表面をリセスするステップと、全面にエッチング停止絶縁膜（５５）を形成するステップと、絶縁膜（５５）をエッチングし、コンタクトプラグ（５４）及びコンタクトスペーサ（５３）を開放させるトレンチホール（５７）を形成するステップと、下部電極（５９）、誘電膜（６０）及び上部電極（６１）を形成するステップとを含む。 （もっと読む）

メモリ装置（１００）およびその製造方法が提供される。メモリ装置（１００）は、半導体基板（１１０）と、半導体基板（１１０）に配置される電荷トラップ誘電体スタック（１１６、１１８、１２０）とを含む。ゲート電極（１２２）が電荷トラップ誘電体スタック（１１６、１１８、１２０）上に配置されており、ここでゲート電極（１２２）は半導体基板（１１０）の一部（１１４）内でチャネル（１２４）を電気的に画定する。メモリ装置（１００）は、１組のビット線（１１２）を含み、ビット線は下方部分と、実質的に台形の上方部分とを有する。
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【課題】ＴｉＮストレージノードを有するシリンダ構造のキャパシタを製造するためのウェットディップアウト時に、バンカー欠陥の発生を防止できる半導体メモリ装置の製造方法を提供すること。
【解決手段】半導体基板２１の上に層間絶縁膜２２を形成するステップと、ストレージノードコンタクトプラグ２３を形成するステップと、層間絶縁膜２２上にストレージノードコンタクトプラグ２３の上部を開放させるトレンチホールを有する第１のウェット損傷防止膜２５及び犠牲膜の積層膜を形成するステップと、トレンチホールの内部にストレージノード２９を形成するステップと、ストレージノード２９内部を満たす第２のウェット損傷防止膜３１を形成するステップと、犠牲膜を除去するステップと、第１及び第２のウェット損傷防止膜２５、３１を除去するステップと、ストレージノード２９上に誘電膜及びプレートを順に形成するステップとを含む。 （もっと読む）