Sb、GaまたはBiがドーピングされた半導体メモリ素子及びその製造方法
【課題】Sb、GaまたはBiがドーピングされた半導体メモリ素子及びその製造方法を提供する。
【解決手段】半導体基板にSb、GaまたはBiのうち何れか一つの物質をドーパントとして含んでそれぞれ形成された第1及び第2不純物領域と、半導体基板上に第1及び前記第2不純物領域とそれぞれ接して形成され、電荷保存層及び高誘電体層を含む絶縁膜と、絶縁膜上に形成されたゲート電極層と、を含む半導体メモリ素子。
【解決手段】半導体基板にSb、GaまたはBiのうち何れか一つの物質をドーパントとして含んでそれぞれ形成された第1及び第2不純物領域と、半導体基板上に第1及び前記第2不純物領域とそれぞれ接して形成され、電荷保存層及び高誘電体層を含む絶縁膜と、絶縁膜上に形成されたゲート電極層と、を含む半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、Sb、GaまたはBiがドーピングされた半導体メモリ素子及びその製造方法に係り、より詳細には半導体メモリ素子の製造時に熱処理温度を低くめて半導体メモリ素子に使われる誘電物質の結晶化を防止するために不純物領域にSb、GaまたはBiをドーピングした半導体メモリ素子及びその製造方法に関する。
【背景技術】
【0002】
半導体メモリ素子の性能は、情報保存容量とその情報の記録及び消去速度を増加させることに重点を置いて発展されてきた。このような半導体メモリは、回路的に連結された多数のメモリ単位セルを含む。
【0003】
DRAM(Dynamic Random Access Memory)のような半導体メモリ素子の単位セルは、一つのトランジスタ及び一つのキャパシタを含む。DRAMの場合、速いアクセス処理の長所があるが、保存された信号の保有時間が短い揮発性メモリ素子である。
【0004】
不揮発性メモリ素子の代表的な例はフラッシュメモリ素子である。そして、現在SONOSメモリ素子、MRAM、RRAM、PRAMなど多様な形態のメモリ素子が開発されている。フラッシュメモリ素子、SONOSメモリ素子またはフローティングゲート型メモリ素子では共通的に誘電定数の高い誘電物質(High−k:高k)を使用している。ここで、高k物質は誘電定数がSiO2の誘電定数である3.9より高い物質と定義する。
【0005】
図1A及び図1Bは、従来技術によるメモリ素子、具体的には高kを使用したSONOSメモリ素子の製造工程を示す図面である。
【0006】
図1Aを参照すると、半導体基板11上にトンネリング酸化層13、電荷保存層14、ブロッキング酸化層15、及びゲート電極層16を順次に形成させ、予め設定されたゲート幅に合わせてトンネリング酸化層13、電荷保存層14、ブロッキング酸化層15、及びゲート電極層16の両側部を除去し、半導体基板11の両側上部の表面を露出させる。トンネリング酸化層13は約3nmのSiO2より形成させ、電荷保存層14はHfO2より形成させ、ブロッキング酸化層15は約10nmのAl2O3より形成させうる。
【0007】
図1Bを参照すると、トンネリング酸化層13、電荷保存層14、ブロッキング酸化層15及びゲート電極層16構造のゲート両側に露出された半導体基板11の両側上部に所定の不純物(dopant)、例えばBまたはPなどをイオン注入などによりドーピングする。この時に使われる不純物は、半導体基板11のドーピング形態によって選ばれ、半導体基板11がn型である場合、第1不純物領域12a及び第2不純物領域12bは、主にIII族物質を注入してp型でドーピングし、半導体基板11がp型である場合には主にV族物質を注入してn型でドーピングする。各層の物質は、例えば、トンネリング酸化層13はSiO2、電荷保存層14はHfO2、そして、ブロッキング酸化層はAl2O3より形成され、その他に多くの選択可能な物質を使用しうる。
【0008】
図1Bのように半導体基板11に不純物を注入した後に、通常第1不純物領域12a及び第2不純物領域12bを活性化させるために熱処理工程が行なわれる。このために900〜1000℃の高温で加熱する。このような高温熱処理工程によって第1不純物領域12a及び第2不純物領域12bが活性化されると、半導体メモリ素子として有用に使用できる。
【0009】
しかし、前記した高温熱処理工程は半導体メモリ素子のゲート構造に使用する高誘電定数の誘電物質の結晶化を誘導する恐れがある。一般に、初期蒸着状態で非晶質状態である場合には半導体メモリ素子の作動の際、例えば、ゲート電極16との絶縁特性を維持することが重要である。しかし、ブロッキング酸化層15の物質が高温の熱処理工程を通じて結晶化される場合、粒界領域などを通じて漏れ電流が発生してメモリ素子の特性に悪影響を及ぼす恐れがある。
【0010】
例えば、トンネリング酸化層13は約30Å厚さのSiO2、電荷保存層14はHfO2、そして、ブロッキング酸化層15は約100Å厚さのAl2O3より形成し、高温熱処理して製造したメモリ素子の特性を図2A〜図2Cに示した。
【0011】
図2Aは、酸素雰囲気の700℃、800℃及び900℃で熱処理した場合、半導体メモリ素子のIV特性グラフである。図2Aを参照すると、0Vに接近する場合に徐々に電流密度も減少するが、電流密度の場合に0より大きい値に接近することが分かる。特に、高温(900℃)で熱処理した場合にはさらに大きい値の電流密度を表すことが分かる。
【0012】
図2Bは、前記図1A及び図1Bにより製造された半導体メモリ素子を700℃、800℃、900℃、950℃及び1000℃で熱処理した後に測定したXRD(X−ray回折)グラフである。図2Bを参照すると、熱処理温度を高めるほど70°の左側のAl2O3ピークが次第に著しく形成されて結晶化が進行されたことが分かる。すなわち、熱処理温度が高いほど結晶化がよく発生する。
【0013】
図2Cは、前記図1A及び図1Bにより製造された半導体メモリ素子に対して熱処理温度によるリテンション特性を測定したグラフである。熱処理温度が800℃以下では0.2以下の良いリテンション特性値を表すが、900℃で熱処理した場合にはリテンション特性が特に悪くなることが分かる。
【0014】
結果的に、高温熱処理工程による高k物質の結晶化が半導体メモリ素子の特性に悪影響を及ぼすことを確認することができる。従って、低温熱処理工程によって高k物質の結晶化が防止できる方案が要求される。
【発明の開示】
【発明が解決しようとする課題】
【0015】
本発明は、前記従来技術の問題点を解決するために、半導体メモリ素子の製造工程のうち、特に第1不純物領域及び第2不純物領域の活性化のための熱処理温度を低めることができる半導体メモリ素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0016】
前記目的を達成するために、本発明は、半導体メモリ素子において、半導体基板にSb、GaまたはBiのうち何れか一つの物質をドーパントとして含んでそれぞれ形成された第1及び第2不純物領域と、前記半導体基板上に前記第1及び第2不純物領域とそれぞれ接して形成され、電荷保存層及び高誘電体層を含む絶縁膜と、前記絶縁膜上に形成されたゲート電極層と、を含む半導体メモリ素子を提供する。
【0017】
本発明において、前記絶縁膜は、順次に形成されたトンネリング酸化層、データ保存層及びブロッキング酸化層を含み、前記ブロッキング酸化層は、高k物質より形成されたことを特徴とする。
【0018】
本発明において、前記半導体基板は、p型基板であり、前記第1及び第2不純物領域は、SbまたはBiのうち何れか一つの物質でドーピングされたことを特徴とする。
【0019】
本発明において、前記半導体基板は、n型基板であり、前記第1及び第2不純物領域は、Gaでドーピングされたことを特徴とする。
【0020】
また、本発明は、半導体メモリ素子の製造方法において、(a)半導体基板上に電荷保存層及び誘電体層を含む絶縁膜及びゲート電極層を形成する段階と、(b)前記絶縁膜及びゲート電極層の両側部を除去して前記半導体基板の両側上部を露出させる段階と、(c)露出された前記半導体基板の両側上部にSb、BiまたはGaのうち少なくとも何れか一つの物質をドーピングして第1及び第2不純物領域をそれぞれ形成する段階と、(d)前記第1及び第2不純物領域を活性化させるために熱処理を実施する段階と、を含む半導体メモリ素子の製造方法を提供する。
【0021】
本発明において、前記(c)段階の前記ドーピングは、約15keV以下の加速エネルギーで行われることを特徴とする。
【0022】
本発明において、前記(c)段階の前記ドーピングされたドーパントの量は5×1014/cm2〜1016/cm2であることを特徴とする 。
【0023】
本発明において、前記(d)段階の前記熱処理は、850℃以下で実施することを特徴とする。
【発明の効果】
【0024】
本発明によれば、フラッシュメモリ素子、SONOSメモリ素子、フローティングゲート型メモリ素子または電荷トラップメモリにおける第1及び第2不純物領域にSb、GaまたはBiをドーパントとして使用することによって、熱処理温度を低めてメモリ素子に使用する高k物質(高誘電体層)の結晶化を防止することができる。したがって、漏れ電流を減少させることができるので、半導体メモリ素子のリテンション特性を向上させる長所がある。また、従来の一般的に使用する半導体素子の製造工程をそのまま利用しうる長所がある。
【発明を実施するための最良の形態】
【0025】
以下、添付した図面を参照して本発明に係るSb、GaまたはBiをドーピングした半導体メモリ素子及びその製造方法について詳細に説明する。
【0026】
図3A〜図3Dは、本発明に係る半導体メモリ素子の製造工程についての図面である。ここで、各層の厚さは説明のために誇張されることもある。ここではSONOSメモリを例として説明したが、本発明はフラッシュメモリ素子またはフローティングゲート型メモリなど高k物質を使用したメモリ素子全般に亘って適用されうる。
【0027】
図3Aを参照すると、半導体基板31上に第1酸化層33、電荷保存層34、第2酸化層35及びゲート電極層36が順次に形成されている。SONOSメモリ素子の場合、第1酸化層33はトンネリング酸化層、第2酸化層35はブロッキング酸化層という用語が使われ、以下、トンネリング酸化層33及びブロッキング酸化層35と称する。各層の物質は、例えば、トンネリング酸化層13はSiO2、電荷保存層14はSi3N4またはHfO2、そして、ブロッキング酸化層はAl2O3より形成され、その他に多くの選択可能な物質を使用しうる。
【0028】
図3Bを参照すると、ゲート構造を特定するために半導体基板31上に順次に形成されたトンネリング酸化層33ないしゲート電極層36の両側部をエッチングする。結果的に半導体基板31の両側上部が露出された状態となる。図3A及び図3Bは、一般的に知られた従来の半導体工程によって容易に製造しうる。
【0029】
図3Cを参照すると、露出された半導体基板31の両側上部にイオン注入などの工程を通じて、Sb、GaまたはBiのうち何れか一つの物質をドーピングする。ここで、Gaはp型ドーパントであり、Sb及びBiはn型ドーパントである。Ga、SbまたはBiは、半導体基板31のドーピング状態によって選択的に使用しうる。半導体基板31がp型である場合にはSbまたはBiをドーピングして第1不純物領域32a及び第2不純物領域32bを形成し、半導体基板31がn型である場合にはGaをドーピングして第1不純物領域32a及び第2不純物領域32bを形成しうる。
【0030】
これらの具体的なドーピング条件は、約15keVの加速エネルギーで半導体基板31に注入し、ドーパントの量は5×1014/cm2〜1016/cm2程度に調節することが望ましい。
【0031】
そして、図3Dを参照すると、約850℃以下の温度で熱処理工程を実施する。この時の温度範囲は通常の従来技術による熱処理温度範囲である950〜1000℃より低い850℃以下である。数秒〜数分間の熱処理工程を実施すれば、第1不純物領域32a及び第2不純物領域32bを活性化させうる。
【0032】
以下、図面を参照して本発明により製造したSb、GaまたはBiをドーピングした半導体メモリ素子の特性について詳細に説明する。
【0033】
図4Aないし図4Cは、SbまたはGaを第1不純物領域32a及び第2不純物領域32bにドーピングした場合の特性について測定したグラフである。
【0034】
図4Aは、それぞれの熱処理温度及び時間による半導体メモリ素子の面抵抗値を示したものであって、この時、Sbをドーパントとして使用した場合には5keVの加速電圧により1.5×1015/cm2の密度でドーピングし、Gaをドーパントとして使用した場合には10keVの加速電圧により5×1015/cm2の密度でドーピングした。図4Aを参照すると、Sbをドーピングした場合には全般的に低い面抵抗を有し、Gaをドーピングした場合には全般的にSbより高く、熱処理温度及び時間が増加するほど面抵抗値が増加することが分かる。
【0035】
図4Bは、図4Aと同じSbまたはGaを第1不純物領域32a及び第2不純物領域32bにドーピングした半導体メモリ素子に対して熱処理温度及び時間を調節して不純物領域の深さによるドーパントの密度を測定したSIMSグラフである。図4Bを参照すると、Sbをドーピングした場合、600℃でドーピングした場合と800℃でドーピングした場合の試片の差はほとんどないことが分かる。しかし、Gaをドーピングしたメモリ素子の試片の場合、600℃で1分間熱処理した試片に比べて950℃で30分間熱処理した試片がドーパントの拡散が促進されて120nmの深さまでGaが存在することが分かる。600℃で1分間熱処理した場合には熱処理しない場合とほとんど差がない深さでのみドーパントが存在することを確認することができる。
【0036】
図4Cは、図4Aと同じSbまたはGaを第1不純物領域32a及び第2不純物領域32bにドーピングした半導体メモリ素子に対して1分間600℃で熱処理を実施した後の漏れ電流を測定したグラフである。SbまたはGaをドーピングした両試片が何れも低い漏れ電流値を有し、非常に優れた漏れ電流特性を有することを確認することができる。
【0037】
図5Aは、Gaをドーピングし、熱処理を実施しない状態でTEMを用いて撮影したイメージを示す。図5Bは、図5Aに示したようなGaを不純物領域にドーピングした半導体メモリ素子に対して600℃で1分間熱処理を実施した状態でTEMを用いて撮影したイメージを示す。ここで、Gaを10keVの加速電圧により5×1015/cm2のドーピング密度でドーピングした。図5Cは、Sbをドーピングし、熱処理を実施しない状態でTEMを用いて撮影したイメージを示し、図5Dは、図5Cに示したようなSbを不純物領域にドーピングした半導体メモリ素子に対して600℃で1分間熱処理を実施した状態でTEMを用いて撮影したイメージを示す。ここでは、Sbを5keVの加速電圧により1.5×1015/cm2の密度でドーピングした。図5A〜図5Dを参照すると、初期ドーピング直後にはドーピング領域の結晶化が進行していないが、600℃で1分間の熱処理により結晶化が進行して不純物領域が活性化されたことを確認することができる。
【0038】
図6A〜図6Dは、Biを第1不純物領域32a及び第2不純物領域32bにドーピングした場合の特性について測定したグラフ及びイメージである。この時、測定に使われた試片は、Biをドーパントとして使用して5keVの加速電圧により7×1014/cm2の密度でドーピングした後、温度及び時間を調節して熱処理を実施したものである。
【0039】
図6Aは、熱処理温度及び時間による半導体メモリ素子の面抵抗値を示したものであって、測定温度を変化させた。全般的に800℃以下で熱処理した試片は低い面抵抗を有し、950℃で熱処理した試片は面抵抗値が増加することが分かる。
【0040】
図6Bは、Biを第1不純物領域32a及び第2不純物領域32bにドーピングした半導体メモリ素子に対して熱処理温度及び時間を調節して不純物領域の深さによるドーパントの密度を測定したSIMSグラフである。図6Bを参照すると、700℃以下で熱処理した場合には熱処理しない試片に比べて深さによる濃度分布が類似していることが分かる。しかし、950℃で10秒間熱処理した試片の場合は拡散が促進され、特に、15nm以下の深さでの濃度値が相対的に大きいことが分かる。
【0041】
図6Cは、Biを第1不純物領域32a及び第2不純物領域32bにドーピングした半導体メモリ素子に対して1分間600℃で熱処理を実施した後の漏れ電流を測定したグラフである。低い漏れ電流値を有し、非常に優れた漏れ電流特性を有することを確認することができる。
【0042】
図6Dは、Biを不純物領域にドーピングした半導体メモリ素子に対して600℃で1分間熱処理を実施した状態でTEMを用いて撮影したイメージを示す。図6Dを参照すると、初期ドーピング直後にはドーピング領域の結晶化が進行していないが、600℃で1分間の熱処理により結晶化が進行して不純物領域が活性化されたことを確認することができる。
【0043】
前記した説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものではなく、望ましい実施例の例示として解釈されねばならない。ここではSONOSメモリ素子を例として説明したが、本発明は、従来のフラッシュメモリ素子、フローティングゲート型メモリ素子または電荷トラップメモリで高k物質を使用する場合にも適用可能である。したがって、本発明の範囲は説明された実施例によって決められるものではなく、特許請求の範囲に記載された技術的思想によって決まるべきである。
【産業上の利用可能性】
【0044】
本発明は、半導体メモリ素子の関連技術分野に好適に用いられる。
【図面の簡単な説明】
【0045】
【図1A】従来技術による半導体メモリ素子の製造方法に関する図面である。
【図1B】従来技術による半導体メモリ素子の製造方法に関する図面である。
【図2A】図1A及び図1Bにより製造された従来技術による半導体メモリ素子の電気的特性を示す図面である。
【図2B】図1A及び図1Bにより製造された従来技術による半導体メモリ素子のXRD曲線を示すグラフである。
【図2C】図1A及び図1Bにより製造された従来技術による半導体メモリ素子の熱処理温度によるリテンション特性を示すグラフである。
【図3A】本発明に係るSb、GaまたはBiがドーピングされた半導体メモリ素子の製造方法を示す図面である。
【図3B】本発明に係るSb、GaまたはBiがドーピングされた半導体メモリ素子の製造方法を示す図面である。
【図3C】本発明に係るSb、GaまたはBiがドーピングされた半導体メモリ素子の製造方法を示す図面である。
【図3D】本発明に係るSb、GaまたはBiがドーピングされた半導体メモリ素子の製造方法を示す図面である。
【図4A】SbまたはGaを不純物領域にドーピングした半導体メモリ素子の熱処理温度及び時間に対するRs(面抵抗)測定グラフである。
【図4B】SbまたはGaを不純物領域にドーピングした半導体メモリ素子の深さによる組成特性を示すSIMSグラフである。
【図4C】SbまたはGaを不純物領域にドーピングした半導体メモリ素子の漏れ電流特性を示すグラフである。
【図5A】Gaをドーピングした後、熱処理前のTEM分析写真である。
【図5B】Gaをドーピングした後、熱処理後のTEM分析写真である。
【図5C】Sbをドーピングした後、熱処理前のTEM分析写真である。
【図5D】Sbをドーピングした後、熱処理後のTEM分析写真である。
【図6A】Biを不純物領域にドーピングした半導体メモリ素子の熱処理温度及び時間に対するRs(面抵抗)測定グラフである。
【図6B】Biを不純物領域にドーピングした半導体メモリ素子の深さによる組成特性を示すSIMSグラフである。
【図6C】SbまたはGaを不純物領域にドーピングした半導体メモリ素子の漏れ電流特性を示すグラフである。
【図6D】Biを不純物領域にドーピングした半導体メモリ素子に対して600℃で1分間熱処理を実施した状態でTEMを用いて撮影したイメージを示した図面である。
【符号の説明】
【0046】
11、31 基板
12a、32a 第1不純物領域
12b、32b 第2不純物領域
13、33 トンネリング酸化層
14、34 電荷保存層
15、35 ブロッキング酸化層
16、36 ゲート電極層
【技術分野】
【0001】
本発明は、Sb、GaまたはBiがドーピングされた半導体メモリ素子及びその製造方法に係り、より詳細には半導体メモリ素子の製造時に熱処理温度を低くめて半導体メモリ素子に使われる誘電物質の結晶化を防止するために不純物領域にSb、GaまたはBiをドーピングした半導体メモリ素子及びその製造方法に関する。
【背景技術】
【0002】
半導体メモリ素子の性能は、情報保存容量とその情報の記録及び消去速度を増加させることに重点を置いて発展されてきた。このような半導体メモリは、回路的に連結された多数のメモリ単位セルを含む。
【0003】
DRAM(Dynamic Random Access Memory)のような半導体メモリ素子の単位セルは、一つのトランジスタ及び一つのキャパシタを含む。DRAMの場合、速いアクセス処理の長所があるが、保存された信号の保有時間が短い揮発性メモリ素子である。
【0004】
不揮発性メモリ素子の代表的な例はフラッシュメモリ素子である。そして、現在SONOSメモリ素子、MRAM、RRAM、PRAMなど多様な形態のメモリ素子が開発されている。フラッシュメモリ素子、SONOSメモリ素子またはフローティングゲート型メモリ素子では共通的に誘電定数の高い誘電物質(High−k:高k)を使用している。ここで、高k物質は誘電定数がSiO2の誘電定数である3.9より高い物質と定義する。
【0005】
図1A及び図1Bは、従来技術によるメモリ素子、具体的には高kを使用したSONOSメモリ素子の製造工程を示す図面である。
【0006】
図1Aを参照すると、半導体基板11上にトンネリング酸化層13、電荷保存層14、ブロッキング酸化層15、及びゲート電極層16を順次に形成させ、予め設定されたゲート幅に合わせてトンネリング酸化層13、電荷保存層14、ブロッキング酸化層15、及びゲート電極層16の両側部を除去し、半導体基板11の両側上部の表面を露出させる。トンネリング酸化層13は約3nmのSiO2より形成させ、電荷保存層14はHfO2より形成させ、ブロッキング酸化層15は約10nmのAl2O3より形成させうる。
【0007】
図1Bを参照すると、トンネリング酸化層13、電荷保存層14、ブロッキング酸化層15及びゲート電極層16構造のゲート両側に露出された半導体基板11の両側上部に所定の不純物(dopant)、例えばBまたはPなどをイオン注入などによりドーピングする。この時に使われる不純物は、半導体基板11のドーピング形態によって選ばれ、半導体基板11がn型である場合、第1不純物領域12a及び第2不純物領域12bは、主にIII族物質を注入してp型でドーピングし、半導体基板11がp型である場合には主にV族物質を注入してn型でドーピングする。各層の物質は、例えば、トンネリング酸化層13はSiO2、電荷保存層14はHfO2、そして、ブロッキング酸化層はAl2O3より形成され、その他に多くの選択可能な物質を使用しうる。
【0008】
図1Bのように半導体基板11に不純物を注入した後に、通常第1不純物領域12a及び第2不純物領域12bを活性化させるために熱処理工程が行なわれる。このために900〜1000℃の高温で加熱する。このような高温熱処理工程によって第1不純物領域12a及び第2不純物領域12bが活性化されると、半導体メモリ素子として有用に使用できる。
【0009】
しかし、前記した高温熱処理工程は半導体メモリ素子のゲート構造に使用する高誘電定数の誘電物質の結晶化を誘導する恐れがある。一般に、初期蒸着状態で非晶質状態である場合には半導体メモリ素子の作動の際、例えば、ゲート電極16との絶縁特性を維持することが重要である。しかし、ブロッキング酸化層15の物質が高温の熱処理工程を通じて結晶化される場合、粒界領域などを通じて漏れ電流が発生してメモリ素子の特性に悪影響を及ぼす恐れがある。
【0010】
例えば、トンネリング酸化層13は約30Å厚さのSiO2、電荷保存層14はHfO2、そして、ブロッキング酸化層15は約100Å厚さのAl2O3より形成し、高温熱処理して製造したメモリ素子の特性を図2A〜図2Cに示した。
【0011】
図2Aは、酸素雰囲気の700℃、800℃及び900℃で熱処理した場合、半導体メモリ素子のIV特性グラフである。図2Aを参照すると、0Vに接近する場合に徐々に電流密度も減少するが、電流密度の場合に0より大きい値に接近することが分かる。特に、高温(900℃)で熱処理した場合にはさらに大きい値の電流密度を表すことが分かる。
【0012】
図2Bは、前記図1A及び図1Bにより製造された半導体メモリ素子を700℃、800℃、900℃、950℃及び1000℃で熱処理した後に測定したXRD(X−ray回折)グラフである。図2Bを参照すると、熱処理温度を高めるほど70°の左側のAl2O3ピークが次第に著しく形成されて結晶化が進行されたことが分かる。すなわち、熱処理温度が高いほど結晶化がよく発生する。
【0013】
図2Cは、前記図1A及び図1Bにより製造された半導体メモリ素子に対して熱処理温度によるリテンション特性を測定したグラフである。熱処理温度が800℃以下では0.2以下の良いリテンション特性値を表すが、900℃で熱処理した場合にはリテンション特性が特に悪くなることが分かる。
【0014】
結果的に、高温熱処理工程による高k物質の結晶化が半導体メモリ素子の特性に悪影響を及ぼすことを確認することができる。従って、低温熱処理工程によって高k物質の結晶化が防止できる方案が要求される。
【発明の開示】
【発明が解決しようとする課題】
【0015】
本発明は、前記従来技術の問題点を解決するために、半導体メモリ素子の製造工程のうち、特に第1不純物領域及び第2不純物領域の活性化のための熱処理温度を低めることができる半導体メモリ素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0016】
前記目的を達成するために、本発明は、半導体メモリ素子において、半導体基板にSb、GaまたはBiのうち何れか一つの物質をドーパントとして含んでそれぞれ形成された第1及び第2不純物領域と、前記半導体基板上に前記第1及び第2不純物領域とそれぞれ接して形成され、電荷保存層及び高誘電体層を含む絶縁膜と、前記絶縁膜上に形成されたゲート電極層と、を含む半導体メモリ素子を提供する。
【0017】
本発明において、前記絶縁膜は、順次に形成されたトンネリング酸化層、データ保存層及びブロッキング酸化層を含み、前記ブロッキング酸化層は、高k物質より形成されたことを特徴とする。
【0018】
本発明において、前記半導体基板は、p型基板であり、前記第1及び第2不純物領域は、SbまたはBiのうち何れか一つの物質でドーピングされたことを特徴とする。
【0019】
本発明において、前記半導体基板は、n型基板であり、前記第1及び第2不純物領域は、Gaでドーピングされたことを特徴とする。
【0020】
また、本発明は、半導体メモリ素子の製造方法において、(a)半導体基板上に電荷保存層及び誘電体層を含む絶縁膜及びゲート電極層を形成する段階と、(b)前記絶縁膜及びゲート電極層の両側部を除去して前記半導体基板の両側上部を露出させる段階と、(c)露出された前記半導体基板の両側上部にSb、BiまたはGaのうち少なくとも何れか一つの物質をドーピングして第1及び第2不純物領域をそれぞれ形成する段階と、(d)前記第1及び第2不純物領域を活性化させるために熱処理を実施する段階と、を含む半導体メモリ素子の製造方法を提供する。
【0021】
本発明において、前記(c)段階の前記ドーピングは、約15keV以下の加速エネルギーで行われることを特徴とする。
【0022】
本発明において、前記(c)段階の前記ドーピングされたドーパントの量は5×1014/cm2〜1016/cm2であることを特徴とする 。
【0023】
本発明において、前記(d)段階の前記熱処理は、850℃以下で実施することを特徴とする。
【発明の効果】
【0024】
本発明によれば、フラッシュメモリ素子、SONOSメモリ素子、フローティングゲート型メモリ素子または電荷トラップメモリにおける第1及び第2不純物領域にSb、GaまたはBiをドーパントとして使用することによって、熱処理温度を低めてメモリ素子に使用する高k物質(高誘電体層)の結晶化を防止することができる。したがって、漏れ電流を減少させることができるので、半導体メモリ素子のリテンション特性を向上させる長所がある。また、従来の一般的に使用する半導体素子の製造工程をそのまま利用しうる長所がある。
【発明を実施するための最良の形態】
【0025】
以下、添付した図面を参照して本発明に係るSb、GaまたはBiをドーピングした半導体メモリ素子及びその製造方法について詳細に説明する。
【0026】
図3A〜図3Dは、本発明に係る半導体メモリ素子の製造工程についての図面である。ここで、各層の厚さは説明のために誇張されることもある。ここではSONOSメモリを例として説明したが、本発明はフラッシュメモリ素子またはフローティングゲート型メモリなど高k物質を使用したメモリ素子全般に亘って適用されうる。
【0027】
図3Aを参照すると、半導体基板31上に第1酸化層33、電荷保存層34、第2酸化層35及びゲート電極層36が順次に形成されている。SONOSメモリ素子の場合、第1酸化層33はトンネリング酸化層、第2酸化層35はブロッキング酸化層という用語が使われ、以下、トンネリング酸化層33及びブロッキング酸化層35と称する。各層の物質は、例えば、トンネリング酸化層13はSiO2、電荷保存層14はSi3N4またはHfO2、そして、ブロッキング酸化層はAl2O3より形成され、その他に多くの選択可能な物質を使用しうる。
【0028】
図3Bを参照すると、ゲート構造を特定するために半導体基板31上に順次に形成されたトンネリング酸化層33ないしゲート電極層36の両側部をエッチングする。結果的に半導体基板31の両側上部が露出された状態となる。図3A及び図3Bは、一般的に知られた従来の半導体工程によって容易に製造しうる。
【0029】
図3Cを参照すると、露出された半導体基板31の両側上部にイオン注入などの工程を通じて、Sb、GaまたはBiのうち何れか一つの物質をドーピングする。ここで、Gaはp型ドーパントであり、Sb及びBiはn型ドーパントである。Ga、SbまたはBiは、半導体基板31のドーピング状態によって選択的に使用しうる。半導体基板31がp型である場合にはSbまたはBiをドーピングして第1不純物領域32a及び第2不純物領域32bを形成し、半導体基板31がn型である場合にはGaをドーピングして第1不純物領域32a及び第2不純物領域32bを形成しうる。
【0030】
これらの具体的なドーピング条件は、約15keVの加速エネルギーで半導体基板31に注入し、ドーパントの量は5×1014/cm2〜1016/cm2程度に調節することが望ましい。
【0031】
そして、図3Dを参照すると、約850℃以下の温度で熱処理工程を実施する。この時の温度範囲は通常の従来技術による熱処理温度範囲である950〜1000℃より低い850℃以下である。数秒〜数分間の熱処理工程を実施すれば、第1不純物領域32a及び第2不純物領域32bを活性化させうる。
【0032】
以下、図面を参照して本発明により製造したSb、GaまたはBiをドーピングした半導体メモリ素子の特性について詳細に説明する。
【0033】
図4Aないし図4Cは、SbまたはGaを第1不純物領域32a及び第2不純物領域32bにドーピングした場合の特性について測定したグラフである。
【0034】
図4Aは、それぞれの熱処理温度及び時間による半導体メモリ素子の面抵抗値を示したものであって、この時、Sbをドーパントとして使用した場合には5keVの加速電圧により1.5×1015/cm2の密度でドーピングし、Gaをドーパントとして使用した場合には10keVの加速電圧により5×1015/cm2の密度でドーピングした。図4Aを参照すると、Sbをドーピングした場合には全般的に低い面抵抗を有し、Gaをドーピングした場合には全般的にSbより高く、熱処理温度及び時間が増加するほど面抵抗値が増加することが分かる。
【0035】
図4Bは、図4Aと同じSbまたはGaを第1不純物領域32a及び第2不純物領域32bにドーピングした半導体メモリ素子に対して熱処理温度及び時間を調節して不純物領域の深さによるドーパントの密度を測定したSIMSグラフである。図4Bを参照すると、Sbをドーピングした場合、600℃でドーピングした場合と800℃でドーピングした場合の試片の差はほとんどないことが分かる。しかし、Gaをドーピングしたメモリ素子の試片の場合、600℃で1分間熱処理した試片に比べて950℃で30分間熱処理した試片がドーパントの拡散が促進されて120nmの深さまでGaが存在することが分かる。600℃で1分間熱処理した場合には熱処理しない場合とほとんど差がない深さでのみドーパントが存在することを確認することができる。
【0036】
図4Cは、図4Aと同じSbまたはGaを第1不純物領域32a及び第2不純物領域32bにドーピングした半導体メモリ素子に対して1分間600℃で熱処理を実施した後の漏れ電流を測定したグラフである。SbまたはGaをドーピングした両試片が何れも低い漏れ電流値を有し、非常に優れた漏れ電流特性を有することを確認することができる。
【0037】
図5Aは、Gaをドーピングし、熱処理を実施しない状態でTEMを用いて撮影したイメージを示す。図5Bは、図5Aに示したようなGaを不純物領域にドーピングした半導体メモリ素子に対して600℃で1分間熱処理を実施した状態でTEMを用いて撮影したイメージを示す。ここで、Gaを10keVの加速電圧により5×1015/cm2のドーピング密度でドーピングした。図5Cは、Sbをドーピングし、熱処理を実施しない状態でTEMを用いて撮影したイメージを示し、図5Dは、図5Cに示したようなSbを不純物領域にドーピングした半導体メモリ素子に対して600℃で1分間熱処理を実施した状態でTEMを用いて撮影したイメージを示す。ここでは、Sbを5keVの加速電圧により1.5×1015/cm2の密度でドーピングした。図5A〜図5Dを参照すると、初期ドーピング直後にはドーピング領域の結晶化が進行していないが、600℃で1分間の熱処理により結晶化が進行して不純物領域が活性化されたことを確認することができる。
【0038】
図6A〜図6Dは、Biを第1不純物領域32a及び第2不純物領域32bにドーピングした場合の特性について測定したグラフ及びイメージである。この時、測定に使われた試片は、Biをドーパントとして使用して5keVの加速電圧により7×1014/cm2の密度でドーピングした後、温度及び時間を調節して熱処理を実施したものである。
【0039】
図6Aは、熱処理温度及び時間による半導体メモリ素子の面抵抗値を示したものであって、測定温度を変化させた。全般的に800℃以下で熱処理した試片は低い面抵抗を有し、950℃で熱処理した試片は面抵抗値が増加することが分かる。
【0040】
図6Bは、Biを第1不純物領域32a及び第2不純物領域32bにドーピングした半導体メモリ素子に対して熱処理温度及び時間を調節して不純物領域の深さによるドーパントの密度を測定したSIMSグラフである。図6Bを参照すると、700℃以下で熱処理した場合には熱処理しない試片に比べて深さによる濃度分布が類似していることが分かる。しかし、950℃で10秒間熱処理した試片の場合は拡散が促進され、特に、15nm以下の深さでの濃度値が相対的に大きいことが分かる。
【0041】
図6Cは、Biを第1不純物領域32a及び第2不純物領域32bにドーピングした半導体メモリ素子に対して1分間600℃で熱処理を実施した後の漏れ電流を測定したグラフである。低い漏れ電流値を有し、非常に優れた漏れ電流特性を有することを確認することができる。
【0042】
図6Dは、Biを不純物領域にドーピングした半導体メモリ素子に対して600℃で1分間熱処理を実施した状態でTEMを用いて撮影したイメージを示す。図6Dを参照すると、初期ドーピング直後にはドーピング領域の結晶化が進行していないが、600℃で1分間の熱処理により結晶化が進行して不純物領域が活性化されたことを確認することができる。
【0043】
前記した説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものではなく、望ましい実施例の例示として解釈されねばならない。ここではSONOSメモリ素子を例として説明したが、本発明は、従来のフラッシュメモリ素子、フローティングゲート型メモリ素子または電荷トラップメモリで高k物質を使用する場合にも適用可能である。したがって、本発明の範囲は説明された実施例によって決められるものではなく、特許請求の範囲に記載された技術的思想によって決まるべきである。
【産業上の利用可能性】
【0044】
本発明は、半導体メモリ素子の関連技術分野に好適に用いられる。
【図面の簡単な説明】
【0045】
【図1A】従来技術による半導体メモリ素子の製造方法に関する図面である。
【図1B】従来技術による半導体メモリ素子の製造方法に関する図面である。
【図2A】図1A及び図1Bにより製造された従来技術による半導体メモリ素子の電気的特性を示す図面である。
【図2B】図1A及び図1Bにより製造された従来技術による半導体メモリ素子のXRD曲線を示すグラフである。
【図2C】図1A及び図1Bにより製造された従来技術による半導体メモリ素子の熱処理温度によるリテンション特性を示すグラフである。
【図3A】本発明に係るSb、GaまたはBiがドーピングされた半導体メモリ素子の製造方法を示す図面である。
【図3B】本発明に係るSb、GaまたはBiがドーピングされた半導体メモリ素子の製造方法を示す図面である。
【図3C】本発明に係るSb、GaまたはBiがドーピングされた半導体メモリ素子の製造方法を示す図面である。
【図3D】本発明に係るSb、GaまたはBiがドーピングされた半導体メモリ素子の製造方法を示す図面である。
【図4A】SbまたはGaを不純物領域にドーピングした半導体メモリ素子の熱処理温度及び時間に対するRs(面抵抗)測定グラフである。
【図4B】SbまたはGaを不純物領域にドーピングした半導体メモリ素子の深さによる組成特性を示すSIMSグラフである。
【図4C】SbまたはGaを不純物領域にドーピングした半導体メモリ素子の漏れ電流特性を示すグラフである。
【図5A】Gaをドーピングした後、熱処理前のTEM分析写真である。
【図5B】Gaをドーピングした後、熱処理後のTEM分析写真である。
【図5C】Sbをドーピングした後、熱処理前のTEM分析写真である。
【図5D】Sbをドーピングした後、熱処理後のTEM分析写真である。
【図6A】Biを不純物領域にドーピングした半導体メモリ素子の熱処理温度及び時間に対するRs(面抵抗)測定グラフである。
【図6B】Biを不純物領域にドーピングした半導体メモリ素子の深さによる組成特性を示すSIMSグラフである。
【図6C】SbまたはGaを不純物領域にドーピングした半導体メモリ素子の漏れ電流特性を示すグラフである。
【図6D】Biを不純物領域にドーピングした半導体メモリ素子に対して600℃で1分間熱処理を実施した状態でTEMを用いて撮影したイメージを示した図面である。
【符号の説明】
【0046】
11、31 基板
12a、32a 第1不純物領域
12b、32b 第2不純物領域
13、33 トンネリング酸化層
14、34 電荷保存層
15、35 ブロッキング酸化層
16、36 ゲート電極層
【特許請求の範囲】
【請求項1】
半導体メモリ素子において、
半導体基板にSb、GaまたはBiのうち何れか一つの物質をドーパントとして含んでそれぞれ形成された第1及び第2不純物領域と、
前記半導体基板上に前記第1及び第2不純物領域とそれぞれ接して形成され、電荷保存層及び高誘電体層を含む絶縁膜と、
前記絶縁膜上に形成されたゲート電極層と、を含むことを特徴とする半導体メモリ素子。
【請求項2】
前記絶縁膜は、順次に形成されたトンネリング酸化層、データ保存層及びブロッキング酸化層を含み、前記ブロッキング酸化層は、高k物質より形成されたことを特徴とする請求項1に記載の半導体メモリ素子。
【請求項3】
前記半導体基板は、p型基板であり、前記第1及び第2不純物領域は、SbまたはBiのうち何れか一つの物質でドーピングされたことを特徴とする請求項1に記載のドーピングされた半導体メモリ素子。
【請求項4】
前記第1及び第2不純物領域は、Sbでドーピングされたことを特徴とする請求項3に記載のドーピングされた半導体メモリ素子。
【請求項5】
前記第1及び第2不純物領域は、Biでドーピングされたことを特徴とする請求項3に記載のドーピングされた半導体メモリ素子。
【請求項6】
前記半導体基板は、n型基板であり、前記第1及び第2不純物領域は、Gaでドーピングされたことを特徴とする請求項1に記載のドーピングされた半導体メモリ素子。
【請求項7】
半導体メモリ素子の製造方法において、
(a)半導体基板上に電荷保存層及び誘電体層を含む絶縁膜及びゲート電極層を形成する段階と、
(b)前記絶縁膜及びゲート電極層の両側部を除去して前記半導体基板の両側上部を露出させる段階と、
(c)露出された前記半導体基板の両側上部にSb、BiまたはGaのうち少なくとも何れか一つの物質をドーピングして第1及び第2不純物領域をそれぞれ形成する段階と、
(d)前記第1及び第2不純物領域を活性化させるために熱処理を実施する段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項8】
前記半導体基板は、p型基板であり、前記第1及び第2不純物領域は、SbまたはBiのうち何れか一つの物質でドーピングされたことを特徴とする請求項7に記載のドーピングされた半導体メモリ素子の製造方法。
【請求項9】
前記第1及び第2不純物領域は、Sbでドーピングされたことを特徴とする請求項8に記載のドーピングされた半導体メモリ素子の製造方法。
【請求項10】
前記第1及び第2不純物領域は、Biでドーピングされたことを特徴とする請求項8に記載のドーピングされた半導体メモリ素子の製造方法。
【請求項11】
前記半導体基板は、n型基板であり、前記第1及び第2不純物領域は、Gaでドーピングされたことを特徴とする請求項7に記載のドーピングされた半導体メモリ素子の製造方法。
【請求項12】
前記(c)段階の前記ドーピングは、約15keV以下の加速エネルギーで行われることを特徴とする請求項7に記載の半導体メモリ素子の製造方法。
【請求項13】
前記(c)段階の前記ドーピングされたドーパントの量は5×1014/cm2〜1016/cm2であることを特徴とする請求項7に記載の半導体メモリ素子の製造方法。
【請求項14】
前記(d)段階の前記熱処理は、850℃以下で実施することを特徴とする請求項7に記載の半導体メモリ素子の製造方法。
【請求項15】
前記(a)段階の前記絶縁膜は、前記半導体基板上にトンネリング酸化層、データ保存層及びトンネリング酸化層を順次に蒸着して形成することを特徴とする請求項7に記載の半導体メモリ素子の製造方法。
【請求項16】
前記トンネリング酸化層は、高k物質より形成することを特徴とする請求項15に記載の半導体メモリ素子の製造方法。
【請求項1】
半導体メモリ素子において、
半導体基板にSb、GaまたはBiのうち何れか一つの物質をドーパントとして含んでそれぞれ形成された第1及び第2不純物領域と、
前記半導体基板上に前記第1及び第2不純物領域とそれぞれ接して形成され、電荷保存層及び高誘電体層を含む絶縁膜と、
前記絶縁膜上に形成されたゲート電極層と、を含むことを特徴とする半導体メモリ素子。
【請求項2】
前記絶縁膜は、順次に形成されたトンネリング酸化層、データ保存層及びブロッキング酸化層を含み、前記ブロッキング酸化層は、高k物質より形成されたことを特徴とする請求項1に記載の半導体メモリ素子。
【請求項3】
前記半導体基板は、p型基板であり、前記第1及び第2不純物領域は、SbまたはBiのうち何れか一つの物質でドーピングされたことを特徴とする請求項1に記載のドーピングされた半導体メモリ素子。
【請求項4】
前記第1及び第2不純物領域は、Sbでドーピングされたことを特徴とする請求項3に記載のドーピングされた半導体メモリ素子。
【請求項5】
前記第1及び第2不純物領域は、Biでドーピングされたことを特徴とする請求項3に記載のドーピングされた半導体メモリ素子。
【請求項6】
前記半導体基板は、n型基板であり、前記第1及び第2不純物領域は、Gaでドーピングされたことを特徴とする請求項1に記載のドーピングされた半導体メモリ素子。
【請求項7】
半導体メモリ素子の製造方法において、
(a)半導体基板上に電荷保存層及び誘電体層を含む絶縁膜及びゲート電極層を形成する段階と、
(b)前記絶縁膜及びゲート電極層の両側部を除去して前記半導体基板の両側上部を露出させる段階と、
(c)露出された前記半導体基板の両側上部にSb、BiまたはGaのうち少なくとも何れか一つの物質をドーピングして第1及び第2不純物領域をそれぞれ形成する段階と、
(d)前記第1及び第2不純物領域を活性化させるために熱処理を実施する段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項8】
前記半導体基板は、p型基板であり、前記第1及び第2不純物領域は、SbまたはBiのうち何れか一つの物質でドーピングされたことを特徴とする請求項7に記載のドーピングされた半導体メモリ素子の製造方法。
【請求項9】
前記第1及び第2不純物領域は、Sbでドーピングされたことを特徴とする請求項8に記載のドーピングされた半導体メモリ素子の製造方法。
【請求項10】
前記第1及び第2不純物領域は、Biでドーピングされたことを特徴とする請求項8に記載のドーピングされた半導体メモリ素子の製造方法。
【請求項11】
前記半導体基板は、n型基板であり、前記第1及び第2不純物領域は、Gaでドーピングされたことを特徴とする請求項7に記載のドーピングされた半導体メモリ素子の製造方法。
【請求項12】
前記(c)段階の前記ドーピングは、約15keV以下の加速エネルギーで行われることを特徴とする請求項7に記載の半導体メモリ素子の製造方法。
【請求項13】
前記(c)段階の前記ドーピングされたドーパントの量は5×1014/cm2〜1016/cm2であることを特徴とする請求項7に記載の半導体メモリ素子の製造方法。
【請求項14】
前記(d)段階の前記熱処理は、850℃以下で実施することを特徴とする請求項7に記載の半導体メモリ素子の製造方法。
【請求項15】
前記(a)段階の前記絶縁膜は、前記半導体基板上にトンネリング酸化層、データ保存層及びトンネリング酸化層を順次に蒸着して形成することを特徴とする請求項7に記載の半導体メモリ素子の製造方法。
【請求項16】
前記トンネリング酸化層は、高k物質より形成することを特徴とする請求項15に記載の半導体メモリ素子の製造方法。
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図6A】
【図6B】
【図6C】
【図5A】
【図5B】
【図5C】
【図5D】
【図6D】
【図1B】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図6A】
【図6B】
【図6C】
【図5A】
【図5B】
【図5C】
【図5D】
【図6D】
【公開番号】特開2006−196909(P2006−196909A)
【公開日】平成18年7月27日(2006.7.27)
【国際特許分類】
【出願番号】特願2006−7968(P2006−7968)
【出願日】平成18年1月16日(2006.1.16)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
【公開日】平成18年7月27日(2006.7.27)
【国際特許分類】
【出願日】平成18年1月16日(2006.1.16)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
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