【課題】ナノスケールを有する新規なカーボン構造物であるカーボンナノウォールの処理方法、カーボンナノウォール、カーボンナノウォールデバイスを提供する。
【解決手段】カーボンナノウォール（ＣＮＷ）に対して形状処理を行う。形状処理としてはプラズマエッチング等のドライエッチング処理を採用できる。カーボンナノウォールを構成するグラフェンシートの少なくも先端部の厚みを根元部の厚みよりも減少させることが好ましい。 （もっと読む）

【課題】 強誘電体キャパシタのダメージを防止しながら、安定した特性を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】 配線より厚いＡｌ₂Ｏ₃膜４１を保護膜として形成した後、ＣＭＰにより、導電性バリア膜１８が露出するまでＡｌ₂Ｏ₃膜４１を研磨する。つまり、Ａｌ₂Ｏ₃膜４１に対して、導電性バリア膜１８をストッパ膜としてＣＭＰを行う。次に、例えば高密度プラズマ法によりシリコン酸化膜１９を全面に形成し、その表面を平坦化する。次いで、シリコン酸化膜１９上に、水素及び水分の侵入を防止する保護膜としてＡｌ₂Ｏ₃膜２０を形成する。更に、Ａｌ₂Ｏ₃膜２０上に、例えば高密度プラズマ法によりシリコン酸化膜２３を形成する。その後、シリコン酸化膜２３、Ａｌ₂Ｏ₃膜２０及びシリコン酸化膜１９に、導電性バリア膜１８まで到達するビアホールを形成し、その内部にＷプラグ２４を埋め込む。 （もっと読む）

【課題】 大部分の製造工程に高温プロセスを採用することができ、また、メモリセルの小型化が可能であり、さらに、直流のバイアス電流供給線路に効率的にインダクタンスを形成でき且つこのバイアス電流による磁場の影響を受けない、超高速で、大規模な、超伝導ランダムアクセスメモリのデバイス構造を提供する。
【解決手段】 最上層の超伝導グランド層である第１の超伝導グランド層（Ｍ７）上に、ジョセフソン接合（ＪＪ）を含んだ超伝導ループと、複数層の超伝導配線層（Ｍ８〜Ｍ11）と、第１の抵抗層（ＲＥＳ１）とを有している。第１の超伝導グランド層（Ｍ７）下に、複数の超伝導配線層（Ｍ２、Ｍ４、Ｍ６）と、複数の超伝導グランド層（Ｍ１、Ｍ３、Ｍ５）と、第２の抵抗層（ＲＥＳ２）とを有している。 （もっと読む）

【課題】リーク電流を減少させ、かつ容量値を増加させることのできる薄膜キャパシタを提供する。
【解決手段】上部電極３および下部電極１は、ＴｉＮ，Ｔｉ，Ｗ，ＷＮ，Ｐｔ，Ｉｒ，Ｒｕの金属窒化物中から選ばれる少なくとも１つの材料から成り、容量絶縁膜２は、原子層成長（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：以下ＡＬＤという）法により形成したＺｒＯ2 、ＨｆＯ2 、（Ｚｒx ，Ｈｆ1-x ）Ｏ2 （０＜ｘ＜１）、（Ｚｒy ，Ｔｉ1-y ）Ｏ2 （０＜ｙ＜１）、（Ｈｆz ，Ｔｉ1-z ）Ｏ2 （０＜ｚ＜１）あるいは（Ｚｒk ，Ｔｉl ，Ｈｆm ）Ｏ2 （０＜ｋ，ｌ，ｍ＜１かつｋ＋ｌ＋ｍ＝１）の少なくとも１つから選ばれる材料から成る。 （もっと読む）

【課題】従来のメモリ素子とは異なり絶縁破壊等の現象を積極的に利用したメモリ素子を提供し、メモリ容量が増大されたメモリ装置を提供することを課題とする。
【解決手段】一対の電極間に、複数のメモリ材料層を積層させ、電圧印加によって順にメモリ材料層を破壊することを特徴とするメモリ装置及びその動作方法である。例えば、２つのメモリ材料層を積層した場合、一対の電極へ第１電圧を印加することにより当該メモリ材料層の一を破壊し、次いで第２電圧を印加することにより当該メモリ材料層の他を破壊するモリ装置を特徴とする。 （もっと読む）

【課題】 ＴＭＲ素子に関する信頼性の確認を、短時間かつ容易にしかも明確かつ確実に行うことができるＴＭＲ素子の検査方法及び装置、この検査方法を用いたＴＭＲ素子の製造方法、並びにその製造方法によって製造されたＴＭＲ素子を提供する。
【解決手段】 ＴＭＲ素子に互いに異なる電圧値の複数の電圧を印加した状態でこのＴＭＲ素子の抵抗値をそれぞれ測定し、測定した複数の抵抗値から抵抗変化量を求めてＴＭＲ素子の評価を行う。 （もっと読む）

【課題】消去特性が改善されたメモリ素子の製造方法を提供する。
【解決手段】（ａ）半導体基板上にトンネリング酸化層、電荷保存層及びブロッキング酸化層を順次に形成させる工程と、（ｂ）トンネリング酸化層、電荷保存層及びブロッキング酸化層が形成された半導体基板を負電圧の固定酸化膜電荷を含むようにガス雰囲気で熱処理する工程と、（ｃ）ブロッキング酸化層上にゲート電極層を形成させ、トンネリング酸化層、電荷保存層、ブロッキング酸化層及びゲート電極層の両側部をエッチングして基板の上面を露出させる工程と、（ｄ）露出された基板の上面に不純物をドーピングして第１不純物領域及び第２不純水領域を形成させる工程と、を含む消去特性が改善されたメモリ素子の製造方法である。 （もっと読む）

【課題】多結晶誘電体層の形成方法と前記誘電体層を用いた半導体デバイスの提供。
【解決手段】多結晶誘電体層２０は、酸化物または窒化物を含む第１の誘電体材料と前記誘電体層の重量の１重量％未満の第２の材料より形成される。第１の誘電体材料の粒子２１境界に沿った漏洩電流が低減するように、前記第１の誘電体材料のエンタルピーより低いエンタルピーを有する非導電性の酸化物または窒化物を形成する第２の材料を含み、第１の誘電体材料の粒子境界に配置される。 （もっと読む）

【課題】基板上のトランジスタ部分のプラグと上部強誘電体キャパシタ電極とを接続する配線のあわせずれ防止のために余分なスペースが必要で、セルサイズの微細化に限界がある。
【解決手段】強誘電体メモリの強誘電体キャパシタとトランジスタ４５が自己整合的に設けられることにより、キャパシタの電極９０とトランジスタ４５の拡散層４０とを同じ配線９０により接続することにより、あわせずれの問題を回避しセルサイズの微細化を達成する。 （もっと読む）

【課題】十分容量を確保することができる不揮発性メモリ及びその製造方法を提供すること。
【解決手段】素子分離膜２２が形成されたシリコン基板２１と、基板２１上に形成されたフローティングゲート２８ａと、基板２１とフローティングゲート２８ａの両側の端部領域との間に配置されたトンネル酸化膜２７と、基板２１との間及びフローティングゲート２８ａとの間の拡散バリア膜を介して配置された強誘電体膜２４と、ゲート酸化膜２９を介してフローティングゲート２８ａ上に形成されたコントロールゲート３２と、積層されたフローティングゲート２８ａ及びコントロールゲートを含む両側の側壁に形成されたスペーサ３４と、スペーサ３４が位置する領域を含み、コントロールゲート３２の両側の端部領域に対応するの基板２１のアクティブ領域の表層部に形成されたソース／ドレイン領域３５とを備えている。 （もっと読む）

本発明によれば、多孔性シリコン、シリカ、又はアルミナ基板の孔に屈折率ｎが電圧依存性を有する材料を堆積させる方法であって、堆積される前記材料の前駆体物質を前駆体溶液として設けること、前駆体溶液の液滴の微細ミストを形成すること、及び、前記液滴を前記多孔性基板に付着させること、を含む方法が提供される。本発明は初めて、充填率が少なくとも６０％である多孔性シリコン、シリカ、及びアルミナ基板を提供するものである。１００％近い充填率が実現可能である。上部電極及び下部電極が設けられると、充填された多孔性シリコン、シリカ、及びアルミナウェーハを電圧依存性を有するフォトニックデバイスとして使用することができる。例えばランダムアクセスメモリ等のマイクロ電子デバイスの製造において使用するべく、シリコン基板表面の溝を内張りするために、同じ方法を用いることができる。
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【課題】少なくとも一部がＳＯＩ基板の埋込酸化物層の下に配設されたトレンチ・キャパシタ・アレイを含む構造を提供すること。
【解決手段】各トレンチ・キャパシタは、埋込酸化物層の下に配設された第１のユニタリ半導体領域の少なくとも一部を含む共通のユニタリ埋込キャパシタ・プレートを共有する。この埋込キャパシタ・プレートの上部境界は、基板の主要表面に平行に、トレンチ・キャパシタ・アレイ全体にわたって横方向に延びる面を画定する。ＳＯＩ基板またはバルク基板から開始する特定の実施形態では、トレンチ・アレイおよびコンタクト・ホールは、コンタクト・ホールがトレンチとほぼ同じ深さまで延びるように同時に形成する。好ましくは、コンタクト・ホールの幅は、トレンチの幅よりも実質的に広く、それによって、トレンチの壁に沿って延びるトレンチ・キャパシタを形成するのに用いる処理によって導電コンタクト・ビアを同時に形成することができる。 （もっと読む）

【課題】磁性層のスピンの向きに基づく抵抗変化を利用した磁気メモリ装置及びその製造方法に関し、酸素や水素等による磁気抵抗効果素子の侵食を効果的に防止しうる磁気メモリ装置の構造及びその製造方法を提供する。
【解決手段】磁性層４８，５２を有し、磁性層４８，５２のスピンの向きに基づいて抵抗値が変化する磁気抵抗効果素子５６と、磁気抵抗効果素子５６上に形成され、化学量論的組成よりも酸素の組成比が少ない酸化物絶縁膜又は化学量論的組成よりも窒素の組成比が少ない窒化物絶縁膜よりなる不純物バリア層５８とを有する。 （もっと読む）

【課題】金属窒化物をトラップサイトとして利用したメモリ素子及びその製造方法を提供する。
【解決手段】半導体基板２１と、半導体基板２１上に形成され、当該半導体基板２１に形成された第１不純物領域２２ａ及び第２不純物領域２２ｂと接触するゲート構造体と、を備える半導体メモリ素子であって、ゲート構造体は、金属窒化物をトラップサイトとして利用している。 （もっと読む）

【課題】 比較的単純な構造で不揮発性メモリを構成することができる記憶素子を提供する。
【解決手段】 Ｚｒ，Ｈｆから選ばれる少なくとも一種以上の元素の酸化物を主体とする酸化物層１３と、この酸化物層１３の下層及び上層に、それぞれＴｉ，Ｚｒ，Ｈｆ，Ｔａから選ばれる少なくとも一種以上の元素と窒素とから成る導電性窒化物層１２，１４が積層されて成る記憶素子１０を構成する。 （もっと読む）

【課題】 キャパシタ特性の劣化を防いだ、高アスペクト比のキャパシタを有する半導体記憶装置の製造方法を提供する。
【解決手段】 メモリセル領域の選択用トランジスタのソース及びドレインのいずれか一方と接続された導電性プラグと周辺回路領域の回路の一部である第１の導電層とが埋設された絶縁膜を半導体基板上に形成する工程と、絶縁膜上に第１の層間絶縁膜を形成する工程と、第１の導電層と第１の層間絶縁膜よりも上層に設けられる第２の導電層とを繋ぐための接続プラグ４２，４３を第１の層間絶縁膜に形成する工程と、接続プラグを形成した後、キャパシタの下部電極５１を第１の層間絶縁膜に形成する工程と、容量絶縁膜５２を形成する工程と、キャパシタの上部電極５３を形成する工程とを有する。 （もっと読む）

多ビット不揮発性記憶デバイスは、基板（１０）上に形成された２つの絶縁層（１２及び１６）の間に挟まれた電荷蓄積層（１４）を備える。厚い酸化層（１８）は電荷蓄積層（１４）の上に形成され、最小特徴部寸法の孔は厚い酸化層（１８）内にエッチングされる。開口は厚い酸化層（１８）内に形成される。電荷蓄積層上の孔の内壁に形成された側壁スペーサ（６０）は、その間に最小特徴部寸法よりも小さな空隙（６２）を有する。電荷蓄積層（１４）がエッチングにより除去される際、側壁スペーサ（６０）は、電荷蓄積層の一部をマスクする機能を果たし、側壁スペーサ（６０）の下に２つの分離した電荷蓄積領域（５５及び５７）が形成される。デバイスは１つのマスク段階だけを使用して製造することができる。電荷蓄積領域を分離することにより、窒化物における電荷の側方伝導を防止できる。
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【課題】王冠型の容量素子を備える半導体装置の製造に際し、容量電極の傾斜又は倒壊の発生を防止する方法を提供する。
【解決手段】半導体装置の製造方法は、絶縁膜２０及びコンタクトプラグ２２ａ，２２ｂ，２２ｃ上に絶縁２３を介してポリシリコン２７を堆積する工程と、ポリシリコン２７にコンタクトプラグ２２ａ，２２ｂ，２２ｃの頂部を露出する開口２６を形成する工程と、開口２６の側壁に第１の容量絶縁膜３０を形成する工程と、第１の容量絶縁膜３０の表面に、コンタクトプラグ２２ａ，２２ｂ，２２ｃの頂部に接続する第２の導電性膜を形成し、容量電極３２とする工程と、容量電極３２及びコンタクトプラグ２２ａ，２２ｂ，２２ｃの表面に第２の容量絶縁膜３３を形成する工程と、第２の容量絶縁膜３３の表面に第３の導電性膜３４を形成する工程と、第１の導電性膜２７及び第３の導電性膜３４を所定の電位に接続して対向電極に形成する工程とを有する。 （もっと読む）

【課題】 ゲート容量可変の電界効果トランジスタを用いた不揮発性メモリの消費電力と読み出しエラーとを低減する。
【解決手段】 シリコン基板１０１上にソース領域１０４とドレイン領域１０５を形成すると共にソース領域１０４とドレイン領域１０５とに挟まれた領域上に順次、絶縁膜１０２ａ、ＰＣＭＯ膜１０２ｂ、ゲート電極１０３を積層して、電界効果トランジスタ１とする。ＰＣＭＯ膜１０２ｂに印加する書き込み電圧の電圧値を変えることによってデータを書き込み、ＰＣＭＯ膜１０２ｂに読み出し電圧を印加し、ドレイン電流を検出することによってデータを読み出す。
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【課題】トランジスタのスイッチ動作時に無駄に消費されていた蓄積電荷を有効利用して動作の高速化と低消費電力化を図る。
【解決手段】メモリセルMCは、ペアトランジスタを構成するトランスファゲート用のnMOSトランジスタ11a、11bと、nMOSトランジスタ11aに接続されたデータ記憶用の１個のキャパシタ12を含む。メモリセルMC内のnMOSトランジスタ11aのゲート電極はワード線WLに接続され、ドレインはビット線BLに接続されている。nMOSトランジスタ11bのゲート電極はワード線/WLに接続され、ドレイン及びソースはグランドに接続されている。キャパシタ12は、nMOSトランジスタ11aのソースとグランドとの間に接続されている。差動ビット線BL、/BLと差動データ線DL、/DLとの間にはＹ選択回路13が接続されている。Ｙ選択回路13は、それぞれペアトランジスタを構成する２組のnMOSトランジスタ14a、14b及び15a、15bを有する。 （もっと読む）