【課題】 スイッチングトランジスタ領域のＳｉ−Ｈ結合が安定し、誘電体キャパシタ領域の強誘電体酸化膜に酸素欠損が発生しない半導体装置、その製造方法及びそれを使用した電子機器を提供する。
【解決手段】 ガラス等の基板１上に形成されたポリシリコン薄膜にソースドレイン拡散層４とチャネル領域３が形成され、更に、ゲート絶縁膜５を介してゲート電極６が形成されている。そして、層間絶縁膜８上に水素化窒化シリコン膜１１が形成されており、これにより、スイッチング用薄膜トランジスタ７を含む能動素子領域の水素濃度を高く保つことができ、シリコン薄膜におけるＳｉ−Ｈ結合が安定する。また、水素化窒化シリコン膜１１の上に導電性酸化膜により形成された下部電極１２を介して強誘電体膜１３を設けることにより、強誘電体容量素子層の酸素濃度を高く保つことができ、強誘電体膜１３における酸素欠損の発生を防止できる。 （もっと読む）

【課題】ガスをウエハ面内およびウエハ相互間において均一に接触させる。
【解決手段】ウエハ１群を保持したボート２５を収容して処理する処理室３２を形成したプロセスチューブ３１と、処理室３２に処理ガス６１を供給するガス供給管３５と、処理室３２を排気する排気管３６と、処理室３２の内周面に敷設されてプラズマ室４０を形成した隔壁４１と、隔壁４１に開設された吹出口４２とを備えたバッチ式リモートプラズマＣＶＤ装置において、ガス供給管側流通口５３と排気管側流通口５４とを有する一対の仕切板５２、５２を処理室３２にボート２５と同心円に設置し、排気管側流通口５４は縦に細長い逆台形に形成する。吹出口から吹き出したガスはガス供給管側流通口から両仕切板内に流れ込んで排気管側流通口から均等に排気することで、両仕切板内全体に均等に行き渡るので、ガスはウエハ面内およびウエハ相互間に均一に接触する。
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【課題】メモリ回路用のゲイン・セル、複数のゲイン・セルから形成されたメモリ回路、およびこのようなゲイン・セルおよびメモリ回路を製造する方法を提供する。
【解決手段】メモリ・ゲイン・セル６４は、ストレージ・キャパシタ３８と、ストレージ・キャパシタに電気的に結合された、ストレージ・キャパシタを充放電するための書込みデバイスと、読取りデバイスとを含む。読取りデバイスは、それぞれがソースおよびドレインの間に電気的に結合された１つまたは複数の半導電性カーボン・ナノチューブ５０を含む。読取りゲート６０およびストレージ・キャパシタによってそれぞれの半導電性カーボン・ナノチューブの一部がゲートされ、それによって、それぞれの半導電性カーボン・ナノチューブの中をソースからドレインへ流れる電流が調整される。この電流は、ストレージ・キャパシタによって蓄積されている電荷に比例する。 （もっと読む）

【課題】リーク電流を改善した高誘電率絶縁膜を電極間絶縁膜として使用する半導体装置及びその製造方法を提供することである。
【解決手段】半導体装置は、半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の上方に形成された第２のゲート電極と、前記第１のゲート電極と第２のゲート電極との間に挟まれた結晶化した第２の絶縁膜を具備することを特徴とする。 （もっと読む）

【課題】 マスクの枚数を増加することなく、かつ、汚染することなく膜厚の異なるゲート絶縁膜を備えた半導体装置の製造方法を提供する。
【解決手段】 メモリセル領域Ｍに複数のアシストゲート電極部２１が互いに間隔を隔てて形成される。周辺回路領域Ｐでは平坦な半導体基板１の表面が露出する。次に、所定の条件のもとで、露出している半導体基板１の表面に酸化処理が施される。平坦な周辺回路領域Ｐに露出する半導体基板１の表面に供給される酸素ラジカルの量と比べると、メモリセル領域Ｍでは、アシストゲート電極部２１によって挟まれていることで、露出している半導体基板１の表面にまで供給される酸素ラジカルの量は少なくなる。その結果、メモリセル領域Ｍに形成されるフローティングゲート酸化膜８ａの膜厚は、周辺回路領域Ｐに形成されるゲート酸化膜１０の膜厚よりも薄くなる。 （もっと読む）

改善した、サイリスタに基づくメモリセルを提供する。一例では、シリコン‐オン‐インシュレータ（ＳＯＩ）技術を用いて、セル（１０）をフローティング基板内に形成する。セルには、第２ワードラインによりゲート駆動されるとともに完全にフローティング基板内に形成されたラテラルサイリスタ（２０）を有するのが好ましい。このサイリスタのカソードは、アクセストランジスタ（１８）のソースをも有し、このアクセストランジスタのドレインは装置のビットラインに接続されており、このアクセストランジスタは第１ワードライン（１４）によりゲート駆動される。フローティング基板内にはトラッピング層が形成され、セルに書き込みを行う場合、パルスを加えて、論理状態“１”に対し正孔をトラッピング層にトラッピングさせ、論理状態“０”に対し電子をトラッピング層にトラッピングさせる。トラッピング層に電荷をトラッピングさせることにより、記憶されたデータ状態に追加の余裕度を加え、これらデータ状態の劣化を回避し、セルを不揮発性とする。
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ナノ対応可能なメモリデバイスおよび異方性電荷運搬アレイ用の方法および装置が、記載される。一局面において、メモリデバイスは、基板と、基板のソース領域と、基板のドレイン領域とを含む。ナノエレメントの集団が、基板上のチャネル領域より上に堆積される。このナノエレメントの集団は、一実施形態において、金属量子ドットを含む。トンネル誘電体層が、チャネル領域の上に横たわる基板上に形成され、金属マイグレーションバリア層が、誘電体層全体にわたって堆積される。ゲートコンタクトは、ナノエレメントの薄膜全体にわたって形成される。ナノエレメントは、横への電荷移動を低減できる。メモリデバイスは、シングルステートまたはマルチステートのメモリデバイスであり得る。複数の離散的なエネルギレベルを有する１つ以上の量子ドットまたは分子を備えるマルチステートメモリデバイスにおいて、そのデバイスを充放電する方法が開示される。
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誘電体層（１４，２２，２４，３２）は、ランタン、ルテチウム、及び酸素により構成され、かつ２つの導体の間、または導体（１４，２０，３４）と基板（１２，２６，３０）との間に形成される。一の実施形態では、誘電体層は基板を覆って形成され、境界層を追加する必要がない。別の実施形態では、誘電体層（２２，４２，４６）に含まれる元素の分布は、ランタン含有量またはルテチウム含有量に関して傾斜する、または誘電体層（２２，４２，４６）は別の構成として、アルミニウムを含むことができる。更に別の実施形態では、絶縁層を導体または基板と誘電体層との間、または導体及び基板の両方と誘電体層との間に形成する。誘電体層は、分子ビームエピタキシー法によって形成することが好ましいが、原子層化学気相成長、物理気相成長、有機金属化学気相成長、またはパルスレーザ堆積によって形成することもできる。
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【課題】ＳＯＩ技術を取り入れたＣＭＯＳデバイスにおける浮遊ボディの影響を抑制可能とする。
【解決手段】極薄シリコン・オン・インシュレータ構造においてＮＲＯＭフラッシュメモリセルを実現する。平面型デバイスでは、ソース／ドレイン領域間のチャネルが通常時に完全空乏化されている。ソース／ドレイン領域と上方のゲート絶縁層との間に酸化物層を形成することで絶縁層を設ける。制御ゲートがゲート絶縁層の上部に形成される。縦型デバイスでは、ソース／ドレイン領域に側面が接する酸化物柱状体を基板から延伸させる。エピタキシャル再成長により、酸化物柱状体の側面に沿って極薄シリコンボディ領域が形成される。本構造の上部には、第２のソース／ドレイン領域が形成される。さらにその上部にゲート絶縁層及び制御ゲートが形成される。 （もっと読む）

【課題】電荷捕獲領域が重ならずにセルを小さくすることが可能なトランジスタを提供する。
【解決手段】窒化物リードオンリーメモリ（ＮＲＯＭ）セルは、窒化物層を有し、前記窒化物層は、トランジスタの中心部の下方に配置されない。前記窒化物層を有するゲート絶縁層は、２つの部分を有する。各部分は、構造分離された（ｓｔｒｕｃｔｕｒａｌｌｙ ｄｅｆｉｎｅｄ ａｎｄ ｓｅｐａｒａｔｅｄ）電荷捕獲領域を有する。電荷は、トランジスタの動作方向に応じて、ある特定の捕獲領域に蓄積される。前記ゲート絶縁層の前記２つの部分は、ポリシリコンゲート構造体の中間部分から外側部分を分離する。 （もっと読む）

【課題】ＳＯＩ技術を用いた部分空乏型ＣＭＯＳデバイスにおける浮遊ボディの不必要な影響を制御可能とする。
【解決手段】シリコン・オン・インシュレータのＣＭＯＳメモリデバイスにおいて、引き出し線を含む領域が用いられる。引き出し線を逆方向にバイアスすることで、部分空乏型メモリセルのボディ領域から少数キャリアを取り除く。これにより、ボディ領域を完全空乏化し、浮遊ボディの不必要な影響を抑制する。 （もっと読む）

ナノクラスターを備えたデバイスを形成するプロセス。本プロセスは、ナノクラスター（例えばシリコンナノ結晶）を形成する段階と、デバイスの誘電体を形成する次の段階中に酸化剤によるナノクラスターの酸化を抑制するためにナノクラスターを覆って酸化バリア層を形成する段階とを含む。酸化バリア層の少なくとも一部は、誘電体の形成後に除去される。１つの実施例では、本デバイスは、ナノクラスターがメモリの電荷蓄積トランジスタの電荷蓄積位置として利用されるメモリである。この実施例では、酸化バリア層が、メモリの高電圧トランジスタ用のゲート誘電体を形成することにより、ナノクラスターを酸化剤から保護する。 （もっと読む）

垂直方向の半導体装置は、電気装置そして／または相互接続を含む分離して作られた基板に付加される。多くの垂直方向の半導体装置は物理的に互いに分離され、そして同一半導体本体又は半導体基板内には配置されない。多くの垂直方向の半導体装置は取り付けられた後に個別のドープされたスタック構造を生成するため、エッチングされた数個のドーピングされた半導体領域を含む薄い層として分離して作られた基板へ付加される。あるいは多くの垂直方向の半導体装置が分離して作られた基板に取り付けるのに先立ち製作される。ドープされたスタック構造は、ダイオードキャパシタ、ｎ‐ＭＯＳＦＥＴ、ｐ‐ＭＯＳＦＥＴ、バイポーラトランジスタ、及び浮遊ゲートトランジスタのベースを形成する。強誘電体メモリー装置、強磁性体メモリー装置、カルコゲニド位相変更装置が分離して作られた基板と連結して使用するために、堆積可能なアッド‐オン層に形成される。堆積可能なアッド‐オン層は相互接続ラインを含む。

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