【課題】低電力動作を可能とする半導体記憶装置及びその制御方法を提供すること。
【解決手段】半導体記憶装置３は、メモリセルＭＣがマトリクス状に配置されたメモリセルアレイ１１と、同一列にある前記メモリセルＭＣを共通接続する複数の第１ビット線ＬＢＬと、複数の前記第１ビット線ＬＢＬを共通接続する複数の第２ビット線ＧＢＬと、前記第２ビット線ＧＢＬ毎に設けられ、前記第２ビット線ＬＢＬと前記第１ビット線ＧＢＬとの接続を制御し、且つ前記メモリセルＭＣから前記第１ビット線ＬＢＬに読み出されたデータに応じて前記第２ビット線ＧＢＬの電位を制御する第１センスアンプ１７と、前記第２ビット線ＧＢＬ及び前記第１センスアンプ１７を介して前記第１ビット線ＬＢＬをプリチャージし、且つ前記メモリセルＭＣからデータを読み出した際に前記第２ビット線ＧＢＬの電位を増幅する第２センスアンプ５０とを具備する。 （もっと読む）

【課題】相変化メモリ装置及びそれの読み出し方法を提供する。
【解決手段】本発明に係る不揮発性半導体メモリ装置は複数のワードライン、複数のビットライン、及び複数の相変化メモリセルを含み、それぞれの相変化メモリセルは前記複数のワードライン及び前記複数のビットラインのうちの一つのワードライン及び一つのビットラインの間に直列連結される相変化抵抗素子及びダイオードを含む相変化メモリセルアレイと、前記相変化メモリセルアレイの一つのビットラインに選択的に連結される感知ノードと、内部電源電圧より高い昇圧電圧を発生する昇圧回路と、前記昇圧電圧によって駆動され、前記感知ノードをプリチャージ及びバイアスするためのプリチャージ及びバイアシング回路と、前記感知ノードに連結される感知増幅器とを含み、前記昇圧電圧は前記内部電源電圧と前記ダイオードのスレッショルド電圧との和と同一またはそれより高いことを特徴とする。 （もっと読む）

不揮発性メモリセルの浮遊ゲート（または他の電荷蓄積素子）に蓄積される見かけ上の電荷がシフトすることはあり得ることであるが、これは、隣の浮遊ゲート（または他の隣接する電荷蓄積素子）に蓄積されている電荷によって電界が結合するからである。この問題がもっとも顕著に表れるのは、互いに異なった時間にプログラムされた隣接するメモリセルの集合間である。この結合を補償するために、所定のメモリセルに対する読み出しプロセスが隣のメモリセルがこの所定のメモリセルの後にプログラムされている場合には、読み出しプロセスを隣のメモリセルのプログラム状態を考慮して実行する。隣のメモリセルが所定のメモリセルの後にプログラムされているのか、前にプログラムされているのかを判定する技法を開示する。
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【課題】 同方向に延伸する複数の一方の電極配線と、該一方の電極配線の交差する複数の他方の電極配線と、一方の電極配線と他方の電極配線との交点にデータを蓄積するための記憶材料体とを備えるクロスポイント構造の半導体記憶装置では、各電極配線の配線抵抗による電圧降下により、記憶材料体に印加される実効電圧がメモリセルアレイ内でばらつきがあった。
【解決手段】 任意の交点までの一方の電極配線の配線抵抗値と当該交点までの他方の電極配線の配線抵抗値との和が各任意の交点同士間で実質的に一定であり、また、一方の電極配線若しくは他方の電極配線の少なくとも何れかに、メモリセルアレイ内の電極配線抵抗のばらつき調整を目的とした負荷抵抗体が接続されている。
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【課題】不揮発性メモリセルに対する書き込み動作を高速化する。
【解決手段】半導体集積回路は、電気的消去及び書込み可能な不揮発性メモリセルを複数個備え、第１のしきい値電圧を持つ前記不揮発性メモリセルのしきい値電圧が第２のしきい値電圧に変化されるまで不揮発性メモリセルにパルス状電圧を与えるための制御手段を含む。このとき、前記制御手段は、前記第２のしきい値電圧を、電源電圧よりも低くかつ電源電圧の半分以上の範囲の電圧に制御する。これにより、半導体集積回路は、粗い書込みだけを書込みモードとして持つことができる。メモリセルのしきい値電圧を変化させるのに必要なパルスの数は、粗い書込みモードの方が少ないから、これによって書込み動作が高速化される。 （もっと読む）

【課題】 第１及び第２の方向で規定されるメモリ・アレイ領域の周辺で第１の方向に設けられたセンス・アンプ領域等の回路領域内に、複数の異なる機能をもつ半導体素子を第２の方向に並べて配置することができる半導体記憶装置を提供する。
【解決手段】 第１の配線群８１の各配線は、ＢＬ方向に比較的短く延びて形成されており、各半導体素子のそれぞれに含まれるＭＯＳ８４のゲート電極８５を挟んだ各一方の電極に接続されている。第２の配線群８２の各配線は、ＷＬ方向に延びた配線を分割したような位置関係で形成されており、各半導体装置のそれぞれに対応して順に設けられている。第２の配線群８２の各配線には、第１の配線群８１に含まれる配線のうち対応する各半導体素子に接続されたものが接続されている。第３の配線群８３の各配線はＢＬ方向に延びており、第２の配線群８２の異なる配線にそれぞれ接続されている。 （もっと読む）

【課題】複数の強誘電体キャパシタからなるメモリセルの平面積を小さくすることにより、小型化を図ることが可能な多値のメモリを提供する。
【解決手段】このメモリは、ビット線ＢＬ０とワード線ＷＬ０−１との間、および、ビット線ＢＬ０とワード線ＷＬ０−２との間にそれぞれ配置された強誘電体膜１１ａおよび１１ｂを備えている。そして、ビット線ＢＬ０とワード線ＷＬ０−１と強誘電体膜１１ａとによって強誘電体キャパシタ１２ａが構成され、かつ、ビット線ＢＬ０とワード線ＷＬ０−２と強誘電体膜１１ｂとによって強誘電体キャパシタ１２ｂが構成されており、強誘電体キャパシタ１２ａおよび１２ｂによって１つのメモリセル１ａが構成されている。 （もっと読む）

【課題】スピン注入方式のメモリセルにおいてデータ読出時に誤書込を抑制することが可能な不揮発性記憶装置を提供する。
【解決手段】ピン層側からフリー層側へのデータ書込電流は、フリー層側からピン層側へのデータ書込電流よりも大きい。データ読出電流は、データ書込電流よりも小さい値であり、高抵抗状態と低抵抗状態とでデータ読出電流の差が比較的小さい場合にはピン層側からフリー層側にすなわちソース線ＳＬ側からビット線ＢＬ側に電流が流れるようにデータ読出電流が流れるようにセンスアンプＳＡを接続する。 （もっと読む）

【課題】不良メモリセルの救済効率を向上出来る半導体記憶装置を提供すること。
【解決手段】複数のメモリセルアレイ０〜ｊと、ビット線ＢＬと、前記ビット線を選択するカラムゲート２０と、前記読み出されたデータの誤り訂正を行う誤り訂正回路１６とを具備し、前記メモリセルアレイは、半導体基板４０内に周期的に繰り返して形成された第１素子分離領域ＳＴＩと、隣接する前記素子分離領域ＳＴＩ間の素子領域ＡＡ上に形成された前記メモリセルＭＣとを含み、前記ワード線方向に沿って複数配置された第１領域ＡＡＧと、前記第１領域ＡＡＧに隣接して設けられ、幅が前記第１素子分離領域ＳＴＩよりも大きい第２素子分離領域ＳＴＩを含む第２領域ＳＡ１とを備え、前記第１領域ＡＡＧ内において、前記第２領域ＳＡ１に隣接するビット線のアドレスが、前記メモリセルアレイ間で異なる。 （もっと読む）

【目的】ＭＯＳトランジスタのソース・ドレイン間の短絡の有無により１ビットのデータを記憶するメモリセルからなるメモリ列を有し、高速読み出しに適し、記憶容量を増加させても従来のものよりアクセスタイムの増加の少ない半導体記憶装置を提供する。
【構成】メモリ列をそれぞれ複数のメモリセルが直列に接続された複数のグループに分割する。複数のメモリセルからなるグループの両端を電気的に接続するバイパス手段を、アドレス信号の所定ビットにより直接制御するようにしたため、単純な構造で信頼性を保ち易くかつ動作スピードを向上させることのできる半導体記憶装置を提供できる。また、アドレス信号を複数ビット用いることにより総合オン抵抗をさらに小さくすることができる。 （もっと読む）

自己整合式溝充填法を用いて、高密度集積回路のデバイスを絶縁する。深く狭い絶縁溝領域を、デバイス間の基板に形成する。この溝領域には、２つの溝部がある。第１の溝部は、第２の溝部上に存在し、誘電体を堆積させて充填される。第２の溝部は、誘電体を成長させて充填される。誘電体を成長させて下方の溝部を充填するのは、下部の誘電体の分布を均一にするためである。誘電体を堆積させて上方の溝部を充填するのは、上部の誘電体の分布を均一にするためであり、また、誘電体が例えばデバイスのチャネル領域に侵入するのを防止するためである。デバイスは、デバイス用に基板上に形成されている１つ以上の層を形成した後で基板をエッチングして溝領域を形成することによって、又は、エッチングの一部で溝を形成することによって製造することが可能である。これによって、絶縁溝領域間でデバイスのゲート領域とチャネル領域が確実に整合される。
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【課題】小さなスイッチング磁場と半選択時の高い安定性の両立が可能な磁気記録装置を提供する。
【解決手段】磁気記録装置は、基準層と磁化可変層と非磁性層とを含む磁気抵抗効果素子１を含む。第１、第２書き込み線Ｌ１、Ｌ２は、磁気抵抗効果素子を挟み、それぞれ、磁化可変層の磁化困難軸、磁化容易軸に沿う磁場を磁化可変層に印加する。第１、第２電流供給回路ＳＤ１、ＳＤ２は、それぞれ、磁化容易軸に沿い且つ磁化可変層の磁化の向けたい方向である記録方向と反対の方向を向いた第１磁場が磁化可変層に印加され、磁化可変層に第１磁場が印加されながら磁化困難軸に沿った方向を向いた第２磁場が磁化可変層に印加され、磁化可変層に第２磁場が印加されながら記録方向を向いた第３磁場が磁化可変層に印加されるように、第１書き込み線および前記第２書き込み線に電流を供給する。 （もっと読む）

【課題】 トグル方式によるデータ書き込み時の消費電流を低減することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】 不揮発性半導体記憶装置は、互いに逆方向に磁化される磁性体層１０１，１０３と、磁性体層１０１，１０３の間に形成される非磁性体層１０２とを有する自由層１１０と、固定方向の磁化Ｍ３を有する固定層１０５と、磁性体層１０３と固定層１０５との間に形成されるトンネル層１０４とを含む磁気記憶部Ｓと、データ書き込み時、デジット線ＤＬにデジット線電流ＩＤＬを流すことにより自由層１１０の磁化Ｍ１，Ｍ２に作用する磁場Ｈｘを発生するデジット線駆動回路３と、データ書き込み時、磁性体層１０１および固定層１０５間にスピン注入電流Ｉｓｐを流すことにより、磁化Ｍ３と同じ方向または反対方向の力Ｐを磁化Ｍ１，Ｍ２に作用させる駆動回路２０とを備える。 （もっと読む）

【課題】 熱効率の高い構造をもつ相変化メモリ素子を実現すること、および、相変化メモリのＩＣ化に伴う諸問題を解消して、大規模な相変化メモリＩＣの量産を可能とする。
【解決手段】 ヒータ電極（１１１）ならびに引き出し電極層（１１３ａ，１１４ａ）は共に、ＧＳＴからなる相変化層（１１５）の底面に接触する。引き出し電極層（１１３ａ，１１４ａ）は、相変化層とヒータ電極との接触面（Ｙ）の直上から外れた領域において、相変化層（１１５）の底面に部分的な重なりをもつ形態で接触する。そして、ヒータ電極（１１１）の直上から外れた箇所において、コンタクト電極（１１６，１１８）が、引き出し電極層（１１３ａ，１１４ａ）に直接的に接続される。相変化層の相変化領域の直上には、放熱フィンとして機能する電極が存在しない。また、コンタクト電極の直下には、ＧＳＴ等の相変化層が存在しない。 （もっと読む）

【課題】 ソース−ドレイン間の電位差を小さくしてメモリセルのゲート長を短くすることができるようにするとともに、メモリセルに対してビットデータの書き込み（プログラム）を行った後、そのベリファイを行う際に比較的大きな電荷の充放電が生じるという問題を解消してデータの読み書きの高速化および低消費電力化を図った不揮発性半導体記憶装置およびその読み書き制御方法を提供する。
【解決手段】 プログラム動作時のｔ７で、選択メモリセルのセルウェルに４Ｖ、ドレインに０Ｖ、ゲートに１０Ｖ、ソースにＶＣＣをそれぞれ印加し、続くベリファイ時のｔ１３において、セルウェルの電圧を４Ｖにしたまま、選択ワード線ＷＬを−５Ｖにする。また、このときＷＬは通常の読み出し時の電圧より絶対値が高い電圧（−５Ｖ）に設定しておく。 （もっと読む）

【課題】各書き込み回路が供給する書き込み電流をより低減する。
【解決手段】半導体記憶装置は、書き込み配線ＷＢＬと、書き込み配線ＷＢＬに接続された少なくとも３つ以上の第１の書き込み回路２７ａと、磁気抵抗素子を含み、かつ書き込み配線ＷＢＬと電気的または磁気的またはその両方で接続され、かつ第１の書き込み回路２７ａの間に配置されたメモリセルＭＣとを含む。 （もっと読む）

【課題】大電圧をスイッチングして出力するにあたって、トランジスタサイズが小さく、動作マージンを大きくできる電源回路を提供すること。
【解決手段】第１電圧ＭＶをアクティブ論理とする第１信号Ｓ１に基づいて、第２電圧ＭＶをアクティブ論理とする第２信号Ｓ２にレベルシフトする第１レベルシフタ７００と、第３電圧ＶＥＲより降圧され、第２電圧よりも高い降圧電圧を生成する降圧回路７３０と、第２信号Ｓ２に基づいて、前記降圧電圧をアクティブ論理とする第３信号Ｓ３にレベルシフトする第２レベルシフタ７２０と、第３信号Ｓ３に基づいて、第３電圧ＶＥＲまたは接地電圧ＶＳＳに切り換えて出力する第３レベルシフタ７３０とを有する。 （もっと読む）

【課題】書込みの信頼性が高く、安価な記憶装置及び半導体装置を提供する。また、製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶素子を有する記憶装置及び半導体装置を提供する。
【解決手段】記憶素子は、第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層の間に形成され、且つ、電子と正孔の再結合エネルギーにより励起状態となりうる光増感酸化還元剤及び光増感酸化還元剤により反応しうる基質を有する有機化合物を含む層とを有する。 （もっと読む）

【課題】 外付け部品に頼らずに、主としてユーザが設定する調整データを内部記憶し、回路面積の縮小や設計の効率化を実現できる集積回路装置を提供する。
【解決手段】 集積回路装置１０は、集積回路装置の長辺に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）ＣＢ１〜ＣＢＮを含む。第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮの１つはロジック回路ブロックＬＢであり、他の１つは記憶されるデータの少なくとも一部がユーザによってプログラム可能なプログラマブルＲＯＭブロック２０である。ロジック回路ブロックＬＢと、プログラマブルＲＯＭブロック２０とは、第１の方向Ｄ１に沿って隣接して配置されてなる。そして、プログラマブルＲＯＭブロック２０に記憶された情報の少なくとも一部が、ロジック回路ブロックＬＢに供給される。 （もっと読む）

【課題】上下電極間に有機化合物を設けて記憶素子を形成するが、有機化合物を含む層の上に電極を形成した場合、電極の形成時の温度によっては有機化合物を含む層への影響があるため温度に制限がある。この温度の制限のため形成方法が限定され、希望通りの電極を形成することができず、素子の微細化を阻害している問題があった。
【解決手段】絶縁表面を有する基板上に記憶素子及びスイッチング素子が配置された半導体装置とし、前記素子は、同一平面に配置された第１の電極と第２の電極と有機化合物を含む層とを有し、前記有機化合物を含む層は前記第１の電極と前記第２の電極との間に形成され、電流は前記第１の電極から前記第２の電極へと流れ、前記第１の電極は、前記スイッチング素子と電気的に接続されている半導体装置である。 （もっと読む）